JPH07226507A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH07226507A JPH07226507A JP1563894A JP1563894A JPH07226507A JP H07226507 A JPH07226507 A JP H07226507A JP 1563894 A JP1563894 A JP 1563894A JP 1563894 A JP1563894 A JP 1563894A JP H07226507 A JPH07226507 A JP H07226507A
- Authority
- JP
- Japan
- Prior art keywords
- film
- tantalum
- gate electrode
- gate insulating
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＩＳ構造の半導体装置及びその製造方法に
関し、動作速度の向上及び特性の均一性を向上する。 【構成】 ＭＩＳ構造の半導体装置において、ゲート電
極5Gがα−Ｔａ膜５αよりなる構造、ゲート電極がTiN
とα- Ｔａの積層膜よりなる構造、ゲート絶縁膜が多結
晶SiC よりなりゲート電極がα−Ｔａ膜よりなる構造、
及びスパッタ形成したβ−Ｔａ膜のゲート電極領域のみ
選択的にα−Ｔａとなし、α−Ｔａとβ−Ｔａとの選択
エッチング性を用いて上記Ｔａ膜からα−Ｔａゲート電
極をパターニングする工程を有する上記半導体装置の製
造方法。
関し、動作速度の向上及び特性の均一性を向上する。 【構成】 ＭＩＳ構造の半導体装置において、ゲート電
極5Gがα−Ｔａ膜５αよりなる構造、ゲート電極がTiN
とα- Ｔａの積層膜よりなる構造、ゲート絶縁膜が多結
晶SiC よりなりゲート電極がα−Ｔａ膜よりなる構造、
及びスパッタ形成したβ−Ｔａ膜のゲート電極領域のみ
選択的にα−Ｔａとなし、α−Ｔａとβ−Ｔａとの選択
エッチング性を用いて上記Ｔａ膜からα−Ｔａゲート電
極をパターニングする工程を有する上記半導体装置の製
造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法、特にＭＩＳ型半導体装置及びその製造方法に関す
る。
方法、特にＭＩＳ型半導体装置及びその製造方法に関す
る。
【０００２】超ＬＳＩ等において集積度の増大により、
回路パターンの設計ルールは微小化の一途を辿ってお
り、超ＬＳＩ等の内部に配設される電極や配線の幅は極
度に微細化されている。かかる状況において微細化され
る電極や配線の抵抗増大による超ＬＳＩの動作遅延が問
題になっており、超ＬＳＩを構成するＭＩＳ型半導体素
子においては、微細で且つ低抵抗のゲート電極を形成す
る技術が強く望まれている。
回路パターンの設計ルールは微小化の一途を辿ってお
り、超ＬＳＩ等の内部に配設される電極や配線の幅は極
度に微細化されている。かかる状況において微細化され
る電極や配線の抵抗増大による超ＬＳＩの動作遅延が問
題になっており、超ＬＳＩを構成するＭＩＳ型半導体素
子においては、微細で且つ低抵抗のゲート電極を形成す
る技術が強く望まれている。
【０００３】
【従来の技術】従来、ＭＩＳ型半導体装置には多くはゲ
ート絶縁膜が熱酸化による酸化シリコン(SiO2)膜からな
るＭＯＳ型半導体装置が用いられており、且つ、該ＭＯ
Ｓ型半導体装置のゲート電極を低抵抗化して動作遅延を
防止するために、ポリサイド構造のゲート電極が多く用
いられていた。
ート絶縁膜が熱酸化による酸化シリコン(SiO2)膜からな
るＭＯＳ型半導体装置が用いられており、且つ、該ＭＯ
Ｓ型半導体装置のゲート電極を低抵抗化して動作遅延を
防止するために、ポリサイド構造のゲート電極が多く用
いられていた。
【０００４】図５は従来のポリサイドゲートを有するＭ
ＯＳ型半導体装置（ＭＯＳＦＥＴ）の代表例の要部を示
した模式断面図で、図中、51は例えばｐ型シリコン(Si)
基板、52は素子領域、53はフィールド酸化膜、54はゲー
ト酸化膜、55A はポリSi膜、55B はタングステンシリサ
イド(WSix ) 膜、55はタングステンポリサイドゲート電
極、56S はｎ+ 型ソース領域、56D はｎ+ 型ドレイン領
域を示す。
ＯＳ型半導体装置（ＭＯＳＦＥＴ）の代表例の要部を示
した模式断面図で、図中、51は例えばｐ型シリコン(Si)
基板、52は素子領域、53はフィールド酸化膜、54はゲー
ト酸化膜、55A はポリSi膜、55B はタングステンシリサ
イド(WSix ) 膜、55はタングステンポリサイドゲート電
極、56S はｎ+ 型ソース領域、56D はｎ+ 型ドレイン領
域を示す。
【０００５】そして、上記ＭＯＳＦＥＴは次に図６の工
程断面図を参照して述べる方法により形成されていた。 図６(a) 参照 即ち、通常の選択酸化（LOCOS 法と称する）手段により
Si基板51の主面に、素子領域52を画定分離するフィール
ド酸化膜53を形成し、次いで通常の熱酸化手段により素
子領域52上に例えば厚さ10nm程度のゲート酸化膜54を形
成する。
程断面図を参照して述べる方法により形成されていた。 図６(a) 参照 即ち、通常の選択酸化（LOCOS 法と称する）手段により
Si基板51の主面に、素子領域52を画定分離するフィール
ド酸化膜53を形成し、次いで通常の熱酸化手段により素
子領域52上に例えば厚さ10nm程度のゲート酸化膜54を形
成する。
【０００６】図６(b) 参照 次いで上記基板上に、通常の気相成長手段により例えば
厚さ 100nm程度のポリSi膜55A を形成し、このポリSi膜
55A に高濃度に例えばｎ型不純物を導入する。
厚さ 100nm程度のポリSi膜55A を形成し、このポリSi膜
55A に高濃度に例えばｎ型不純物を導入する。
【０００７】図６(c) 参照 次いで上記ポリSi膜55A 上に、通常のスパッタリング手
段により例えば 100nm程度の厚さを有する WSix 膜55B
を堆積し、次いで所定の高温熱処理により前記WSix 膜5
5B を低抵抗化する。
段により例えば 100nm程度の厚さを有する WSix 膜55B
を堆積し、次いで所定の高温熱処理により前記WSix 膜5
5B を低抵抗化する。
【０００８】図６(d) 参照 次いで上記 WSix 膜55B 上に、通常のリソグラフィ手段
によりゲート電極に対応するパターン形状を有するレジ
ストパターン61を形成する。
によりゲート電極に対応するパターン形状を有するレジ
ストパターン61を形成する。
【０００９】図６(e) 参照 次いで上記レジストパターン61をマスクにし、通常の塩
素(Cl)系のガスによるリアクティブイオンエッチング(R
IE) 処理により WSix 膜55B 及びポリSi膜55Aを一括パ
ターニングし、ポリSi膜55A と WSix 膜55B とが積層さ
れたタングステンポリサイドゲート電極55を形成する。
素(Cl)系のガスによるリアクティブイオンエッチング(R
IE) 処理により WSix 膜55B 及びポリSi膜55Aを一括パ
ターニングし、ポリSi膜55A と WSix 膜55B とが積層さ
れたタングステンポリサイドゲート電極55を形成する。
【００１０】図５参照 次いで前記レジストパターン61を除去した後、前記タン
グステンポリサイドゲート電極55をマスクにしSi基板51
の素子領域52面に、例えば砒素(As)を高濃度にイオン注
入してｎ+ 型のソース領域56S 及びドレイン領域56D を
形成する方法である。
グステンポリサイドゲート電極55をマスクにしSi基板51
の素子領域52面に、例えば砒素(As)を高濃度にイオン注
入してｎ+ 型のソース領域56S 及びドレイン領域56D を
形成する方法である。
【００１１】
【発明が解決しようとする課題】しかし上記方法で形成
される従来のＭＯＳＦＥＴにおいては、前記タングステ
ンポリサイド構造のゲート電極55の配線抵抗率が 200μ
Ω・cm前後の比較的高い値を有することにより、配線幅
が極度に縮小された際には前記の比較的高い抵抗率によ
る配線抵抗の増大によって、該ＭＯＳＦＥＴを用いて構
成される超ＬＳＩ等の動作速度が許容範囲を越えて低下
するという問題を生ずる。
される従来のＭＯＳＦＥＴにおいては、前記タングステ
ンポリサイド構造のゲート電極55の配線抵抗率が 200μ
Ω・cm前後の比較的高い値を有することにより、配線幅
が極度に縮小された際には前記の比較的高い抵抗率によ
る配線抵抗の増大によって、該ＭＯＳＦＥＴを用いて構
成される超ＬＳＩ等の動作速度が許容範囲を越えて低下
するという問題を生ずる。
【００１２】また、上記製造方法において、図６(e) を
参照して説明したように、ポリサイドゲートの形成に際
して、下層のポリSi膜55A と上層の WSix 膜55B とから
なる厚い積層膜が、同一マスクであるレジストパターン
61に整合して一括パターニングされるため、配線幅が極
度に縮小された場合、上記パターニングに際してのサイ
ドエッチングの影響を大きく受けてパターン精度が低下
し、それに伴うチャネル長や配線抵抗の変動により動作
速度がばらつくという問題もあった。
参照して説明したように、ポリサイドゲートの形成に際
して、下層のポリSi膜55A と上層の WSix 膜55B とから
なる厚い積層膜が、同一マスクであるレジストパターン
61に整合して一括パターニングされるため、配線幅が極
度に縮小された場合、上記パターニングに際してのサイ
ドエッチングの影響を大きく受けてパターン精度が低下
し、それに伴うチャネル長や配線抵抗の変動により動作
速度がばらつくという問題もあった。
【００１３】そこで本発明は、配線抵抗率が低く、且つ
高いパターン精度が得られるゲート電極の形成方法及び
該方法により形成される微細且つ低抵抗のゲート電極を
有する半導体装置を提供し、超ＬＳＩ等の動作速度及び
その信頼性を向上させることを目的とする。
高いパターン精度が得られるゲート電極の形成方法及び
該方法により形成される微細且つ低抵抗のゲート電極を
有する半導体装置を提供し、超ＬＳＩ等の動作速度及び
その信頼性を向上させることを目的とする。
【００１４】
【課題を解決するための手段】上記課題の解決は、半導
体基板上にゲート絶縁膜を介してゲート電極が配設され
るＭＩＳ構造を有し、該ゲート電極がα−タンタル膜よ
りなる本発明による半導体装置、若しくは、半導体基板
上にゲート絶縁膜を介してゲート電極が配設されるＭＩ
Ｓ構造を有し、該ゲート電極が窒化チタン膜上にα−タ
ンタル膜が積層された２層構造を有する本発明による半
導体装置、若しくは、半導体基板上にゲート絶縁膜を介
してゲート電極が配設されるＭＩＳ構造を有し、該ゲー
ト絶縁膜が炭化珪素膜よりなり、且つ該ゲート電極がα
−タンタル膜よりなる本発明による半導体装置、若しく
は、半導体基板上にゲート絶縁膜を形成する工程、該ゲ
ート絶縁膜上にβ−タンタル膜を形成する工程、該β−
タンタル膜のゲート電極に対応する領域に選択的に不活
性物質のイオン注入を行い該領域のβ−タンタルをα−
タンタルに変質せしめる工程、全面エッチング手段によ
りβ−タンタル膜を選択的に除去し残留するα−タンタ
ル膜によるゲート電極を形成する工程を有する本発明に
よる半導体装置の製造方法、若しくは、半導体基板上に
ゲート絶縁膜を形成する工程、該ゲート絶縁上に窒化チ
タン膜を形成する工程、該窒化チタン膜を選択的にエッ
チング除去して該ゲート絶縁膜上にゲート電極に対応す
る形状を有する窒化チタン膜パターンを形成する工程、
該窒化チタン膜パターンを有するゲート絶縁膜上に該窒
化チタン膜パターン上が選択的にα−タンタルになり且
つゲート絶縁膜上がβタンタルになるタンタル膜を形成
する工程、全面エッチング手段により該タンタル膜のβ
−タンタルの領域を選択的に除去し該窒化チタン膜とα
タンタル膜が積層されたゲート電極を形成する工程を有
する本発明による半導体装置の製造方法、若しくは、半
導体基板上にゲート絶縁膜をとなる多結晶構造の炭化珪
素膜を成長させる工程、選択的な不活性物質のイオン注
入により該炭化珪素膜のゲート電極が配設される部分を
除く領域の表面部を非晶質化する工程、該炭化珪素膜上
に非晶質化された領域上でβ−タンタルになり多結晶構
造を有するゲート配設部においてα−タンタルになるタ
ンタル膜を形成する工程、全面エッチング手段により該
タンタル膜のβタンタルの領域を選択的に除去し該炭化
珪素よりなるゲート絶縁膜上にα−タンタル膜よりなる
ゲート電極を形成する工程を有する本発明による半導体
装置の製造方法、によって達成される。
体基板上にゲート絶縁膜を介してゲート電極が配設され
るＭＩＳ構造を有し、該ゲート電極がα−タンタル膜よ
りなる本発明による半導体装置、若しくは、半導体基板
上にゲート絶縁膜を介してゲート電極が配設されるＭＩ
Ｓ構造を有し、該ゲート電極が窒化チタン膜上にα−タ
ンタル膜が積層された２層構造を有する本発明による半
導体装置、若しくは、半導体基板上にゲート絶縁膜を介
してゲート電極が配設されるＭＩＳ構造を有し、該ゲー
ト絶縁膜が炭化珪素膜よりなり、且つ該ゲート電極がα
−タンタル膜よりなる本発明による半導体装置、若しく
は、半導体基板上にゲート絶縁膜を形成する工程、該ゲ
ート絶縁膜上にβ−タンタル膜を形成する工程、該β−
タンタル膜のゲート電極に対応する領域に選択的に不活
性物質のイオン注入を行い該領域のβ−タンタルをα−
タンタルに変質せしめる工程、全面エッチング手段によ
りβ−タンタル膜を選択的に除去し残留するα−タンタ
ル膜によるゲート電極を形成する工程を有する本発明に
よる半導体装置の製造方法、若しくは、半導体基板上に
ゲート絶縁膜を形成する工程、該ゲート絶縁上に窒化チ
タン膜を形成する工程、該窒化チタン膜を選択的にエッ
チング除去して該ゲート絶縁膜上にゲート電極に対応す
る形状を有する窒化チタン膜パターンを形成する工程、
該窒化チタン膜パターンを有するゲート絶縁膜上に該窒
化チタン膜パターン上が選択的にα−タンタルになり且
つゲート絶縁膜上がβタンタルになるタンタル膜を形成
する工程、全面エッチング手段により該タンタル膜のβ
−タンタルの領域を選択的に除去し該窒化チタン膜とα
タンタル膜が積層されたゲート電極を形成する工程を有
する本発明による半導体装置の製造方法、若しくは、半
導体基板上にゲート絶縁膜をとなる多結晶構造の炭化珪
素膜を成長させる工程、選択的な不活性物質のイオン注
入により該炭化珪素膜のゲート電極が配設される部分を
除く領域の表面部を非晶質化する工程、該炭化珪素膜上
に非晶質化された領域上でβ−タンタルになり多結晶構
造を有するゲート配設部においてα−タンタルになるタ
ンタル膜を形成する工程、全面エッチング手段により該
タンタル膜のβタンタルの領域を選択的に除去し該炭化
珪素よりなるゲート絶縁膜上にα−タンタル膜よりなる
ゲート電極を形成する工程を有する本発明による半導体
装置の製造方法、によって達成される。
【００１５】
【作用】本発明に係る半導体装置においては、ゲート電
極を構成する導電膜にα−タンタル（Ｔａ）を用いる。
α−Ｔａは、高融点で化学的な耐性が高く安定なゲート
材料であると同時に、その抵抗率が20μΩ・cm程度で通
常のタングステンポリサイドに対して1/10程度である。
従って、このα−Ｔａをゲート電極に用いることによ
り、ゲートの信頼性を高めると同時に、ゲート遅延を少
なくとも従来の1/10程度に低下させ、高速のＭＩＳ型半
導体装置の形成が可能になる。
極を構成する導電膜にα−タンタル（Ｔａ）を用いる。
α−Ｔａは、高融点で化学的な耐性が高く安定なゲート
材料であると同時に、その抵抗率が20μΩ・cm程度で通
常のタングステンポリサイドに対して1/10程度である。
従って、このα−Ｔａをゲート電極に用いることによ
り、ゲートの信頼性を高めると同時に、ゲート遅延を少
なくとも従来の1/10程度に低下させ、高速のＭＩＳ型半
導体装置の形成が可能になる。
【００１６】通常Ｔａの薄膜は、常温真空中でのスパッ
タリング法によって形成されるが、この方法により絶縁
膜上に形成された薄いＴａ膜は通常、柱状の結晶構造を
持ったβ−Ｔａ膜と呼ばれるもので、塊状の結晶構造を
有するα−Ｔａとは結晶構造を異にしている。そのた
め、α−Ｔａとβ−Ｔａとの間には、電気的及び化学的
性質に大きな相違が現れる。
タリング法によって形成されるが、この方法により絶縁
膜上に形成された薄いＴａ膜は通常、柱状の結晶構造を
持ったβ−Ｔａ膜と呼ばれるもので、塊状の結晶構造を
有するα−Ｔａとは結晶構造を異にしている。そのた
め、α−Ｔａとβ−Ｔａとの間には、電気的及び化学的
性質に大きな相違が現れる。
【００１７】電気的性質においては、α−Ｔａの抵抗率
が前記のように20μΩ・cm程度の低抵抗率を有するのに
対して、β−Ｔａにおいては抵抗率を 200μΩ程度にし
か低下できない。
が前記のように20μΩ・cm程度の低抵抗率を有するのに
対して、β−Ｔａにおいては抵抗率を 200μΩ程度にし
か低下できない。
【００１８】また、化学的性質においては、塩素(Cl)を
用いたプラズマエッチングにより、β−Ｔａは容易にエ
ッチングされるのに対して、α−Ｔａは極めて不活性で
非常にエッチングされ難い。従って、ゲート電極となる
パターン領域に選択的にα−Ｔａを形成することができ
れば、塩素系プラズマを用いたドライエッチングにより
選択的にβ−Ｔａを除去し、α−Ｔａからなるゲート電
極を形成することが可能になる。
用いたプラズマエッチングにより、β−Ｔａは容易にエ
ッチングされるのに対して、α−Ｔａは極めて不活性で
非常にエッチングされ難い。従って、ゲート電極となる
パターン領域に選択的にα−Ｔａを形成することができ
れば、塩素系プラズマを用いたドライエッチングにより
選択的にβ−Ｔａを除去し、α−Ｔａからなるゲート電
極を形成することが可能になる。
【００１９】図４は、α−Ｔａ及びβ−Ｔａに対して、
塩素とトリクロロメタン（クロロホルム）との混合ガス
(Cl2/CHCl3) を用いてリアクティブイオンエッチング(R
IE)処理を行った際のエッチング速度を示した図で、縦
軸はエッチング速度、横軸は上記混合ガス中に含まれる
CHCl3 の割合を示している。
塩素とトリクロロメタン（クロロホルム）との混合ガス
(Cl2/CHCl3) を用いてリアクティブイオンエッチング(R
IE)処理を行った際のエッチング速度を示した図で、縦
軸はエッチング速度、横軸は上記混合ガス中に含まれる
CHCl3 の割合を示している。
【００２０】この図から、例えばCHCl3 の混合割合が
0.2付近で、α−Ｔａのエッチング速度が 100nm/min以
下であるのに対してβ−Ｔａのエッチング速度は1000nm
/min以上の値で、10以上の大きなエッチングの選択比が
得られることがわかる。
0.2付近で、α−Ｔａのエッチング速度が 100nm/min以
下であるのに対してβ−Ｔａのエッチング速度は1000nm
/min以上の値で、10以上の大きなエッチングの選択比が
得られることがわかる。
【００２１】一方、β−Ｔａ膜の一部に選択的にα−Ｔ
ａを形成することが可能であることは実験的に確認され
た。即ち、β−Ｔａの結晶構造は準安定状態なので均一
なβ−Ｔａ膜は特殊な条件下におけるスパッタ手段によ
ってのみ形成される。例えば、スパッタリングガスの純
度や、スパッタ成膜に用いる真空容器の予備真空引きの
真空度が良いこと、成膜される基板の表面状態が適切で
あること、成膜時に基板温度の上昇がないこと、成膜後
に高エネルギーの付与がなされないこと等である。従っ
て、これらの条件が満足されない場合はβ−Ｔａにはな
り得ず、成膜されたＴａはα−Ｔａに転移する。
ａを形成することが可能であることは実験的に確認され
た。即ち、β−Ｔａの結晶構造は準安定状態なので均一
なβ−Ｔａ膜は特殊な条件下におけるスパッタ手段によ
ってのみ形成される。例えば、スパッタリングガスの純
度や、スパッタ成膜に用いる真空容器の予備真空引きの
真空度が良いこと、成膜される基板の表面状態が適切で
あること、成膜時に基板温度の上昇がないこと、成膜後
に高エネルギーの付与がなされないこと等である。従っ
て、これらの条件が満足されない場合はβ−Ｔａにはな
り得ず、成膜されたＴａはα−Ｔａに転移する。
【００２２】以下に、実験的に確認したα−Ｔａの形成
される条件を述べる。 (1) 冷却された（イオン衝撃による発熱を避けた）鏡面
のシリコン(Si)ウエーハ上に成膜したＴａはβ−Ｔａで
あるが、冷却を行わずに高電力でスパッタする等、基板
温度を故意に上昇させる条件下ではα−Ｔａが形成され
る。 (2) 窒化チタン(TiN) 上に普通に成膜されたＴａはα−
Ｔａである。また、Siウエーハ上にヘテロエピタキシャ
ル成長した多結晶状の炭化珪素(SiC) 膜上に成膜したＴ
ａはα−Ｔａである。一方、前記 SiC膜の表面を例えば
スパッタエッチングを施す等により非晶質化した面に成
膜したＴａはβ−Ｔａである。 (3) 成膜したβ−Ｔａに高エネルギーのイオン注入を施
すと、α−Ｔａに転移する。
される条件を述べる。 (1) 冷却された（イオン衝撃による発熱を避けた）鏡面
のシリコン(Si)ウエーハ上に成膜したＴａはβ−Ｔａで
あるが、冷却を行わずに高電力でスパッタする等、基板
温度を故意に上昇させる条件下ではα−Ｔａが形成され
る。 (2) 窒化チタン(TiN) 上に普通に成膜されたＴａはα−
Ｔａである。また、Siウエーハ上にヘテロエピタキシャ
ル成長した多結晶状の炭化珪素(SiC) 膜上に成膜したＴ
ａはα−Ｔａである。一方、前記 SiC膜の表面を例えば
スパッタエッチングを施す等により非晶質化した面に成
膜したＴａはβ−Ｔａである。 (3) 成膜したβ−Ｔａに高エネルギーのイオン注入を施
すと、α−Ｔａに転移する。
【００２３】なお、α−Ｔａを形成する時、膜質の再現
性が低い場合が多いが、上記(1) 〜(3) の方法によって
形成されたα−Ｔａの膜質は安定である。以上の実験に
より確認されたＴａの諸性質を有効に用いれば、β−Ｔ
ａの一部に選択的にα−Ｔａを成長させたり、或いはβ
−Ｔａの一部を選択的にα−Ｔａに転移させることが可
能になる。
性が低い場合が多いが、上記(1) 〜(3) の方法によって
形成されたα−Ｔａの膜質は安定である。以上の実験に
より確認されたＴａの諸性質を有効に用いれば、β−Ｔ
ａの一部に選択的にα−Ｔａを成長させたり、或いはβ
−Ｔａの一部を選択的にα−Ｔａに転移させることが可
能になる。
【００２４】本発明においては上記Ｔａの性質を活用
し、例えばゲート酸化膜上にゲート電極に対応する一部
領域が選択的にα−Ｔａになっており他の領域はβ−Ｔ
ａからなるＴａ膜を形成し、次いで前記塩素系のガスに
よるRIE 処理におけるα−Ｔａに対するβ−Ｔａの大き
なエッチングの選択性を利用して上記Ｔａ膜中のβ−Ｔ
ａの部分を選択的にエッチング除去し、残留するα−Ｔ
ａの部分によってゲート電極を形成するものである。
し、例えばゲート酸化膜上にゲート電極に対応する一部
領域が選択的にα−Ｔａになっており他の領域はβ−Ｔ
ａからなるＴａ膜を形成し、次いで前記塩素系のガスに
よるRIE 処理におけるα−Ｔａに対するβ−Ｔａの大き
なエッチングの選択性を利用して上記Ｔａ膜中のβ−Ｔ
ａの部分を選択的にエッチング除去し、残留するα−Ｔ
ａの部分によってゲート電極を形成するものである。
【００２５】以上のように本発明の方法においては、ゲ
ート電極のパターニングがエッチングマスクを介しての
選択エッチングによってなされるのではなく、ゲート電
極材料のＴａ膜のα構造とβ構造との高いエッチングの
選択性によってなされるので、パターンの転写精度が高
まり且つサイドエッチングによるパターン変形も防止さ
れて高精度で微細なゲート電極パターンの形成が可能に
なる。
ート電極のパターニングがエッチングマスクを介しての
選択エッチングによってなされるのではなく、ゲート電
極材料のＴａ膜のα構造とβ構造との高いエッチングの
選択性によってなされるので、パターンの転写精度が高
まり且つサイドエッチングによるパターン変形も防止さ
れて高精度で微細なゲート電極パターンの形成が可能に
なる。
【００２６】また、抵抗率が極めて低いα−Ｔａにより
ゲート電極が構成されるので、ゲート電極の配線抵抗が
減少し、ＭＩＳ型半導体装置の高速化が図れる。
ゲート電極が構成されるので、ゲート電極の配線抵抗が
減少し、ＭＩＳ型半導体装置の高速化が図れる。
【００２７】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１は本発明の第１の実施例の工程断面図、図
２は本発明の第２の実施例の工程断面図、図３は本発明
の第３の実施例の工程断面図である。全図を通じ同一対
象物は同一符合で示す。
明する。図１は本発明の第１の実施例の工程断面図、図
２は本発明の第２の実施例の工程断面図、図３は本発明
の第３の実施例の工程断面図である。全図を通じ同一対
象物は同一符合で示す。
【００２８】図１に示す本発明の第１の実施例は、例え
ば酸化シリコン（SiO2）からなるゲート絶縁膜上にα−
Ｔａからなるゲート電極が配設される請求項１及び請求
項４（７、８を含む）に対応する実施例である。
ば酸化シリコン（SiO2）からなるゲート絶縁膜上にα−
Ｔａからなるゲート電極が配設される請求項１及び請求
項４（７、８を含む）に対応する実施例である。
【００２９】図１(a) 参照 通常の方法に従って例えばｐ型Si基板１上に素子領域２
を分離画定するフィールド酸化膜３を形成し、次いで素
子領域２上に厚さ10nm前後のゲートSiO2膜４を形成す
る。
を分離画定するフィールド酸化膜３を形成し、次いで素
子領域２上に厚さ10nm前後のゲートSiO2膜４を形成す
る。
【００３０】図１(b) 参照 次いで上記基板上に、スパッタリング法によりβ−Ｔａ
の形成される条件で厚さ 100nm程度のＴａ膜５を成膜し
た。スパッタリングの条件は次の通りである。
の形成される条件で厚さ 100nm程度のＴａ膜５を成膜し
た。スパッタリングの条件は次の通りである。
【００３１】ターゲット 高純度Ｔａ スパッタリングガス アルゴン(Ar) 成膜室内のガス圧 20mTorr スパッタ電力(DC) １ KW 基板温度 ＜ 70 ℃ 上記条件で、均一なβ−Ｔａ膜５βが形成される。な
お、上記スパッタリングに際しての基板１の温度は最高
でも70℃であった。従ってＴａ膜５の温度上昇による局
部的なα−Ｔａへの転移は発生せず、形成されるβ−Ｔ
ａ膜５βは均一な結晶構造を有する。
お、上記スパッタリングに際しての基板１の温度は最高
でも70℃であった。従ってＴａ膜５の温度上昇による局
部的なα−Ｔａへの転移は発生せず、形成されるβ−Ｔ
ａ膜５βは均一な結晶構造を有する。
【００３２】図１(c) 参照 次いで上記β−Ｔａ膜５βにおける形成しようとするゲ
ート電極に対応する領域に、例えば走査手段により選択
的にＡｒ原子のイオン注入を行い、このイオン注入を行
った領域のβ−Ｔａ膜５βを選択的にα−Ｔａ膜５αに
転移せしめた。
ート電極に対応する領域に、例えば走査手段により選択
的にＡｒ原子のイオン注入を行い、このイオン注入を行
った領域のβ−Ｔａ膜５βを選択的にα−Ｔａ膜５αに
転移せしめた。
【００３３】このα−Ｔａ膜５αへの転移はＴａ膜の底
面まで完全になされることが望ましく、約 100nm程度の
膜厚を有する本実施例においては、Ａｒのイオン注入を
加速電圧 200KV、イオン電流 400μA 以上の条件で、10
16ions/ cm3 のドーズ量で行った。なおこのイオン注入
に際し、イオン注入のなされている領域のＴａ膜はイオ
ン注入のエネルギーによって選択的に 170℃以上に昇温
するので、このイオン注入領域でのβ−Ｔａからα−Ｔ
ａへの転移は、イオンの衝撃エネルギーと上記昇温とに
よって推進される。
面まで完全になされることが望ましく、約 100nm程度の
膜厚を有する本実施例においては、Ａｒのイオン注入を
加速電圧 200KV、イオン電流 400μA 以上の条件で、10
16ions/ cm3 のドーズ量で行った。なおこのイオン注入
に際し、イオン注入のなされている領域のＴａ膜はイオ
ン注入のエネルギーによって選択的に 170℃以上に昇温
するので、このイオン注入領域でのβ−Ｔａからα−Ｔ
ａへの転移は、イオンの衝撃エネルギーと上記昇温とに
よって推進される。
【００３４】なおここで、イオン注入の方法は、上記注
入条件が充たされ且つ高パターン精度で注入が可能な方
法ならば如何なる方法でもよく、現在実用されている装
置としては、収束イオンビーム装置、イオンプロジェク
ション露光装置等がある。また注入マスクを用い通常の
イオン注入装置によってゲート電極領域へ選択的にイオ
ン注入を行ってもよい。
入条件が充たされ且つ高パターン精度で注入が可能な方
法ならば如何なる方法でもよく、現在実用されている装
置としては、収束イオンビーム装置、イオンプロジェク
ション露光装置等がある。また注入マスクを用い通常の
イオン注入装置によってゲート電極領域へ選択的にイオ
ン注入を行ってもよい。
【００３５】図１(d) 参照 次いで、前述したCHCl3 の混合割合 0.2程度の〔Cl2/CH
Cl3 〕混合ガスをエッチングガスとするRIE 処理（α−
Ｔａに対するβ−Ｔａのエッチングの選択比10以上）に
より前記Ｔａ膜５の全面エッチングを行い、β−Ｔａの
領域（５β）を選択的にエッチング除去し、ゲートSiO2
膜４上にα−Ｔａ（５α）からなるゲート電極5Gを残留
形成させる。上記RIE 処理における条件は、例えば次の
通りである。
Cl3 〕混合ガスをエッチングガスとするRIE 処理（α−
Ｔａに対するβ−Ｔａのエッチングの選択比10以上）に
より前記Ｔａ膜５の全面エッチングを行い、β−Ｔａの
領域（５β）を選択的にエッチング除去し、ゲートSiO2
膜４上にα−Ｔａ（５α）からなるゲート電極5Gを残留
形成させる。上記RIE 処理における条件は、例えば次の
通りである。
【００３６】 エッチングガス Cl2 160 sccm CHCl3 49 sccm エッチングガス圧 200 mTorr エッチング温度 50 ℃ エッチング電力(RF) 0.8 W/cm2 図１(e) 参照 次いで、上記α−Ｔａゲート電極5Gをマスクにし素子領
域２に例えば砒素(As)をイオン注入しｎ+ 型のソース領
域6S及びドレイン領域6Dを形成し、本発明の請求項１及
び４（７、８を含む）に係るＭＯＳ型半導体装置が完成
する。
域２に例えば砒素(As)をイオン注入しｎ+ 型のソース領
域6S及びドレイン領域6Dを形成し、本発明の請求項１及
び４（７、８を含む）に係るＭＯＳ型半導体装置が完成
する。
【００３７】図２に示す本発明の第２の実施例は、窒化
チタン(TiN) とα−Ｔａの２層構造のゲート電極を有す
る請求項２及び請求項５（７、８を含む）に対応する実
施例である。
チタン(TiN) とα−Ｔａの２層構造のゲート電極を有す
る請求項２及び請求項５（７、８を含む）に対応する実
施例である。
【００３８】図２(a) 参照 前記実施例同様に、例えばｐ型Si基板１の表面に素子領
域２を画定分離するフィールド酸化膜３を形成し、次い
で素子領域２上に厚さ10nm前後のゲート酸化膜を形成し
た後、この基板上にスパッタリング法により拡散バリア
となる高融点金属Si3N4 膜、例えば厚さ50nm程度のTiN
膜７を形成する。成膜条件は例えば次の通りである。
域２を画定分離するフィールド酸化膜３を形成し、次い
で素子領域２上に厚さ10nm前後のゲート酸化膜を形成し
た後、この基板上にスパッタリング法により拡散バリア
となる高融点金属Si3N4 膜、例えば厚さ50nm程度のTiN
膜７を形成する。成膜条件は例えば次の通りである。
【００３９】ターゲット TiN スパッタリングガス Ar 成膜室内のガス圧 10mTorr スパッタ電力(DC) １ KW 図２(b) 参照 次いで、通常のフォトリソグラフィを用い上記TiN 膜７
上にゲート電極に対応するパターン形状を有するレジス
トパターン８を形成する。
上にゲート電極に対応するパターン形状を有するレジス
トパターン８を形成する。
【００４０】図２(c) 参照 次いで、上記レジストパターン８をマスクにし例えば３
弗化窒素(NF3) をエッチングガスを用いるRIE 処理によ
りTiN 膜７を底部までエッチングし、上記素子領域２の
ゲートSiO2膜４上にゲート電極に対応するパターン形状
を有するTiN 電極パターン7Gを形成し、次いで上記レジ
ストパターン８をO2アッシング等の方法により除去す
る。
弗化窒素(NF3) をエッチングガスを用いるRIE 処理によ
りTiN 膜７を底部までエッチングし、上記素子領域２の
ゲートSiO2膜４上にゲート電極に対応するパターン形状
を有するTiN 電極パターン7Gを形成し、次いで上記レジ
ストパターン８をO2アッシング等の方法により除去す
る。
【００４１】図２(d) 参照 次いで、この基板上に、前記β−Ｔａが形成される条件
を満足し、且つ下記のスパッタ成膜条件によって厚さ 1
00nm程度のＴａ膜を成膜する。
を満足し、且つ下記のスパッタ成膜条件によって厚さ 1
00nm程度のＴａ膜を成膜する。
【００４２】スパッタ成膜の条件は例えば次の通りであ
る。 ターゲット Ta スパッタリングガス Ar 成膜室内のガス圧 20 mTorr スパッタ電力(DC) 1 KW 基板温度 ＜ 70 ℃ この条件で形成されたＴａ膜５は、TiN 電極パターン7G
上がα−Ｔａ（５α）に転移し、そのゲート酸化膜４上
がβ−Ｔａ（５β）からなる膜となる。
る。 ターゲット Ta スパッタリングガス Ar 成膜室内のガス圧 20 mTorr スパッタ電力(DC) 1 KW 基板温度 ＜ 70 ℃ この条件で形成されたＴａ膜５は、TiN 電極パターン7G
上がα−Ｔａ（５α）に転移し、そのゲート酸化膜４上
がβ−Ｔａ（５β）からなる膜となる。
【００４３】図２(e) 参照 次いで前記実施例同様の例えばCHCl3 の混合割合 0.2程
度の〔Cl2/CHCl3 〕混合ガスをエッチングガスとするRI
E 処理（α−Ｔａに対するβ−Ｔａのエッチングの選択
比10以上）により前記Ｔａ膜５の全面エッチングを行
い、β−Ｔａの領域（５β）を選択的にエッチング除去
し、TiN 電極パターン7G上にα−Ｔａ（５α）が積層さ
れたゲート電極９を形成する。そして、その後該ゲート
電極９をマスクにし素子領域２に例えば砒素(As)をイオ
ン注入しｎ+ 型のソース領域6S及びドレイン領域6Dを形
成し、本発明の請求項２及び請求項５（７、８を含む）
に係るＭＯＳ型半導体装置が完成する。
度の〔Cl2/CHCl3 〕混合ガスをエッチングガスとするRI
E 処理（α−Ｔａに対するβ−Ｔａのエッチングの選択
比10以上）により前記Ｔａ膜５の全面エッチングを行
い、β−Ｔａの領域（５β）を選択的にエッチング除去
し、TiN 電極パターン7G上にα−Ｔａ（５α）が積層さ
れたゲート電極９を形成する。そして、その後該ゲート
電極９をマスクにし素子領域２に例えば砒素(As)をイオ
ン注入しｎ+ 型のソース領域6S及びドレイン領域6Dを形
成し、本発明の請求項２及び請求項５（７、８を含む）
に係るＭＯＳ型半導体装置が完成する。
【００４４】図３に示す本発明の第３の実施例は、ゲー
ト絶縁膜にSiC を用いる請求項３及び請求項６（７、８
を含む）に対応する実施例である。 図３(a) 参照 上記構造のＭＩＳ型半導体装置を形成するに際しては、
例えばｐ型Si基板１の表面に素子領域２を画定分離する
フィールド酸化膜３を形成した後、この基板上に、Si上
でヘテロエピタキシャル成長が行われる条件で厚さ10nm
程度のゲート絶縁膜となるSiC 膜10を成膜した。成膜条
件は例えば下記の通りである。
ト絶縁膜にSiC を用いる請求項３及び請求項６（７、８
を含む）に対応する実施例である。 図３(a) 参照 上記構造のＭＩＳ型半導体装置を形成するに際しては、
例えばｐ型Si基板１の表面に素子領域２を画定分離する
フィールド酸化膜３を形成した後、この基板上に、Si上
でヘテロエピタキシャル成長が行われる条件で厚さ10nm
程度のゲート絶縁膜となるSiC 膜10を成膜した。成膜条
件は例えば下記の通りである。
【００４５】 成長ガス ジクロルシラン(SiH2Cl2) 700 sccm プロパン(C3H8) 30 sccm 水素(H2) 7 slm 成長ガス圧 300 mTorr 成長温度（基板温度） 1000 ℃ この成長でSi面が表出している素子領域２上にはヘテロ
エピタキシャル成長により多結晶SiC 膜10P が成長し、
フィールド酸化膜３上には非晶質SiC 膜10A が成長す
る。
エピタキシャル成長により多結晶SiC 膜10P が成長し、
フィールド酸化膜３上には非晶質SiC 膜10A が成長す
る。
【００４６】図３(b) 参照 次いで、通常のフォトリソグラフィ技術を用い上記SiC
膜10のゲート電極を形成する領域11上にゲート電極のパ
ターン形状を有するレジストパターン12を形成し、次い
でこのレジストパターン12をマスクにし、Arガスによる
スパッタエッチングにより、ゲート電極形成領域以外の
SiC 膜10の表面部を選択的に僅かにエッチングする。エ
ッチング条件は例えば次の通りである。
膜10のゲート電極を形成する領域11上にゲート電極のパ
ターン形状を有するレジストパターン12を形成し、次い
でこのレジストパターン12をマスクにし、Arガスによる
スパッタエッチングにより、ゲート電極形成領域以外の
SiC 膜10の表面部を選択的に僅かにエッチングする。エ
ッチング条件は例えば次の通りである。
【００４７】エッチングガス Ar エッチングガス圧 200 mTorr エッチング電力(RF) 0.8 W/cm2 このスパッタエッチングにより、素子領域２上の多結晶
SiC 膜10P のレジストパターン12でマスクされていない
領域の表面部は選択的に非晶質化される。10AAは前記ス
パッタエッチングにより新たに非晶質化された領域を示
す。
SiC 膜10P のレジストパターン12でマスクされていない
領域の表面部は選択的に非晶質化される。10AAは前記ス
パッタエッチングにより新たに非晶質化された領域を示
す。
【００４８】図３(c) 参照 次いでレジストパターン12をO2アッシング手段等で除去
した後、SiC 膜10上に、前記したβ−Ｔａを形成する条
件（図１(b) の項参照）でのスパッタリングにより厚さ
100nm程度のＴａ膜５を形成する。なおここで、SiC 膜
10の表面部まで多結晶SiC 膜10P の状態を維持している
ゲート形成領域11上にはα−Ｔａ膜５αが堆積され、ま
た該SiC 膜10の表面が非晶質化されている領域10AA及び
非晶質状態で成長した領域10A 上にはβ−Ｔａ膜５βが
堆積される。
した後、SiC 膜10上に、前記したβ−Ｔａを形成する条
件（図１(b) の項参照）でのスパッタリングにより厚さ
100nm程度のＴａ膜５を形成する。なおここで、SiC 膜
10の表面部まで多結晶SiC 膜10P の状態を維持している
ゲート形成領域11上にはα−Ｔａ膜５αが堆積され、ま
た該SiC 膜10の表面が非晶質化されている領域10AA及び
非晶質状態で成長した領域10A 上にはβ−Ｔａ膜５βが
堆積される。
【００４９】図３(d) 参照 次いで、前記実施例同様の例えばCHCl3 の混合割合 0.2
程度の〔Cl2/CHCl3 〕混合ガスをエッチングガスとする
RIE 処理（α−Ｔａに対するβ−Ｔａのエッチングの選
択比10以上）により前記Ｔａ膜５の全面エッチングを行
い、β−Ｔａの領域（５β）を選択的にエッチング除去
し、ゲート絶縁膜であるSiC 膜10の表面部まで多結晶状
態を維持している領域10P 上にα−Ｔａ膜（５α）から
なるＴａゲート電極10G を残留形成せしめる。
程度の〔Cl2/CHCl3 〕混合ガスをエッチングガスとする
RIE 処理（α−Ｔａに対するβ−Ｔａのエッチングの選
択比10以上）により前記Ｔａ膜５の全面エッチングを行
い、β−Ｔａの領域（５β）を選択的にエッチング除去
し、ゲート絶縁膜であるSiC 膜10の表面部まで多結晶状
態を維持している領域10P 上にα−Ｔａ膜（５α）から
なるＴａゲート電極10G を残留形成せしめる。
【００５０】その後、フィールド酸化膜３及び上記α−
Ｔａ膜（５α）からなるゲート電極10G マスクにしSiC
膜10（表面部に非晶質化領域10AAを有する領域）を通し
てSi基板１内に例えば砒素(As)をイオン注入しｎ+ 型の
ソース領域6S及びドレイン領域6Dを形成し、本発明の請
求項３及び請求項６（７、８を含む）に係るＭＯＳ型半
導体装置が完成する。
Ｔａ膜（５α）からなるゲート電極10G マスクにしSiC
膜10（表面部に非晶質化領域10AAを有する領域）を通し
てSi基板１内に例えば砒素(As)をイオン注入しｎ+ 型の
ソース領域6S及びドレイン領域6Dを形成し、本発明の請
求項３及び請求項６（７、８を含む）に係るＭＯＳ型半
導体装置が完成する。
【００５１】以上第１〜第３の実施例に示したように、
本発明によれば抵抗率が極めて低いα−Ｔａにより配線
抵抗の小さいゲート電極を形成することが容易に可能に
なると共に、ゲート電極のパターニングがエッチングマ
スクを介しての選択エッチングによってなされるのでは
なく、ゲート電極材料のＴａ膜のα構造とβ構造との高
いエッチングの選択性によってなされるので、パターン
の転写精度が高まり且つサイドエッチングによるパター
ン変形も防止されて高精度で微細なゲート電極パターン
の形成が可能になる。
本発明によれば抵抗率が極めて低いα−Ｔａにより配線
抵抗の小さいゲート電極を形成することが容易に可能に
なると共に、ゲート電極のパターニングがエッチングマ
スクを介しての選択エッチングによってなされるのでは
なく、ゲート電極材料のＴａ膜のα構造とβ構造との高
いエッチングの選択性によってなされるので、パターン
の転写精度が高まり且つサイドエッチングによるパター
ン変形も防止されて高精度で微細なゲート電極パターン
の形成が可能になる。
【００５２】
【発明の効果】以上説明したように本発明によれば、抵
抗率の極めて低いα−Ｔａを用いて高精度で微細なゲー
ト電極を形成することが可能になる。
抗率の極めて低いα−Ｔａを用いて高精度で微細なゲー
ト電極を形成することが可能になる。
【００５３】従って本発明は、高集積化により配線幅の
極度に縮小される超ＬＳＩ等の動作速度の向上及び特性
の均一化に寄与するところが大きい。
極度に縮小される超ＬＳＩ等の動作速度の向上及び特性
の均一化に寄与するところが大きい。
【図１】 本発明の第１の実施例の工程断面図
【図２】 本発明の第２の実施例の工程断面図
【図３】 本発明の第３の実施例の工程断面図
【図４】 α−Ｔａとβ−ＴａのCl2/CHCl3 プラズマに
対するエッチング速度
対するエッチング速度
【図５】 従来のＭＯＳ型半導体装置の模式断面図
【図６】 従来のＭＯＳＦＥＴの製造工程断面図
１ ｐ型Si基板 ２ 素子領域 ３ フィールド酸化膜 ４ ゲートSiO2膜 ５ Ｔａ膜 ５α α−Ｔａ膜 ５β β−Ｔａ膜 5G α−Ｔａゲート電極 6S ｎ+ 型ソース領域 6D ｎ+ 型ドレイン領域
Claims (8)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極が配設されるＭＩＳ構造を有し、 該ゲート電極がα−タンタル膜よりなることを特徴とす
る半導体装置。 - 【請求項２】 半導体基板上にゲート絶縁膜を介してゲ
ート電極が配設されるＭＩＳ構造を有し、 該ゲート電極がバリア膜上にα−タンタル膜が積層され
た２層構造を有することを特徴とする半導体装置。 - 【請求項３】 半導体基板上にゲート絶縁膜を介してゲ
ート電極が配設されるＭＩＳ構造を有し、 該ゲート絶縁膜が炭化珪素膜よりなり、且つ該ゲート電
極がα−タンタル膜よりなることを特徴とする半導体装
置。 - 【請求項４】 半導体基板上にゲート絶縁膜を形成する
工程、該ゲート絶縁膜上にβ−タンタル膜を形成する工
程、該β−タンタル膜のゲート電極に対応する領域に選
択的に不活性物質のイオン注入を行い該領域のβ−タン
タルをα−タンタルに変質せしめる工程、全面エッチン
グ手段によりβ−タンタル膜を選択的に除去し残留する
α−タンタル膜によるゲート電極を形成する工程を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上にゲート絶縁膜を形成する
工程、該ゲート絶縁上に窒化チタン膜を形成する工程、
該窒化チタン膜を選択的にエッチング除去して該ゲート
絶縁膜上にゲート電極に対応する形状を有する窒化チタ
ン膜パターンを形成する工程、該窒化チタン膜パターン
を有するゲート絶縁膜上に該窒化チタン膜パターン上が
選択的にα−タンタルになりゲート絶縁膜上がβ−タン
タルになるタンタル膜を形成する工程、全面エッチング
手段により該タンタル膜のβ−タンタルの領域を選択的
に除去し該窒化チタン膜とαタンタル膜が積層されたゲ
ート電極を形成する工程を有することを特徴とする半導
体装置の製造方法。 - 【請求項６】 半導体基板上にゲート絶縁膜となる多結
晶構造の炭化珪素膜を成長させる工程、選択的な不活性
物質のイオン注入により該炭化珪素膜のゲート電極が配
設される部分を除く領域の表面部を非晶質化する工程、
該炭化珪素膜上に非晶質化された領域上でβ−タンタル
になり多結晶構造を有するゲート配設部においてα−タ
ンタルになるタンタル膜を形成する工程、全面エッチン
グ手段により該タンタル膜のβタンタルの領域を選択的
に除去し該炭化珪素よりなるゲート絶縁膜上にα−タン
タル膜よりなるゲート電極を形成する工程を有すること
を特徴とする半導体装置の製造方法。 - 【請求項７】 前記タンタル膜の成膜方法がスパッタリ
ング法によることを特徴とする請求項４、５、または６
記載の半導体装置の製造方法。 - 【請求項８】 前記タンタル膜の全面エッチング手段
が、塩素を含むガスのプラズマを用いたドライエッチン
グ方法によることを特徴とする請求項４、５、６、また
は７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1563894A JPH07226507A (ja) | 1994-02-10 | 1994-02-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1563894A JPH07226507A (ja) | 1994-02-10 | 1994-02-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226507A true JPH07226507A (ja) | 1995-08-22 |
Family
ID=11894268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1563894A Withdrawn JPH07226507A (ja) | 1994-02-10 | 1994-02-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226507A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11168212A (ja) * | 1997-12-02 | 1999-06-22 | Tadahiro Omi | 半導体装置 |
| US6309907B1 (en) | 1997-07-29 | 2001-10-30 | Micron Technology, Inc. | Method of fabricating transistor with silicon oxycarbide gate |
| US6731531B1 (en) | 1997-07-29 | 2004-05-04 | Micron Technology, Inc. | Carburized silicon gate insulators for integrated circuits |
| US6936849B1 (en) | 1997-07-29 | 2005-08-30 | Micron Technology, Inc. | Silicon carbide gate transistor |
| JP2005298975A (ja) * | 2004-04-15 | 2005-10-27 | Hewlett-Packard Development Co Lp | タンタル層を形成する方法及びタンタル層を用いる装置 |
| US6965123B1 (en) | 1997-07-29 | 2005-11-15 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
| US7005344B2 (en) | 1997-07-29 | 2006-02-28 | Micron Technology, Inc. | Method of forming a device with a gallium nitride or gallium aluminum nitride gate |
| US7109548B2 (en) | 1997-07-29 | 2006-09-19 | Micron Technology, Inc. | Operating a memory device |
| US7196929B1 (en) | 1997-07-29 | 2007-03-27 | Micron Technology Inc | Method for operating a memory device having an amorphous silicon carbide gate insulator |
-
1994
- 1994-02-10 JP JP1563894A patent/JPH07226507A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7169666B2 (en) | 1997-07-29 | 2007-01-30 | Micron Technology, Inc. | Method of forming a device having a gate with a selected electron affinity |
| US7109548B2 (en) | 1997-07-29 | 2006-09-19 | Micron Technology, Inc. | Operating a memory device |
| US6731531B1 (en) | 1997-07-29 | 2004-05-04 | Micron Technology, Inc. | Carburized silicon gate insulators for integrated circuits |
| US6794255B1 (en) * | 1997-07-29 | 2004-09-21 | Micron Technology, Inc. | Carburized silicon gate insulators for integrated circuits |
| US6936849B1 (en) | 1997-07-29 | 2005-08-30 | Micron Technology, Inc. | Silicon carbide gate transistor |
| US7242049B2 (en) | 1997-07-29 | 2007-07-10 | Micron Technology, Inc. | Memory device |
| US6309907B1 (en) | 1997-07-29 | 2001-10-30 | Micron Technology, Inc. | Method of fabricating transistor with silicon oxycarbide gate |
| US6965123B1 (en) | 1997-07-29 | 2005-11-15 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
| US7196929B1 (en) | 1997-07-29 | 2007-03-27 | Micron Technology Inc | Method for operating a memory device having an amorphous silicon carbide gate insulator |
| US7005344B2 (en) | 1997-07-29 | 2006-02-28 | Micron Technology, Inc. | Method of forming a device with a gallium nitride or gallium aluminum nitride gate |
| US7141824B2 (en) | 1997-07-29 | 2006-11-28 | Micron Technology, Inc. | Transistor with variable electron affinity gate |
| US7154153B1 (en) | 1997-07-29 | 2006-12-26 | Micron Technology, Inc. | Memory device |
| JPH11168212A (ja) * | 1997-12-02 | 1999-06-22 | Tadahiro Omi | 半導体装置 |
| EP1587139A3 (en) * | 2004-04-15 | 2006-05-24 | Hewlett-Packard Development Company, L.P. | Method of making a tantalum layer and apparatus using a tantalum layer |
| JP2005298975A (ja) * | 2004-04-15 | 2005-10-27 | Hewlett-Packard Development Co Lp | タンタル層を形成する方法及びタンタル層を用いる装置 |
| US7445810B2 (en) | 2004-04-15 | 2008-11-04 | Hewlett-Packard Development Company, L.P. | Method of making a tantalum layer and apparatus using a tantalum layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0179677B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2895166B2 (ja) | 半導体装置の製造方法 | |
| JP3704427B2 (ja) | 半導体装置の銅金属配線形成方法 | |
| US6020254A (en) | Method of fabricating semiconductor devices with contact holes | |
| KR0143542B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5599741A (en) | Method for making semiconductor device with metal deposited on electron donating surface of gate electrode | |
| KR20000034928A (ko) | 이중(ｄｕａｌ) 두께 코발트 실리사이드 층을 갖는 집적 회로 구조 및 그 제조 방법 | |
| JP2005123625A (ja) | シリサイド化された電極を有する半導体装置の製造方法 | |
| JP3350246B2 (ja) | 半導体装置の製造方法 | |
| KR100755121B1 (ko) | 전극구조체의 형성방법 및 반도체장치의 제조방법 | |
| US6589866B1 (en) | Metal gate with PVD amorphous silicon layer having implanted dopants for CMOS devices and method of making with a replacement gate process | |
| JPH07226507A (ja) | 半導体装置及びその製造方法 | |
| US6635938B1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH05243555A (ja) | 半導体装置及びその製造方法 | |
| JP2830705B2 (ja) | 半導体装置の製造方法 | |
| KR20040104533A (ko) | 실리콘 함유 도전성 영역에 개선된 금속 실리사이드콘택을 형성하는 방법 | |
| JP3235549B2 (ja) | 導電層形成法 | |
| JP3680417B2 (ja) | 半導体装置 | |
| US7232751B2 (en) | Semiconductor device and manufacturing method therefor | |
| US7135407B2 (en) | Method of manufacturing a semiconductor device | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JPH0235777A (ja) | 半導体装置およびその製造方法 | |
| KR100353528B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JP2000133712A (ja) | 半導体装置の製造方法 | |
| KR100806137B1 (ko) | 비정질 금속게이트전극을 구비한 반도체소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |