JPH0722932A - オン．ディレー回路 - Google Patents
オン．ディレー回路Info
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- JPH0722932A JPH0722932A JP5311549A JP31154993A JPH0722932A JP H0722932 A JPH0722932 A JP H0722932A JP 5311549 A JP5311549 A JP 5311549A JP 31154993 A JP31154993 A JP 31154993A JP H0722932 A JPH0722932 A JP H0722932A
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- voltage
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Abstract
(57)【要約】
【目的】 発振器が故障した場合に、遅延出力を生じな
いフェイルセーフなオン．ディレー回路を提供する。 【構成】 発振器３は、ＰＵＴまたはＵＪＴの何れかを
含んで構成され、入力電圧Ｖinを電源として動作し、出
力パルスを生ずる。論理積回路５は、電源端子に電源電
圧が供給され、一方の入力端子ＡにＰＵＴのゲート電圧
またはＵＪＴのベース電圧が入力され、他方の入力端子
Ｂに出力パルスが入力されたときに出力パルスを記憶す
ると同時に出力電圧Ｖo を発生し、回路故障を生じたと
きに出力電圧Ｖo が消滅する。一方の入力端子Ａに供給
されるＰＵＴのゲート電圧またはＵＪＴのベース電圧
は、電源端子の電圧よりも高く設定されている。
いフェイルセーフなオン．ディレー回路を提供する。 【構成】 発振器３は、ＰＵＴまたはＵＪＴの何れかを
含んで構成され、入力電圧Ｖinを電源として動作し、出
力パルスを生ずる。論理積回路５は、電源端子に電源電
圧が供給され、一方の入力端子ＡにＰＵＴのゲート電圧
またはＵＪＴのベース電圧が入力され、他方の入力端子
Ｂに出力パルスが入力されたときに出力パルスを記憶す
ると同時に出力電圧Ｖo を発生し、回路故障を生じたと
きに出力電圧Ｖo が消滅する。一方の入力端子Ａに供給
されるＰＵＴのゲート電圧またはＵＪＴのベース電圧
は、電源端子の電圧よりも高く設定されている。
Description
【０００１】
【産業上の利用分野】本発明は、例えば鉄道信号等の分
野においてフェイルセーフな情報処理を行なう場合等に
使用されるオン．ディレー回路に関し、ＰＵＴまたはＵ
ＪＴの何れかによって構成されたフェイルセーフな発振
器と、一方の入力端子に入力電圧があるときに他方の入
力端子に入力された発振器の出力パルスを記憶するフェ
イルセーフな論理積回路とを組合せ、発振器を構成する
ＰＵＴのゲート電圧またはＵＪＴのベース電圧を、論理
積回路の一方の入力端子に与えることにより、発振器側
の回路故障によってオン．ディレー．タイムが短縮され
ないようにし、フェイルセーフ性を向上させるようにし
たものである。
野においてフェイルセーフな情報処理を行なう場合等に
使用されるオン．ディレー回路に関し、ＰＵＴまたはＵ
ＪＴの何れかによって構成されたフェイルセーフな発振
器と、一方の入力端子に入力電圧があるときに他方の入
力端子に入力された発振器の出力パルスを記憶するフェ
イルセーフな論理積回路とを組合せ、発振器を構成する
ＰＵＴのゲート電圧またはＵＪＴのベース電圧を、論理
積回路の一方の入力端子に与えることにより、発振器側
の回路故障によってオン．ディレー．タイムが短縮され
ないようにし、フェイルセーフ性を向上させるようにし
たものである。
【０００２】
【従来の技術】この種のオン．ディレー回路の基本は、
本件出願人が先に提案した特開昭 57−157623号（特願
昭 56 −42075 号）に既に開示されている。図４はこの
先行技術に開示されたオン．ディレー回路で、１は電源
入力端子、２は定電圧回路、３は発振器、４は増幅器、
５は論理積回路である。
本件出願人が先に提案した特開昭 57−157623号（特願
昭 56 −42075 号）に既に開示されている。図４はこの
先行技術に開示されたオン．ディレー回路で、１は電源
入力端子、２は定電圧回路、３は発振器、４は増幅器、
５は論理積回路である。
【０００３】定電圧回路２はトランジスタＱ1 、基準電
圧源となるツェナーダイオードＺｄ及び抵抗Ｒ1 とを備
えて構成され、電源入力端子１に供給される入力電圧Ｖ
inを安定化して、発振器３及び論理積回路４に電源とな
る入力電圧Ｖｓ（Ｖｓ＜Ｖin）を供給するようになって
いる。
圧源となるツェナーダイオードＺｄ及び抵抗Ｒ1 とを備
えて構成され、電源入力端子１に供給される入力電圧Ｖ
inを安定化して、発振器３及び論理積回路４に電源とな
る入力電圧Ｖｓ（Ｖｓ＜Ｖin）を供給するようになって
いる。
【０００４】発振器３はＰＵＴ（プログラマブル．ユニ
ジャンクション．トランジスタ）またはＵＪＴ（ユニジ
ャンクション．トランジスタ）を使用して構成される。
ここでは、ＰＵＴを用いた例を示し、定電圧回路２の出
力端から導かれたホット側の電源線（イ）とコールド側
の電源線（ロ）との間に抵抗Ｒ2 とコンデンサＣ1 の直
列回路を接続すると共に、抵抗Ｒ2 とコンデンサＣ1 と
の接続点にＰＵＴのアノードＡを接続してある。また、
電源線（イ）と電源線（ロ）との間に抵抗Ｒ4及びＲ5
の直列回路を接続し、抵抗Ｒ4 、Ｒ5 の接続点にＰＵＴ
のゲートＧを接続してある。そして、ＰＵＴのカソード
Ｋを抵抗Ｒ3 を通して電源線（ロ）に接続してある。
ジャンクション．トランジスタ）またはＵＪＴ（ユニジ
ャンクション．トランジスタ）を使用して構成される。
ここでは、ＰＵＴを用いた例を示し、定電圧回路２の出
力端から導かれたホット側の電源線（イ）とコールド側
の電源線（ロ）との間に抵抗Ｒ2 とコンデンサＣ1 の直
列回路を接続すると共に、抵抗Ｒ2 とコンデンサＣ1 と
の接続点にＰＵＴのアノードＡを接続してある。また、
電源線（イ）と電源線（ロ）との間に抵抗Ｒ4及びＲ5
の直列回路を接続し、抵抗Ｒ4 、Ｒ5 の接続点にＰＵＴ
のゲートＧを接続してある。そして、ＰＵＴのカソード
Ｋを抵抗Ｒ3 を通して電源線（ロ）に接続してある。
【０００５】増幅器４は、抵抗Ｒ6 、Ｒ7 及びトランジ
スタＱ2 を備えて構成され、抵抗Ｒ3 の両端に生じる発
振器３の発振出力を増幅した後、コンデンサＣ2 を通し
て論理積回路５に供給する。
スタＱ2 を備えて構成され、抵抗Ｒ3 の両端に生じる発
振器３の発振出力を増幅した後、コンデンサＣ2 を通し
て論理積回路５に供給する。
【０００６】論理積回路５は、定電圧回路２によって安
定化された入力電圧Ｖｓを電源として動作すると共に、
２つ備えられた入力端子Ａ、Ｂのうち、入力端子Ａに入
力電圧Ｖinが供給されているときに、入力端子Ｂに発振
器３の出力パルスが増幅器４を介して供給されると、こ
の出力パルスを記憶すると同時に、直流電圧Ｖo を出力
するようになっている。この記憶動作のため、論理積回
路５の出力側から入力端子Ｂに、ダイオードＤ2 による
帰還回路が付加されている。入力端子Ａに入力電圧Ｖin
があるときに、入力端子Ｂに発振器３の出力パルスが入
力されると、前記帰還回路によって自己保持動作がかか
り、発振器３の出力パルスが記憶される。入力端子Ｂと
電源線（イ）との間にはクランプ用のダイオードＤ1 が
接続されていて、入力端子Ｂに入力される出力パルスを
入力電圧Ｖｓにクランプするようになっている。
定化された入力電圧Ｖｓを電源として動作すると共に、
２つ備えられた入力端子Ａ、Ｂのうち、入力端子Ａに入
力電圧Ｖinが供給されているときに、入力端子Ｂに発振
器３の出力パルスが増幅器４を介して供給されると、こ
の出力パルスを記憶すると同時に、直流電圧Ｖo を出力
するようになっている。この記憶動作のため、論理積回
路５の出力側から入力端子Ｂに、ダイオードＤ2 による
帰還回路が付加されている。入力端子Ａに入力電圧Ｖin
があるときに、入力端子Ｂに発振器３の出力パルスが入
力されると、前記帰還回路によって自己保持動作がかか
り、発振器３の出力パルスが記憶される。入力端子Ｂと
電源線（イ）との間にはクランプ用のダイオードＤ1 が
接続されていて、入力端子Ｂに入力される出力パルスを
入力電圧Ｖｓにクランプするようになっている。
【０００７】論理積回路５は、２入力が所定値で入力さ
れた時に発振して出力を生じ、回路故障によって出力電
圧が消滅するフェイルセーフな回路として構成されてい
る。このような論理積回路は、例えば特公昭 45 −2904
5 号、特公昭 48 −3077号公報等によって公知であり、
論理積演算発振器と整流回路とを組合せて構成される。
図４のＯＳＣ1 は論理積演算発振器、ＲＣ1 、ＲＣ2 は
整流回路である。
れた時に発振して出力を生じ、回路故障によって出力電
圧が消滅するフェイルセーフな回路として構成されてい
る。このような論理積回路は、例えば特公昭 45 −2904
5 号、特公昭 48 −3077号公報等によって公知であり、
論理積演算発振器と整流回路とを組合せて構成される。
図４のＯＳＣ1 は論理積演算発振器、ＲＣ1 、ＲＣ2 は
整流回路である。
【０００８】上記のオン．ディレー回路において、図５
（ａ）に示すように、ｔ0 時に電源入力端子１に入力電
圧Ｖinが供給されると、定電圧回路２によって安定化さ
れた入力電圧Ｖｓが発振器３及び論理積回路５に印加さ
れ、これらが動作を開始する。
（ａ）に示すように、ｔ0 時に電源入力端子１に入力電
圧Ｖinが供給されると、定電圧回路２によって安定化さ
れた入力電圧Ｖｓが発振器３及び論理積回路５に印加さ
れ、これらが動作を開始する。
【０００９】発振器３は、図５（ｂ）に示すように、入
力電圧Ｖｓが印加されたｔ0 時から、抵抗Ｒ2 とコンデ
ンサＣ1 による時定数に依存したオン．ディレー．タイ
ムＴｄ1 だけ遅れたｔ1 時に出力パルスＰ1 を発生す
る。この出力パルスＰ1 は増幅器４を通して論理積回路
５の入力端子Ｂに入力されるが、この時点では既に論理
積回路５の入力端子Ａに入力電圧Ｖinが供給されている
から、論理積回路５における入力条件が整い、論理積回
路５に遅延出力Ｖo を生じる。遅延出力Ｖo の一部はダ
イオードＤ2 でなる帰還回路を通して入力端子Ｂに入力
されるので自己保持動作がかかって出力パルスが記憶さ
れ、継続して遅延出力Ｖo が得られる。
力電圧Ｖｓが印加されたｔ0 時から、抵抗Ｒ2 とコンデ
ンサＣ1 による時定数に依存したオン．ディレー．タイ
ムＴｄ1 だけ遅れたｔ1 時に出力パルスＰ1 を発生す
る。この出力パルスＰ1 は増幅器４を通して論理積回路
５の入力端子Ｂに入力されるが、この時点では既に論理
積回路５の入力端子Ａに入力電圧Ｖinが供給されている
から、論理積回路５における入力条件が整い、論理積回
路５に遅延出力Ｖo を生じる。遅延出力Ｖo の一部はダ
イオードＤ2 でなる帰還回路を通して入力端子Ｂに入力
されるので自己保持動作がかかって出力パルスが記憶さ
れ、継続して遅延出力Ｖo が得られる。
【００１０】
【発明が解決しようとする課題】ところで、オン．ディ
レー回路においては、回路故障時に遅延出力Ｖo が零と
なり、オン．ディレー．タイムＴｄ1 が延長される側が
フェイルセーフ側となる。
レー回路においては、回路故障時に遅延出力Ｖo が零と
なり、オン．ディレー．タイムＴｄ1 が延長される側が
フェイルセーフ側となる。
【００１１】ところが、入力電圧Ｖinが論理積回路５の
入力端子Ａに入力されている状態で、発振器３の抵抗Ｒ
4 が断線した場合、発振器３のコンデンサＣ1 に蓄積さ
れた電荷がＰＵＴのアノードＡからカソードＫを通して
放電されてしまい、抵抗Ｒ3の両端に出力パルスＰer
（図５（ｂ）参照）が生じてしまう。このため、論理積
回路５の入力端子Ａ、Ｂでは入力条件が整った状態にな
り、正常時のオン．ディレー．タイムＴｄ1 より短いオ
ン．ディレー．タイムＴｄ2 で、遅延出力Ｖo を生じて
しまい、フェイルセーフ性が損なわれてしまうという問
題点があった。
入力端子Ａに入力されている状態で、発振器３の抵抗Ｒ
4 が断線した場合、発振器３のコンデンサＣ1 に蓄積さ
れた電荷がＰＵＴのアノードＡからカソードＫを通して
放電されてしまい、抵抗Ｒ3の両端に出力パルスＰer
（図５（ｂ）参照）が生じてしまう。このため、論理積
回路５の入力端子Ａ、Ｂでは入力条件が整った状態にな
り、正常時のオン．ディレー．タイムＴｄ1 より短いオ
ン．ディレー．タイムＴｄ2 で、遅延出力Ｖo を生じて
しまい、フェイルセーフ性が損なわれてしまうという問
題点があった。
【００１２】そこで、本発明の課題は、発振器が故障し
た場合に、遅延出力を生じないフェイルセーフなオン．
ディレー回路を提供することである。
た場合に、遅延出力を生じないフェイルセーフなオン．
ディレー回路を提供することである。
【００１３】
【課題を解決するための手段】上述した課題を解決する
ため、本発明に係るオン．ディレー回路は、発振器と、
論理積回路とを含み、前記発振器は、ＰＵＴまたはＵＪ
Ｔの何れかを含んで構成されており、前記論理積回路
は、電源端子と、２つの入力端子とを有し、一方の入力
端子に前記ＰＵＴのゲート電圧またはＵＪＴのベース電
圧が入力され、他方の入力端子に前記発信器の出力パル
スが入力されたときに前記出力パルスを記憶すると同時
に出力電圧を発生し、回路故障を生じたときに出力電圧
が消滅し、前記一方の入力端子に供給される前記ＰＵＴ
のゲート電圧またはＵＪＴのベース電圧が前記電源端子
の電圧よりも高く設定されている。
ため、本発明に係るオン．ディレー回路は、発振器と、
論理積回路とを含み、前記発振器は、ＰＵＴまたはＵＪ
Ｔの何れかを含んで構成されており、前記論理積回路
は、電源端子と、２つの入力端子とを有し、一方の入力
端子に前記ＰＵＴのゲート電圧またはＵＪＴのベース電
圧が入力され、他方の入力端子に前記発信器の出力パル
スが入力されたときに前記出力パルスを記憶すると同時
に出力電圧を発生し、回路故障を生じたときに出力電圧
が消滅し、前記一方の入力端子に供給される前記ＰＵＴ
のゲート電圧またはＵＪＴのベース電圧が前記電源端子
の電圧よりも高く設定されている。
【００１４】
【作用】発振器は、ＰＵＴまたはＵＪＴの何れかを含ん
で構成され、論理積回路は、一方の入力端子にＰＵＴの
ゲート電圧またはＵＪＴのベース電圧が入力されるか
ら、発振器が正常であるときは、発信器に入力電圧が印
加されるのと同時に、論理積回路の一方の入力端子に対
して、入力電圧に応答したＰＵＴのゲート電圧またはＵ
ＪＴのベース電圧が入力される。
で構成され、論理積回路は、一方の入力端子にＰＵＴの
ゲート電圧またはＵＪＴのベース電圧が入力されるか
ら、発振器が正常であるときは、発信器に入力電圧が印
加されるのと同時に、論理積回路の一方の入力端子に対
して、入力電圧に応答したＰＵＴのゲート電圧またはＵ
ＪＴのベース電圧が入力される。
【００１５】一方、発振器は入力電圧が印加されると動
作を開始し、自己の発振周期に依存した時間だけ遅れて
出力パルスを発生する。この出力パルスは論理積回路の
他方の入力端子に入力される。これにより、論理積回路
における入力条件が整い、遅延出力を生じると共に、自
己保持動作がかかって出力パルスが記憶され、出力パル
スが消滅しても継続して遅延出力が得られる。
作を開始し、自己の発振周期に依存した時間だけ遅れて
出力パルスを発生する。この出力パルスは論理積回路の
他方の入力端子に入力される。これにより、論理積回路
における入力条件が整い、遅延出力を生じると共に、自
己保持動作がかかって出力パルスが記憶され、出力パル
スが消滅しても継続して遅延出力が得られる。
【００１６】論理積回路は、一方の入力端子に供給され
るＰＵＴのゲート電圧またはＵＪＴのベース電圧が電源
端子の電圧よりも高く設定されているから、フェイルセ
ーフなウィンドウ．コンパレータを構成できる。
るＰＵＴのゲート電圧またはＵＪＴのベース電圧が電源
端子の電圧よりも高く設定されているから、フェイルセ
ーフなウィンドウ．コンパレータを構成できる。
【００１７】次に、入力電圧が印加されている状態でＰ
ＵＴのゲート電圧またはＵＪＴのベース電圧を与える抵
抗が断線した場合、論理積回路の一方の入力端子に対す
る入力がなくなる。従って、断線により、仮に発振器に
出力パルスを生じた場合にも、論理積回路の遅延出力は
零に保たれ、オン．ディレー．タイムが延長される側の
故障モードとなり、フェイルセーフとなる。
ＵＴのゲート電圧またはＵＪＴのベース電圧を与える抵
抗が断線した場合、論理積回路の一方の入力端子に対す
る入力がなくなる。従って、断線により、仮に発振器に
出力パルスを生じた場合にも、論理積回路の遅延出力は
零に保たれ、オン．ディレー．タイムが延長される側の
故障モードとなり、フェイルセーフとなる。
【００１８】
【実施例】図１は本発明に係るオン．ディレー回路の電
気回路図である。図において、図４と同一の参照符号は
同一性ある構成部分を示している。この実施例では、発
振器３を構成する抵抗Ｒ2 の一端と、ＰＵＴのゲートＧ
に接続する抵抗Ｒ4 の一端とを接続して、電源入力端子
１に接続すると共に、ＰＵＴのゲートＧを接続してある
抵抗Ｒ4 と抵抗Ｒ5 の接続点を、ダイオードＤ3 を介し
て、論理積回路５の入力端子Ａに接続してある。即ち、
抵抗Ｒ4 と抵抗Ｒ5 は、入力電圧Ｖinの抵抗分圧回路を
構成し、分圧電圧がゲート電圧となっている。抵抗Ｒ4
と抵抗Ｒ5 の値は、入力端子Ａの入力電圧が電源端子に
印加される電圧よりも高くなるように設定される。電源
端子の電圧は、入力電圧Ｖinに応答して与えてもよく、
入力電圧Ｖinとは異なる別電源から常時与えるようにし
てもよい。図示のように、入力電圧Ｖinに応答して与え
ると、入力電圧Ｖinが与えられたときにのみ遅延出力が
得られ、フェイルセーフ性を高くできる。別電源から常
時与えると、入力電圧Ｖinの入力を常時監視できる。
気回路図である。図において、図４と同一の参照符号は
同一性ある構成部分を示している。この実施例では、発
振器３を構成する抵抗Ｒ2 の一端と、ＰＵＴのゲートＧ
に接続する抵抗Ｒ4 の一端とを接続して、電源入力端子
１に接続すると共に、ＰＵＴのゲートＧを接続してある
抵抗Ｒ4 と抵抗Ｒ5 の接続点を、ダイオードＤ3 を介し
て、論理積回路５の入力端子Ａに接続してある。即ち、
抵抗Ｒ4 と抵抗Ｒ5 は、入力電圧Ｖinの抵抗分圧回路を
構成し、分圧電圧がゲート電圧となっている。抵抗Ｒ4
と抵抗Ｒ5 の値は、入力端子Ａの入力電圧が電源端子に
印加される電圧よりも高くなるように設定される。電源
端子の電圧は、入力電圧Ｖinに応答して与えてもよく、
入力電圧Ｖinとは異なる別電源から常時与えるようにし
てもよい。図示のように、入力電圧Ｖinに応答して与え
ると、入力電圧Ｖinが与えられたときにのみ遅延出力が
得られ、フェイルセーフ性を高くできる。別電源から常
時与えると、入力電圧Ｖinの入力を常時監視できる。
【００１９】入力端子Ａとアースとの間にはコンデンサ
Ｃ3 を接続してある。コンデンサＣ3 は、ＰＵＴが発振
したときにそのゲート電圧が一瞬低下するので、このゲ
ート電圧の低下によって、入力端子Ａの電位が低下する
のを防ぐ目的で設けられたものである。また、ダイオー
ドＤ3 はコンデンサＣ3 の電荷が抵抗Ｒ5 を通して放電
するのを阻止するために設けられたものである。
Ｃ3 を接続してある。コンデンサＣ3 は、ＰＵＴが発振
したときにそのゲート電圧が一瞬低下するので、このゲ
ート電圧の低下によって、入力端子Ａの電位が低下する
のを防ぐ目的で設けられたものである。また、ダイオー
ドＤ3 はコンデンサＣ3 の電荷が抵抗Ｒ5 を通して放電
するのを阻止するために設けられたものである。
【００２０】上記実施例のオン．ディレー回路は、回路
が正常であるときは、図４及び図５で説明したと同様の
動作となる。即ち、図５（ａ）〜（ｃ）で説明したよう
に、ｔ0 時に電源入力端子１に入力電圧Ｖinが供給され
ると、発振器３が入力電圧Ｖinを電源として動作を開始
し、論理積回路５が入力電圧Ｖinを安定化して得られた
入力電圧Ｖｓを電源として動作を開始し、入力電圧Ｖin
が印加されたｔ0 時から、抵抗Ｒ2 とコンデンサＣ1 に
よる時定数に依存した時間Ｔｄ1 だけ遅れたｔ1 時に出
力パルスＰ1 を発生する。この出力パルスＰ1 は増幅器
４を通して論理積回路５の入力端子Ｂに入力される。
が正常であるときは、図４及び図５で説明したと同様の
動作となる。即ち、図５（ａ）〜（ｃ）で説明したよう
に、ｔ0 時に電源入力端子１に入力電圧Ｖinが供給され
ると、発振器３が入力電圧Ｖinを電源として動作を開始
し、論理積回路５が入力電圧Ｖinを安定化して得られた
入力電圧Ｖｓを電源として動作を開始し、入力電圧Ｖin
が印加されたｔ0 時から、抵抗Ｒ2 とコンデンサＣ1 に
よる時定数に依存した時間Ｔｄ1 だけ遅れたｔ1 時に出
力パルスＰ1 を発生する。この出力パルスＰ1 は増幅器
４を通して論理積回路５の入力端子Ｂに入力される。
【００２１】出力パルスＰ1 が入力端子Ｂに供給される
ｔ1 時には、入力端子Ａに既に抵抗Ｒ4 及びダイオード
Ｄ3 を通して入力電圧Ｖinの分圧電圧が供給されている
から、論理積回路５における入力条件が整い、論理積回
路５に遅延出力を生じる。遅延出力の一部は帰還回路を
通して入力端子Ｂに入力されるので自己保持動作がかか
って出力パルスが記憶され、遅延出力Ｖo が得られる。
ｔ1 時には、入力端子Ａに既に抵抗Ｒ4 及びダイオード
Ｄ3 を通して入力電圧Ｖinの分圧電圧が供給されている
から、論理積回路５における入力条件が整い、論理積回
路５に遅延出力を生じる。遅延出力の一部は帰還回路を
通して入力端子Ｂに入力されるので自己保持動作がかか
って出力パルスが記憶され、遅延出力Ｖo が得られる。
【００２２】次に、入力電圧Ｖinが印加された後、発振
器３の出力パルスＰ1 が発生する前、ＰＵＴのゲート電
圧またはＵＪＴのベース電圧を与える抵抗Ｒ4 が断線し
た場合、論理積回路５の入力端子Ａに対する入力がなく
なる。従って、抵抗Ｒ4 の断線によって仮に発振器３に
出力パルスを生じた場合にも、論理積回路５の遅延出力
Ｖo は零に保たれ、オン．ディレー．タイムＴｄ1 が延
長される側の故障モードとなり、フェイルセーフとな
る。
器３の出力パルスＰ1 が発生する前、ＰＵＴのゲート電
圧またはＵＪＴのベース電圧を与える抵抗Ｒ4 が断線し
た場合、論理積回路５の入力端子Ａに対する入力がなく
なる。従って、抵抗Ｒ4 の断線によって仮に発振器３に
出力パルスを生じた場合にも、論理積回路５の遅延出力
Ｖo は零に保たれ、オン．ディレー．タイムＴｄ1 が延
長される側の故障モードとなり、フェイルセーフとな
る。
【００２３】論理積回路５は、回路故障によって出力電
圧が消滅するフェイルセーフな回路として構成される。
このような論理積回路５としては、前掲の特公昭 45 −
29045 号、特公昭 48 −3077号公報等で公知のものの他
に、実開昭 57 −4764号公報に開示されたウインドウ．
コンパレータや、特願昭 59 −81572 号として提案され
た論理積回路が使用できる。実開昭 57 −4764号公報に
開示のものは少なくとも入力の１つに窓特性を持つウイ
ンドウ．コンパレータであり、また、特願昭 59 −8157
2 号として提案された論理積回路は、２入力ウインド
ウ．コンパレータ．アンドゲートとして構成されたもの
である。
圧が消滅するフェイルセーフな回路として構成される。
このような論理積回路５としては、前掲の特公昭 45 −
29045 号、特公昭 48 −3077号公報等で公知のものの他
に、実開昭 57 −4764号公報に開示されたウインドウ．
コンパレータや、特願昭 59 −81572 号として提案され
た論理積回路が使用できる。実開昭 57 −4764号公報に
開示のものは少なくとも入力の１つに窓特性を持つウイ
ンドウ．コンパレータであり、また、特願昭 59 −8157
2 号として提案された論理積回路は、２入力ウインド
ウ．コンパレータ．アンドゲートとして構成されたもの
である。
【００２４】図２は実開昭 57 −4764号公報に開示され
たウインドウ．コンパレータの電気回路図で、入力端子
Ａ、Ｂに加えられる入力電圧Ｖａ、Ｖｂが、 ｛Ｒ13／（Ｒ8 ＋Ｒ12＋Ｒ13）｝Ｖｂ＞Ｖｓ ．．．（１） Ｖｆ＝｛Ｒ11／（Ｒ10＋Ｒ11）｝Ｖａ＜Ｖｓ （２） （但しＶｓ＜Ｖａ）なる条件の満足し得る範囲で、トラ
ンジスタＱ4 、Ｑ5 ；オフ→トランジスタＱ3 ；オン→
トランジスタＱ3 ；オン→トランジスタＱ4 、Ｑ5 ；オ
ン→トランジスタＱ3 ；オフの発振を起す。この結果、
出力端子Ｖ01には入力端子Ａに加わる入力電圧Ｖａと略
零ボルトの間で振動する発振出力が得られる。
たウインドウ．コンパレータの電気回路図で、入力端子
Ａ、Ｂに加えられる入力電圧Ｖａ、Ｖｂが、 ｛Ｒ13／（Ｒ8 ＋Ｒ12＋Ｒ13）｝Ｖｂ＞Ｖｓ ．．．（１） Ｖｆ＝｛Ｒ11／（Ｒ10＋Ｒ11）｝Ｖａ＜Ｖｓ （２） （但しＶｓ＜Ｖａ）なる条件の満足し得る範囲で、トラ
ンジスタＱ4 、Ｑ5 ；オフ→トランジスタＱ3 ；オン→
トランジスタＱ3 ；オン→トランジスタＱ4 、Ｑ5 ；オ
ン→トランジスタＱ3 ；オフの発振を起す。この結果、
出力端子Ｖ01には入力端子Ａに加わる入力電圧Ｖａと略
零ボルトの間で振動する発振出力が得られる。
【００２５】即ち、このウインドウ．コンパレータは、
入力端子Ａ、Ｂに加えられる入力電圧Ｖａ、Ｖｂが、
（１）、（２）式を満足し得る範囲にある場合に限って
発振出力を生じ、入力電圧Ｖｂが（１）式を満足する範
囲以下に低下した場合や、入力電圧Ｖａが（２）式を満
足する範囲以上に上昇した場合または電源Ｖｓ以下の場
合には、回路発振を停止するものであって、発振動作を
継続し得る入力電圧Ｖｂ、Ｖａに下限及び上限を生じ
る。
入力端子Ａ、Ｂに加えられる入力電圧Ｖａ、Ｖｂが、
（１）、（２）式を満足し得る範囲にある場合に限って
発振出力を生じ、入力電圧Ｖｂが（１）式を満足する範
囲以下に低下した場合や、入力電圧Ｖａが（２）式を満
足する範囲以上に上昇した場合または電源Ｖｓ以下の場
合には、回路発振を停止するものであって、発振動作を
継続し得る入力電圧Ｖｂ、Ｖａに下限及び上限を生じ
る。
【００２６】このウインドウ．コンパレータを使用し
て、論理積回路５を構成するには、発振器３を構成する
ＰＵＴのゲートを、ダイオードＤ3 を介して入力端子Ａ
に接続することにより、ゲート電圧を窓内入力とすると
共に、発振器３の出力パルスを入力端子Ｂに与えるよう
にする。また、出力端子Ｖ01に整流回路ＲＣ1 、ＲＣ2
を接続すると共に整流回路ＲＣ2 から入力端子Ｂにダイ
オードＤ2 による帰還回路を接続する。
て、論理積回路５を構成するには、発振器３を構成する
ＰＵＴのゲートを、ダイオードＤ3 を介して入力端子Ａ
に接続することにより、ゲート電圧を窓内入力とすると
共に、発振器３の出力パルスを入力端子Ｂに与えるよう
にする。また、出力端子Ｖ01に整流回路ＲＣ1 、ＲＣ2
を接続すると共に整流回路ＲＣ2 から入力端子Ｂにダイ
オードＤ2 による帰還回路を接続する。
【００２７】次にフェイルセーフ性について述べる。 （１）論理積回路５は、回路故障を生じた場合に出力が
消滅する回路であり、回路故障に対して、オン．ディレ
ー．タイムＴｄ1 が延びる方向であり、フェイルセーフ
である。 （２）抵抗Ｒ1 の断線 論理積回路５の電源入力がなくなるから、論理積回路５
の出力が零になり、フェイルセーフである。 （３）トランジスタＱ1 の故障 コレクタ．エミッタ間開放故障時には論理積回路５に電
源入力がなくなるから、フェイルセーフである。短絡故
障時には入力端子Ａの電圧が電源電圧Ｖｓより低くなる
から、論理積回路５の出力は零であり、フェイルセーフ
である。 （４）ツェナーダイオードＺｄの故障 開放故障時には、トランジスタＱ1 の短絡故障時と同様
になり、フェイルセーフである。短絡故障時は論理積回
路５の電源電圧が零になるから、フェイルセーフであ
る。 （５）抵抗Ｒ2 〜Ｒ5 の断線 ＰＵＴが発振できないから、フェイルセーフである。入
力がある場合に抵抗Ｒ4 が断線したときは、前述した通
りフェイルセーフである。 （６）コンデンサＣ1 の故障 開放、短絡の何れの場合もＰＵＴが発振できず、フェイ
ルセーフである。 （７）抵抗Ｒ6 、Ｒ7 の断線 論理積回路５の入力端子Ｂに発振器３の出力パルスが入
らないから、フェイルセーフである。 （８）トランジスタＱ2 コレクタ．エミッタ間開放及び短絡の何れの場合にも、
論理積回路５の入力端子Ｂに発振器３の出力パルスが入
らないから、フェイルセーフである。入力電圧Ｖinが印
加されているときに、トランジスタＱ2 が短絡した場合
には入力端子Ｂが負入力となる。トランジスタＱ2 の開
放時には信号を発生しない。 （９）ＰＵＴの故障 アノード．カソード間開放時には発振できないから、フ
ェイルセーフである。アノード．カソード間短絡時に
は、ＰＵＴの構造上、アノード．ゲート間も短絡状態に
なので発振出力がなくなる。 （１０）コンデンサＣ2 の故障 開放時には論理積回路５への入力がなくなる。短絡時に
はトランジスタＱ2 の出力がダイオードＤ1 によって短
絡されるので、入力端子Ｂにパルスが入力されない。 （１１）ダイオードＤ1 の故障 開放時にはクランプ作用がなくなるから、入力端子Ｂへ
の入力電圧が、電源電圧Ｖｓより高くなることができな
い。このため、論理積回路５が発振できず、フェイルセ
ーフである。短絡時には入力端子Ｂの入力が零になり、
論理積回路５が発振できない。 （１２）ダイオードＤ2 の故障 開放時には帰還がなくなるから自己保持できず、遅延出
力が得られない。短絡時には、入力パルスが整流回路Ｒ
Ｃ2 の平滑コンデンサに吸収されるため、論理積回路５
が発振できない。 （１３）ダイオードＤ3 の故障 開放時には論理積回路５の入力端子Ａへの入力が零にな
るから、論理積回路５が発振できない。短絡時にはＰＵ
Ｔの出力パルスが論理積回路５に入ると同時に、ＰＵＴ
発振時のゲート電圧の低下によって論理積回路５の入力
端子Ａの入力が負となって、論理積回路５が発振できな
い。 （１４）コンデンサＣ3 の故障 ＰＵＴの出力パルスが入力端子Ｂに入力されると同時
に、ＰＵＴのゲートＧからの負パルスが、入力端子Ａに
も入力され、論理積回路５は発振できないのでフェイル
セーフとなる。短絡時には論理積回路５の入力端子Ａへ
の入力が零になるから、論理積回路５が発振できない。
消滅する回路であり、回路故障に対して、オン．ディレ
ー．タイムＴｄ1 が延びる方向であり、フェイルセーフ
である。 （２）抵抗Ｒ1 の断線 論理積回路５の電源入力がなくなるから、論理積回路５
の出力が零になり、フェイルセーフである。 （３）トランジスタＱ1 の故障 コレクタ．エミッタ間開放故障時には論理積回路５に電
源入力がなくなるから、フェイルセーフである。短絡故
障時には入力端子Ａの電圧が電源電圧Ｖｓより低くなる
から、論理積回路５の出力は零であり、フェイルセーフ
である。 （４）ツェナーダイオードＺｄの故障 開放故障時には、トランジスタＱ1 の短絡故障時と同様
になり、フェイルセーフである。短絡故障時は論理積回
路５の電源電圧が零になるから、フェイルセーフであ
る。 （５）抵抗Ｒ2 〜Ｒ5 の断線 ＰＵＴが発振できないから、フェイルセーフである。入
力がある場合に抵抗Ｒ4 が断線したときは、前述した通
りフェイルセーフである。 （６）コンデンサＣ1 の故障 開放、短絡の何れの場合もＰＵＴが発振できず、フェイ
ルセーフである。 （７）抵抗Ｒ6 、Ｒ7 の断線 論理積回路５の入力端子Ｂに発振器３の出力パルスが入
らないから、フェイルセーフである。 （８）トランジスタＱ2 コレクタ．エミッタ間開放及び短絡の何れの場合にも、
論理積回路５の入力端子Ｂに発振器３の出力パルスが入
らないから、フェイルセーフである。入力電圧Ｖinが印
加されているときに、トランジスタＱ2 が短絡した場合
には入力端子Ｂが負入力となる。トランジスタＱ2 の開
放時には信号を発生しない。 （９）ＰＵＴの故障 アノード．カソード間開放時には発振できないから、フ
ェイルセーフである。アノード．カソード間短絡時に
は、ＰＵＴの構造上、アノード．ゲート間も短絡状態に
なので発振出力がなくなる。 （１０）コンデンサＣ2 の故障 開放時には論理積回路５への入力がなくなる。短絡時に
はトランジスタＱ2 の出力がダイオードＤ1 によって短
絡されるので、入力端子Ｂにパルスが入力されない。 （１１）ダイオードＤ1 の故障 開放時にはクランプ作用がなくなるから、入力端子Ｂへ
の入力電圧が、電源電圧Ｖｓより高くなることができな
い。このため、論理積回路５が発振できず、フェイルセ
ーフである。短絡時には入力端子Ｂの入力が零になり、
論理積回路５が発振できない。 （１２）ダイオードＤ2 の故障 開放時には帰還がなくなるから自己保持できず、遅延出
力が得られない。短絡時には、入力パルスが整流回路Ｒ
Ｃ2 の平滑コンデンサに吸収されるため、論理積回路５
が発振できない。 （１３）ダイオードＤ3 の故障 開放時には論理積回路５の入力端子Ａへの入力が零にな
るから、論理積回路５が発振できない。短絡時にはＰＵ
Ｔの出力パルスが論理積回路５に入ると同時に、ＰＵＴ
発振時のゲート電圧の低下によって論理積回路５の入力
端子Ａの入力が負となって、論理積回路５が発振できな
い。 （１４）コンデンサＣ3 の故障 ＰＵＴの出力パルスが入力端子Ｂに入力されると同時
に、ＰＵＴのゲートＧからの負パルスが、入力端子Ａに
も入力され、論理積回路５は発振できないのでフェイル
セーフとなる。短絡時には論理積回路５の入力端子Ａへ
の入力が零になるから、論理積回路５が発振できない。
【００２８】図３は本発明に係るオン．ディレー回路の
別の実施例における電気回路図である。この実施例で
は、発振器３をＵＪＴで構成したものを示し、ＵＪＴの
ベースＢ1 、Ｂ2 のうち、ベースＢ1 の電圧を入力端子
Ａに入力するようになっている。この実施例の場合も、
同様の回路作用により、オン．ディレーの遅延出力が得
られると共に、同様のフェイルセーフ性が確保できる。
別の実施例における電気回路図である。この実施例で
は、発振器３をＵＪＴで構成したものを示し、ＵＪＴの
ベースＢ1 、Ｂ2 のうち、ベースＢ1 の電圧を入力端子
Ａに入力するようになっている。この実施例の場合も、
同様の回路作用により、オン．ディレーの遅延出力が得
られると共に、同様のフェイルセーフ性が確保できる。
【００２９】
【発明の効果】以上述べたように、本発明は、ＰＵＴま
たはＵＪＴの何れかによって構成されたフェイルセーフ
な発振器と、一方の入力端子に入力電圧があるときに他
方の入力端子に入力された発振器の出力パルスを記憶す
るフェイルセーフな論理積回路とを組合せ、発振器を構
成するＰＵＴのゲート電圧またはＵＪＴのベース電圧
を、論理積回路の一方の入力端子に与え、一方の入力端
子の電圧を電源端子に印加される電圧よりも高く設定す
ることにより、発振器を含めて、回路故障によってオ
ン．ディレー．タイムが短縮されることのない高度のフ
ェイルセーフ性を持つオン．ディレー回路を提供するこ
とができる。
たはＵＪＴの何れかによって構成されたフェイルセーフ
な発振器と、一方の入力端子に入力電圧があるときに他
方の入力端子に入力された発振器の出力パルスを記憶す
るフェイルセーフな論理積回路とを組合せ、発振器を構
成するＰＵＴのゲート電圧またはＵＪＴのベース電圧
を、論理積回路の一方の入力端子に与え、一方の入力端
子の電圧を電源端子に印加される電圧よりも高く設定す
ることにより、発振器を含めて、回路故障によってオ
ン．ディレー．タイムが短縮されることのない高度のフ
ェイルセーフ性を持つオン．ディレー回路を提供するこ
とができる。
【図１】本発明に係るオン．ディレー回路の電気回路図
である。
である。
【図２】本発明に係るオン．ディレー回路の論理積回路
を構成するのに好適なウインドウ．コンパレータの電気
回路図である。
を構成するのに好適なウインドウ．コンパレータの電気
回路図である。
【図３】本発明に係るオン．ディレー回路の別の実施例
における電気回路図である。
における電気回路図である。
【図４】従来のオン．ディレー回路の電気回路図であ
る。
る。
【図５】従来のオン．ディレー回路の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
３ 発振器 ５ 論理積回路 ＰＵＴ プログラマブル．ユニジャンクショ
ン．トランジスタ ＵＪＴ ユニジャンクション．トランジスタ Ｖin 入力電圧 Ｒ1 〜Ｒ7 抵抗 Ｃ1 〜Ｃ3 コンデンサ Ｄ1 〜Ｄ3 ダイオード Ｑ1 、Ｑ2 トランジスタ
ン．トランジスタ ＵＪＴ ユニジャンクション．トランジスタ Ｖin 入力電圧 Ｒ1 〜Ｒ7 抵抗 Ｃ1 〜Ｃ3 コンデンサ Ｄ1 〜Ｄ3 ダイオード Ｑ1 、Ｑ2 トランジスタ
Claims (4)
- 【請求項１】 発振器と、論理積回路とを含むオン．デ
ィレー回路であって、 前記発振器は、ＰＵＴまたはＵＪＴの何れかを含んで構
成されており、 前記論理積回路は、電源端子と、２つの入力端子とを有
し、一方の入力端子に前記ＰＵＴのゲート電圧またはＵ
ＪＴのベース電圧が入力され、他方の入力端子に前記発
信器の出力パルスが入力されたときに前記出力パルスを
記憶すると同時に出力電圧を発生し、回路故障を生じた
ときに出力電圧が消滅し、前記一方の入力端子に供給さ
れる前記ＰＵＴのゲート電圧またはＵＪＴのベース電圧
が前記電源端子の電圧よりも高く設定されているオン．
ディレー回路。 - 【請求項２】 前記発振器は、入力電圧を電源として動
作し、前記出力パルスを生ずるものであり、 前記論理積回路は、前記電源端子に電源電圧が供給さ
れ、前記電源電圧が前記入力電圧とは異なる別系統の電
源から与えられる請求項１に記載のオン．ディレー回
路。 - 【請求項３】 前記論理積回路は、２入力のうち少なく
とも一方に窓特性を持ち、前記発振器のゲート電圧また
はベース電圧を、前記論理積回路の窓内入力とし、前記
出力パルスを前記論理積回路の他方の入力とするもので
ある請求項１または２に記載のオン．ディレー回路。 - 【請求項４】 前記発振器は、抵抗分圧回路と、ダイオ
ードと、コンデンサとを有し、前記抵抗分圧回路が前記
入力電圧を分圧し、その分圧電圧を前記ＰＵＴのゲート
電圧またはＵＪＴのベース電圧とし、前記ダイオードの
アノードが前記ＰＵＴのゲートまたはＵＪＴのベースに
接続され、前記ダイオードのカソードが前記一方の入力
端子に接続され、前記コンデンサが前記ダイオードのカ
ソードとアースとの間に接続されている請求項１、２ま
たは３に記載のオン．ディレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311549A JP2683608B2 (ja) | 1993-12-13 | 1993-12-13 | オン．ディレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311549A JP2683608B2 (ja) | 1993-12-13 | 1993-12-13 | オン．ディレー回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24444085A Division JPH0650811B2 (ja) | 1985-10-31 | 1985-10-31 | オン．デイレ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722932A true JPH0722932A (ja) | 1995-01-24 |
| JP2683608B2 JP2683608B2 (ja) | 1997-12-03 |
Family
ID=18018580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311549A Expired - Lifetime JP2683608B2 (ja) | 1993-12-13 | 1993-12-13 | オン．ディレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2683608B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0808026A4 (en) * | 1995-12-05 | 1999-06-23 | Nippon Signal Co Ltd | Failsafe timer and power-on delay circuit with such a timer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6259310A (ja) * | 1985-09-09 | 1987-03-16 | Matsushita Electric Ind Co Ltd | ガスコンロの制御装置 |
| JPS62104310A (ja) * | 1985-10-31 | 1987-05-14 | Nippon Signal Co Ltd:The | オン．デイレ−回路 |
| JPH0650811A (ja) * | 1992-07-30 | 1994-02-25 | Nikon Corp | 測光センサの位置調整方法および装置 |
-
1993
- 1993-12-13 JP JP5311549A patent/JP2683608B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6259310A (ja) * | 1985-09-09 | 1987-03-16 | Matsushita Electric Ind Co Ltd | ガスコンロの制御装置 |
| JPS62104310A (ja) * | 1985-10-31 | 1987-05-14 | Nippon Signal Co Ltd:The | オン．デイレ−回路 |
| JPH0650811A (ja) * | 1992-07-30 | 1994-02-25 | Nikon Corp | 測光センサの位置調整方法および装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0808026A4 (en) * | 1995-12-05 | 1999-06-23 | Nippon Signal Co Ltd | Failsafe timer and power-on delay circuit with such a timer |
| US6239956B1 (en) * | 1995-12-05 | 2001-05-29 | The Nippon Signal Co., Ltd. | Fail-safe timing circuit and on-delay circuit using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2683608B2 (ja) | 1997-12-03 |
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