JPH0722933A - アナログ・スイッチ - Google Patents
アナログ・スイッチInfo
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- JPH0722933A JPH0722933A JP15018193A JP15018193A JPH0722933A JP H0722933 A JPH0722933 A JP H0722933A JP 15018193 A JP15018193 A JP 15018193A JP 15018193 A JP15018193 A JP 15018193A JP H0722933 A JPH0722933 A JP H0722933A
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- JP
- Japan
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- gate
- source
- fet
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Abstract
(57)【要約】
【目的】 ＦＥＴを用いたアナログ・スイッチの切替え
速度を簡単な構成により上げることを目的にする。 【構成】 ＦＥＴで構成されアナログの信号ラインに接
続されるスイッチ素子、このスイッチ素子のゲート・ソ
ース間に接続された抵抗、前記スイッチ素子のゲート・
ソースにそのソース・ドレインが接続されたＦＥＴ、こ
のＦＥＴのゲート・ソース間に接続された抵抗、及び前
記ＦＥＴのゲートと負電源との間に接続されたトランジ
スタで構成したもの。
速度を簡単な構成により上げることを目的にする。 【構成】 ＦＥＴで構成されアナログの信号ラインに接
続されるスイッチ素子、このスイッチ素子のゲート・ソ
ース間に接続された抵抗、前記スイッチ素子のゲート・
ソースにそのソース・ドレインが接続されたＦＥＴ、こ
のＦＥＴのゲート・ソース間に接続された抵抗、及び前
記ＦＥＴのゲートと負電源との間に接続されたトランジ
スタで構成したもの。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果形トランジス
タをスイッチ素子として用いて構成したアナログ・スイ
ッチに関するものである。
タをスイッチ素子として用いて構成したアナログ・スイ
ッチに関するものである。
【０００２】
【従来の技術】電界効果形トランジスタ（以下、ＦＥＴ
という）をスイッチ素子として用いたアナログ・スイッ
チは種々の回路が知られている。その代表的な回路を図
１０に示す。図１０において、Ｔr1はＦＥＴで構成した
アナログ・スイッチ素子、ＶINはスイッチ素子Ｔr1のソ
ースに加えられるアナログ入力、ＶOUTはＴr1によりス
イッチングされたアナログ出力で、Ｔr1のドレインより
取り出される。Ｔr2はスイッチ素子Ｔr1を駆動するトラ
ンジスタで、そのコレクタはＴr1のゲートに、エミッタ
は負電源Ｖdd -に接続されている。
という）をスイッチ素子として用いたアナログ・スイッ
チは種々の回路が知られている。その代表的な回路を図
１０に示す。図１０において、Ｔr1はＦＥＴで構成した
アナログ・スイッチ素子、ＶINはスイッチ素子Ｔr1のソ
ースに加えられるアナログ入力、ＶOUTはＴr1によりス
イッチングされたアナログ出力で、Ｔr1のドレインより
取り出される。Ｔr2はスイッチ素子Ｔr1を駆動するトラ
ンジスタで、そのコレクタはＴr1のゲートに、エミッタ
は負電源Ｖdd -に接続されている。
【０００３】この様な構成のアナログ・スイッチにおい
ては、トランジスタＴr2がオンになるとスイッチ素子Ｔ
r1のゲートは負電源Ｖdd -に引かれ、Ｔr1のゲート・ソ
ース間の電圧ＶGSがＶGS＝Ｖdd -−ＶIN＜Ｖp（Ｔr1のピ
ンチ・オフ電圧）の関係となった時、スイッチ素子Ｔr1
はオフとなる。
ては、トランジスタＴr2がオンになるとスイッチ素子Ｔ
r1のゲートは負電源Ｖdd -に引かれ、Ｔr1のゲート・ソ
ース間の電圧ＶGSがＶGS＝Ｖdd -−ＶIN＜Ｖp（Ｔr1のピ
ンチ・オフ電圧）の関係となった時、スイッチ素子Ｔr1
はオフとなる。
【０００４】駆動用トランジスタＴr2がオフになると、
Ｔr1のゲート電圧ｖGは抵抗Ｒを通してＶINとなり、ゲ
ート・ソース間の電圧ＶGSは零となってＴr1はオンとな
る。この時、ゲート電圧ｖGはＴr1の入力容量ＣgsとＲ
との時定数でＶINへと向かう為、オフになる時に比較し
てオンになるのに時間を要する。このオンになる時間が
スイッチング速度を決定する為、図１０の回路では高速
のスイッチング動作を行なうことが出来ないという問題
がある。図１１に図１０に示す回路のスイッチング動作
波形を示す。
Ｔr1のゲート電圧ｖGは抵抗Ｒを通してＶINとなり、ゲ
ート・ソース間の電圧ＶGSは零となってＴr1はオンとな
る。この時、ゲート電圧ｖGはＴr1の入力容量ＣgsとＲ
との時定数でＶINへと向かう為、オフになる時に比較し
てオンになるのに時間を要する。このオンになる時間が
スイッチング速度を決定する為、図１０の回路では高速
のスイッチング動作を行なうことが出来ないという問題
がある。図１１に図１０に示す回路のスイッチング動作
波形を示す。
【０００５】この様なＦＥＴスイッチのスイッチング速
度を速くする為に、これまでに種々の方法が試みられて
いる。しかし、バイアス電源が必要，或いはデスクリー
トで組むには部品点数が多い等、何れの方式も何らかの
欠点があり、必ずしも満足したものが得られていないの
が現状である。
度を速くする為に、これまでに種々の方法が試みられて
いる。しかし、バイアス電源が必要，或いはデスクリー
トで組むには部品点数が多い等、何れの方式も何らかの
欠点があり、必ずしも満足したものが得られていないの
が現状である。
【０００６】
【発明が解決しようとする課題】本発明は上記のような
点に鑑みてなされたもので、ＦＥＴを用いたアナログ・
スイッチの切替え速度を簡単な構成により上げることを
目的としたものである。
点に鑑みてなされたもので、ＦＥＴを用いたアナログ・
スイッチの切替え速度を簡単な構成により上げることを
目的としたものである。
【０００７】
【課題を解決するための手段】本発明は、ＦＥＴで構成
されアナログの信号ラインに接続されるスイッチ素子、
このスイッチ素子のゲート・ソース間に接続された抵
抗、前記スイッチ素子のゲート・ソースにそのソース・
ドレインが接続されたＦＥＴ、このＦＥＴのゲート・ソ
ース間に接続された抵抗、及び前記ＦＥＴのゲートと負
電源との間に接続されたトランジスタで構成したもので
ある。
されアナログの信号ラインに接続されるスイッチ素子、
このスイッチ素子のゲート・ソース間に接続された抵
抗、前記スイッチ素子のゲート・ソースにそのソース・
ドレインが接続されたＦＥＴ、このＦＥＴのゲート・ソ
ース間に接続された抵抗、及び前記ＦＥＴのゲートと負
電源との間に接続されたトランジスタで構成したもので
ある。
【０００８】
【作用】このような本発明では、ＦＥＴスイッチ素子の
ゲート・ソースにそのソース・ドレインが接続された駆
動用ＦＥＴの作用により、高速のスイッチング動作が行
われる。
ゲート・ソースにそのソース・ドレインが接続された駆
動用ＦＥＴの作用により、高速のスイッチング動作が行
われる。
【０００９】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明に係わるアナログ・スイッチの一実施例を示した
回路構成図である。尚、図１において、図１０と同一素
子は図１０と同一符号を付し、それらの素子の再説明は
省略する。図１において、Ｔr3は駆動用のＦＥＴで、そ
のソース・ドレインは、スイッチ素子Ｔr1のゲート・ソ
ースに接続され、又Ｔr3のゲートはトランジスタＴr2の
コレクタに接続されている。Ｒ1，Ｒ2はそれぞれ抵抗
で、Ｒ1はＴr1のゲート・ソース間に接続され、Ｒ2はＴ
r3のゲート・ソース間に接続されている。このような構
成の本発明に係わるスイッチの動作を説明すると次の如
くなる。
本発明に係わるアナログ・スイッチの一実施例を示した
回路構成図である。尚、図１において、図１０と同一素
子は図１０と同一符号を付し、それらの素子の再説明は
省略する。図１において、Ｔr3は駆動用のＦＥＴで、そ
のソース・ドレインは、スイッチ素子Ｔr1のゲート・ソ
ースに接続され、又Ｔr3のゲートはトランジスタＴr2の
コレクタに接続されている。Ｒ1，Ｒ2はそれぞれ抵抗
で、Ｒ1はＴr1のゲート・ソース間に接続され、Ｒ2はＴ
r3のゲート・ソース間に接続されている。このような構
成の本発明に係わるスイッチの動作を説明すると次の如
くなる。
【００１０】スイッチ素子Ｔr1がオフになるとき。 トランジスタＴr2のベースに“Ｈ”レベルの電圧Ｖsを
加え、このトランジスタＴr2をオンにする。Ｔr2がオン
になると、駆動用のＦＥＴ・Ｔr3のゲート電圧ｖG3は負
電源Ｖdd -に引かれる。その為、抵抗Ｒ2を介して得られ
るトランジスタＴr3のゲート・ソース間の電圧ｖGs3は
負方向に増大し、その電圧がＴr3のピンチ・オフ電圧Ｖ
P3以下になると、Ｔr3はオフとなる。Ｔr3がオフになる
と、抵抗Ｒ1を介して得られるスイッチ素子Ｔr1のゲー
ト・ソース間の電圧ｖGs1は負方向に増大し、ｖGs1の値
がＴr1のピンチ・オフ電圧ＶP1以下になると、Ｔr1はオ
フとなる。なお、この場合、 ｖGs1＝｛Ｒ1／（Ｒ1＋Ｒ2）｝（Ｖdd -−ＶIN）＜ＶP1
で、かつ ｖGs3＝｛Ｒ2／（Ｒ1＋Ｒ2）｝（Ｖdd -−ＶIN）＜ＶP3 となるように、抵抗Ｒ1とＲ2の値を選ぶ必要がある。こ
のように、ＦＥＴスイッチＴr1がオフになったときの本
発明に係わるアナログ・スイッチの回路状態を図２に示
す。
加え、このトランジスタＴr2をオンにする。Ｔr2がオン
になると、駆動用のＦＥＴ・Ｔr3のゲート電圧ｖG3は負
電源Ｖdd -に引かれる。その為、抵抗Ｒ2を介して得られ
るトランジスタＴr3のゲート・ソース間の電圧ｖGs3は
負方向に増大し、その電圧がＴr3のピンチ・オフ電圧Ｖ
P3以下になると、Ｔr3はオフとなる。Ｔr3がオフになる
と、抵抗Ｒ1を介して得られるスイッチ素子Ｔr1のゲー
ト・ソース間の電圧ｖGs1は負方向に増大し、ｖGs1の値
がＴr1のピンチ・オフ電圧ＶP1以下になると、Ｔr1はオ
フとなる。なお、この場合、 ｖGs1＝｛Ｒ1／（Ｒ1＋Ｒ2）｝（Ｖdd -−ＶIN）＜ＶP1
で、かつ ｖGs3＝｛Ｒ2／（Ｒ1＋Ｒ2）｝（Ｖdd -−ＶIN）＜ＶP3 となるように、抵抗Ｒ1とＲ2の値を選ぶ必要がある。こ
のように、ＦＥＴスイッチＴr1がオフになったときの本
発明に係わるアナログ・スイッチの回路状態を図２に示
す。
【００１１】スイッチ素子Ｔr1がオンになるとき。 トランジスタＴr2のベースに”Ｌ”レベルの電圧Ｖsを
加え、このトランジスタＴr2をオフにする。Ｔr2がオフ
になると図３に示す如く、Ｔr3のゲート電圧ｖ G3，及び
スイッチ素子Ｔr1のゲート電圧ｖG1は共にアナログ入力
電圧ＶINの電位に向かうようになる。この場合、Ｔr3の
ゲート・ソース間の容量Ｃgs2に蓄えられていた電荷は
抵抗Ｒ2を介してＲ2・Ｃgs2の時定数で放電し、ｖG3≧
ＶP3になるとＴr3がオンになる。Ｔr3がオンになると、
それまでスイッチ素子Ｔr1のゲート・ソース間の容量Ｃ
gS1に蓄えられ、抵抗Ｒ1を介してＲ1・ＣgS1の時定数で
放電していた電荷はＴr3のドレイン・ソース間を介して
ｒON3・ＣgS1（ｒON3はＴr 3のオン抵抗）の時定数で放
電する。この場合、Ｔr3のオン抵抗ｒON3の値は極めて
小さいので時定数ｒON3・ＣgS1は小さく、その結果Ｃ
gS1の電荷は急速に放電される。その放電により、Ｔr1
のゲート電圧ｖG1がｖG1≧ＶP1となるとＴr1がオンにな
る。このように、スイッチ素子Ｔr1がオンになっときの
本発明に係わる駆動回路を図４に示す。なお、Ｔr1とＴ
r3がオフの時に、ＶGS3のゲート・ソース間の電圧ｖGs3
がＴr1のゲート・ソース間の電圧ｖGs1より浅くバイア
スされるように抵抗Ｒ1，Ｒ2の値を選定することによ
り、より高速でＴr1をオンにすることができる。
加え、このトランジスタＴr2をオフにする。Ｔr2がオフ
になると図３に示す如く、Ｔr3のゲート電圧ｖ G3，及び
スイッチ素子Ｔr1のゲート電圧ｖG1は共にアナログ入力
電圧ＶINの電位に向かうようになる。この場合、Ｔr3の
ゲート・ソース間の容量Ｃgs2に蓄えられていた電荷は
抵抗Ｒ2を介してＲ2・Ｃgs2の時定数で放電し、ｖG3≧
ＶP3になるとＴr3がオンになる。Ｔr3がオンになると、
それまでスイッチ素子Ｔr1のゲート・ソース間の容量Ｃ
gS1に蓄えられ、抵抗Ｒ1を介してＲ1・ＣgS1の時定数で
放電していた電荷はＴr3のドレイン・ソース間を介して
ｒON3・ＣgS1（ｒON3はＴr 3のオン抵抗）の時定数で放
電する。この場合、Ｔr3のオン抵抗ｒON3の値は極めて
小さいので時定数ｒON3・ＣgS1は小さく、その結果Ｃ
gS1の電荷は急速に放電される。その放電により、Ｔr1
のゲート電圧ｖG1がｖG1≧ＶP1となるとＴr1がオンにな
る。このように、スイッチ素子Ｔr1がオンになっときの
本発明に係わる駆動回路を図４に示す。なお、Ｔr1とＴ
r3がオフの時に、ＶGS3のゲート・ソース間の電圧ｖGs3
がＴr1のゲート・ソース間の電圧ｖGs1より浅くバイア
スされるように抵抗Ｒ1，Ｒ2の値を選定することによ
り、より高速でＴr1をオンにすることができる。
【００１２】スイッチ素子Ｔr1のゲート・ソース間電圧
ｖGs1及び駆動用ＦＥＴ・Ｔr3のゲート・ソース間電圧
ｖGs3の時間による変化、及びＴr1のオン／オフ状態を
図５に示す。図５において、（イ）はｖGs3の変化を、
（ロ）はｖGs1の変化を示すものである。（イ），
（ロ）図において、ｔoFFはＴr3のゲート電圧ＶG3が負
電源Ｖdd -に引かれ、ｖGs3がピンチ・オフ電圧ＶP3に達
するまでに要する時間と、Ｔr3がオフになってからスイ
ッチ素子Ｔr1のゲート電圧ｖG1がＶdd -に引かれてｖGs1
がピンチ・オフ電圧ＶP1に達する迄に要する時間の和で
あるが、この時間は極めて短い。（ロ）図のｔON1は図
３の動作に対応するもので、Ｒ1・ＣgS1の時定数での放
電期間を示す。同じく、（ロ）図のｔON2は図４の動作
に対応するもので、ｒON3・ＣgS1の時定数での放電期間
を示す。図４で説明した如く、Ｔr3のオン抵抗ｒO N3の
値は極く小さいので、これによる放電時定数は小さく、
ｔON2は極めて短い。これにより、本発明に係わるスイ
ッチは極めて高速でスイッチング動作を行うものとな
る。因みに、（ロ）図との比較の為に、駆動用ＦＥＴ・
Ｔr3が無い（従来例として挙げた図１０）場合のスイッ
チ素子Ｔr1のゲート・ソース間電圧ｖGs 1の変化を図５
の（ハ）に示す。Ｔr3を設け、ｔON2を短くした本発明
においては図８の従来例よりはるかに高速のスイッチン
グ動作を行う事がこの図より理解できる。
ｖGs1及び駆動用ＦＥＴ・Ｔr3のゲート・ソース間電圧
ｖGs3の時間による変化、及びＴr1のオン／オフ状態を
図５に示す。図５において、（イ）はｖGs3の変化を、
（ロ）はｖGs1の変化を示すものである。（イ），
（ロ）図において、ｔoFFはＴr3のゲート電圧ＶG3が負
電源Ｖdd -に引かれ、ｖGs3がピンチ・オフ電圧ＶP3に達
するまでに要する時間と、Ｔr3がオフになってからスイ
ッチ素子Ｔr1のゲート電圧ｖG1がＶdd -に引かれてｖGs1
がピンチ・オフ電圧ＶP1に達する迄に要する時間の和で
あるが、この時間は極めて短い。（ロ）図のｔON1は図
３の動作に対応するもので、Ｒ1・ＣgS1の時定数での放
電期間を示す。同じく、（ロ）図のｔON2は図４の動作
に対応するもので、ｒON3・ＣgS1の時定数での放電期間
を示す。図４で説明した如く、Ｔr3のオン抵抗ｒO N3の
値は極く小さいので、これによる放電時定数は小さく、
ｔON2は極めて短い。これにより、本発明に係わるスイ
ッチは極めて高速でスイッチング動作を行うものとな
る。因みに、（ロ）図との比較の為に、駆動用ＦＥＴ・
Ｔr3が無い（従来例として挙げた図１０）場合のスイッ
チ素子Ｔr1のゲート・ソース間電圧ｖGs 1の変化を図５
の（ハ）に示す。Ｔr3を設け、ｔON2を短くした本発明
においては図８の従来例よりはるかに高速のスイッチン
グ動作を行う事がこの図より理解できる。
【００１３】このような高速スイッチング動作を行う本
発明に係わるアナログ・スイッチは使用場所は特に限定
するものでは無いが、実施の一例として本発明をオート
・ゼロ回路に適用した場合を図６に示す。図６におい
て、ＡＳ１，ＡＳ２が本発明に係わるアナログ・スイッ
チで、ＡＳ１はアナログの信号ラインＬに直列に接続さ
れ、このラインをオン／オフする為に用いられる。ＡＳ
２はラインＬとコモンＣＯＭ間に接続され、ＡＳ１によ
ってラインＬがオフになっているとき、このＡＳ２を介
してラインＬをコモンＣＯＭに落とし、ＡＳ１オンのと
き、ラインＬとコモンＣＯＭ間をオフにする作用を行
う。ＯＡは非反転増幅器で、ラインＬに接続され、この
増幅器よりオン／オフされたアナログ出力ＶOUTが取り
出される。このようなオン／オフ動作を行うオート・ゼ
ロ回路に本発明に係わるスイッチＡＳ１，ＡＳ２を用い
た場合、両スイッチが共にオン，或いは共にオフになっ
ている期間が短い程、演算の待時間の短縮等でメリット
は大きい。スイッチＡＳ１，ＡＳ２を構成する両スイッ
チ素子Ｔr1のゲート・ソース間電圧ｖGs1の変化を図７
に示す。図８に示した従来のスイッチでは点線のような
波形になるが、本発明では実線で示す如くなる。なお、
図６において、各トランジスタＴr2はそれぞれオープン
・コレクタのコンパレータCOMP1,COMP2の内部の出力ト
ランジスタを用いていている。この場合、各トランジス
タＴr2のベース電圧Ｖsとして、オープン・コレクタの
コンパレータに用いられるＶCOMP及びＶrefがＶ-，Ｖ+
となって用いられている。両スイッチＡＳ１，ＡＳ２の
各駆動用ＦＥＴ・Ｔr3のドレインに直列に接続した抵抗
Ｒdはこれが無いと図５に示すｔON1が共に短すぎ、出力
ＶOUTにパルス定の“ひげ”が生じるので、ダンピング
の為に用いたものである。
発明に係わるアナログ・スイッチは使用場所は特に限定
するものでは無いが、実施の一例として本発明をオート
・ゼロ回路に適用した場合を図６に示す。図６におい
て、ＡＳ１，ＡＳ２が本発明に係わるアナログ・スイッ
チで、ＡＳ１はアナログの信号ラインＬに直列に接続さ
れ、このラインをオン／オフする為に用いられる。ＡＳ
２はラインＬとコモンＣＯＭ間に接続され、ＡＳ１によ
ってラインＬがオフになっているとき、このＡＳ２を介
してラインＬをコモンＣＯＭに落とし、ＡＳ１オンのと
き、ラインＬとコモンＣＯＭ間をオフにする作用を行
う。ＯＡは非反転増幅器で、ラインＬに接続され、この
増幅器よりオン／オフされたアナログ出力ＶOUTが取り
出される。このようなオン／オフ動作を行うオート・ゼ
ロ回路に本発明に係わるスイッチＡＳ１，ＡＳ２を用い
た場合、両スイッチが共にオン，或いは共にオフになっ
ている期間が短い程、演算の待時間の短縮等でメリット
は大きい。スイッチＡＳ１，ＡＳ２を構成する両スイッ
チ素子Ｔr1のゲート・ソース間電圧ｖGs1の変化を図７
に示す。図８に示した従来のスイッチでは点線のような
波形になるが、本発明では実線で示す如くなる。なお、
図６において、各トランジスタＴr2はそれぞれオープン
・コレクタのコンパレータCOMP1,COMP2の内部の出力ト
ランジスタを用いていている。この場合、各トランジス
タＴr2のベース電圧Ｖsとして、オープン・コレクタの
コンパレータに用いられるＶCOMP及びＶrefがＶ-，Ｖ+
となって用いられている。両スイッチＡＳ１，ＡＳ２の
各駆動用ＦＥＴ・Ｔr3のドレインに直列に接続した抵抗
Ｒdはこれが無いと図５に示すｔON1が共に短すぎ、出力
ＶOUTにパルス定の“ひげ”が生じるので、ダンピング
の為に用いたものである。
【００１４】本発明に係わるスイッチをオートゼロ回路
に適用した場合の他の実施例を図８に示す。図８と図６
との相違は図６では増幅器ＯＡとして非反転増幅器を用
いたが、図８では増幅器ＯＡとして反転増幅器を用いた
点である。その為、アナログ・スイッチＡＳ２に電界効
果形トランジスタＴr1bを設け、このＴr1bを入力抵抗Ｒ
inとアナログ・スイッチＡＳ１のＴr1との間に追加接続
されている。Ｔr1bは、スイッチＡＳ１がオフのときに
入力抵抗ＲinのＴr1側端子がＶinの電圧となり、Ｔr1を
破壊することがないように、Ｔr1aと共にオン状態とな
ってコモンに短絡させる為のものである。この回路は、
スイッチＡＳ１がオンの時には等価的に図９のような回
路となる。ここで、Ｃgs1はＡＳ１のスイッチ素子Ｔr 1
の入力容量を示すものである。このＣgs1によって、増
幅器の周波数特性が影響を受けるが、それを抑える為に
も抵抗素子Ｒｄが必要となる。この抵抗素子Ｒｄは又図
６の例のように“ひげ”を取る為にも必要なものであ
る。
に適用した場合の他の実施例を図８に示す。図８と図６
との相違は図６では増幅器ＯＡとして非反転増幅器を用
いたが、図８では増幅器ＯＡとして反転増幅器を用いた
点である。その為、アナログ・スイッチＡＳ２に電界効
果形トランジスタＴr1bを設け、このＴr1bを入力抵抗Ｒ
inとアナログ・スイッチＡＳ１のＴr1との間に追加接続
されている。Ｔr1bは、スイッチＡＳ１がオフのときに
入力抵抗ＲinのＴr1側端子がＶinの電圧となり、Ｔr1を
破壊することがないように、Ｔr1aと共にオン状態とな
ってコモンに短絡させる為のものである。この回路は、
スイッチＡＳ１がオンの時には等価的に図９のような回
路となる。ここで、Ｃgs1はＡＳ１のスイッチ素子Ｔr 1
の入力容量を示すものである。このＣgs1によって、増
幅器の周波数特性が影響を受けるが、それを抑える為に
も抵抗素子Ｒｄが必要となる。この抵抗素子Ｒｄは又図
６の例のように“ひげ”を取る為にも必要なものであ
る。
【００１５】
【発明の効果】本発明によれば、従来のアナログ・スイ
ッチに駆動用ＦＥＴ・Ｔr3を設けるという簡単な構成の
追加で、極めて高速でスイッチング動作を行うアナログ
・スイッチを得ることができる。
ッチに駆動用ＦＥＴ・Ｔr3を設けるという簡単な構成の
追加で、極めて高速でスイッチング動作を行うアナログ
・スイッチを得ることができる。
【図１】本発明の一実施例に係わるスイッチの回路構成
図である。
図である。
【図２】図１の動作を説明する為の回路図である。
【図３】図１の動作を説明する為の回路図である。
【図４】図１の動作を説明する為の回路図である。
【図５】図１の動作を説明する為の波形図である。
【図６】図１のスイッチの適用例である。
【図７】図６の動作を説明する為の波形図である。
【図８】図１のスイッチの他の適用例である。
【図９】図８の等価回路図である。
【図１０】従来のスイッチの一例の回路構成図である。
【図１１】図１０の動作を説明する為の波形図である。
Ｔr1 スイッチ素子 Ｔr2，トランジスタ Ｔr3 ＦＥＴ Ｒ1，Ｒ2 抵抗
Claims (1)
- 【請求項１】ＦＥＴで構成されアナログの信号ラインに
接続されるスイッチ素子、このスイッチ素子のゲート・
ソース間に接続された抵抗、前記スイッチ素子のゲート
・ソースにそのソース・ドレインが接続されたＦＥＴ、
このＦＥＴのゲート・ソース間に接続された抵抗、及び
前記ＦＥＴのゲートと負電源との間に接続されたトラン
ジスタよりなるアナログ・スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15018193A JPH0722933A (ja) | 1993-06-22 | 1993-06-22 | アナログ・スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15018193A JPH0722933A (ja) | 1993-06-22 | 1993-06-22 | アナログ・スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722933A true JPH0722933A (ja) | 1995-01-24 |
Family
ID=15491282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15018193A Pending JPH0722933A (ja) | 1993-06-22 | 1993-06-22 | アナログ・スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009050844A1 (ja) * | 2007-10-19 | 2009-04-23 | Advantest Corporation | スイッチ装置および制御装置 |
-
1993
- 1993-06-22 JP JP15018193A patent/JPH0722933A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009050844A1 (ja) * | 2007-10-19 | 2009-04-23 | Advantest Corporation | スイッチ装置および制御装置 |
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