JPH07235666A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07235666A JPH07235666A JP4783994A JP4783994A JPH07235666A JP H07235666 A JPH07235666 A JP H07235666A JP 4783994 A JP4783994 A JP 4783994A JP 4783994 A JP4783994 A JP 4783994A JP H07235666 A JPH07235666 A JP H07235666A
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- film
- polyimide
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Abstract
(57)【要約】
【目的】 ゲート・ソース間の容量を低減して高周波特
性を向上し、かつＴ字型ゲート電極の力学的強度を向上
した化合物半導体装置であり、この半導体装置をリセス
とゲート電極をセルフアラインでかつ、ゲート長を制御
よく形成する。 【構成】 ＧａＡｓ基板上にＳｉＯ2（５）からなる開
口部を形成した後、ＳｉＯ2（５）をマスクとしてリセ
スを形成する。ポリイミドを塗布した後、全面をエッチ
バックして、ＳｉＯ2及びＳｉＯ2下のポリイミド（７）
のみを残す。このＳｉＯ2及びポリイミドからなる開口
部にＷＳｉ膜（８）ＴｉＮ・Ｐｔ・Ａｕ膜（９）のゲー
ト電極を形成し、ＳｉＯ2（５）を全て除去し、ソース
電極（１１）ドレイン電極（１２）を形成して半導体装
置を製造する。
性を向上し、かつＴ字型ゲート電極の力学的強度を向上
した化合物半導体装置であり、この半導体装置をリセス
とゲート電極をセルフアラインでかつ、ゲート長を制御
よく形成する。 【構成】 ＧａＡｓ基板上にＳｉＯ2（５）からなる開
口部を形成した後、ＳｉＯ2（５）をマスクとしてリセ
スを形成する。ポリイミドを塗布した後、全面をエッチ
バックして、ＳｉＯ2及びＳｉＯ2下のポリイミド（７）
のみを残す。このＳｉＯ2及びポリイミドからなる開口
部にＷＳｉ膜（８）ＴｉＮ・Ｐｔ・Ａｕ膜（９）のゲー
ト電極を形成し、ＳｉＯ2（５）を全て除去し、ソース
電極（１１）ドレイン電極（１２）を形成して半導体装
置を製造する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にショットキ障壁ゲート型電介効果ト
ランジスタ（ＦＥＴ）及びその製造方法に関する。
造方法に関し、特にショットキ障壁ゲート型電介効果ト
ランジスタ（ＦＥＴ）及びその製造方法に関する。
【０００２】
【従来の技術】マイクロ波及びミリ波帯での増幅素子と
してよく用いられている化合物半導体装置は、高出力特
性を向上させるために高ゲート耐圧が実現できるリセス
構造を用いており、その高周波特性を向上させるために
ゲート長を短縮し且つゲート電極の面積を大きくしたＴ
字型のゲート電極が用いられている。さらに、半導体結
晶材料に関しては、半絶縁性砒化ガリウム（ＧａＡｓ）
基板上に砒化アルミニウムガリウム（ＡｌＧａＡｓ）／
ＧａＡｓまたは、ＡｌＧａＡｓ／砒化インジウムガリウ
ム（ＩｎＡｌＧａＡｓ）／ＧａＡｓ、などを成長したヘ
テロ接合が用いられている。この結晶材料では、ヘテロ
接合選択ドーピングと電子の２次元状態化により、高移
動度が実現される。
してよく用いられている化合物半導体装置は、高出力特
性を向上させるために高ゲート耐圧が実現できるリセス
構造を用いており、その高周波特性を向上させるために
ゲート長を短縮し且つゲート電極の面積を大きくしたＴ
字型のゲート電極が用いられている。さらに、半導体結
晶材料に関しては、半絶縁性砒化ガリウム（ＧａＡｓ）
基板上に砒化アルミニウムガリウム（ＡｌＧａＡｓ）／
ＧａＡｓまたは、ＡｌＧａＡｓ／砒化インジウムガリウ
ム（ＩｎＡｌＧａＡｓ）／ＧａＡｓ、などを成長したヘ
テロ接合が用いられている。この結晶材料では、ヘテロ
接合選択ドーピングと電子の２次元状態化により、高移
動度が実現される。
【０００３】従来から用いられている、上記リセス構造
及びヘテロ接合の結晶材料を電界効果トランジスタの断
面図を図２及び図３に示す。ここで、図２はＴ字型ゲー
ト電極頭部の“ひさし”の張り出し部分下の酸化膜を残
した構造の半導体装置の断面図で、（１）はＧａＡｓ基
板、（２）はノンドープＧａＡｓ層、（３）はｎ型Ａｌ
ＧａＡｓ層、（４）はｎ型ＧａＡｓ層、（６）はリセ
ス、（８）はＷＳｉ膜、（９）はＴｉＮ・Ｐｔ・Ａｕ
膜、（１０）はソース電極、（１１）はドレイン電極及
び（１２）はＳｉＯ2膜である。図３ではその酸化膜
（ＳｉＯ2）を除去した構造の半導体装置の断面図であ
る。酸化膜を除去した構造では、ゲート・ドレイン間及
びゲート・ソース間の容量が低減できるため、ＦＥＴの
最大有効電力利得が増大し、高周波特性を向上する利点
がある。
及びヘテロ接合の結晶材料を電界効果トランジスタの断
面図を図２及び図３に示す。ここで、図２はＴ字型ゲー
ト電極頭部の“ひさし”の張り出し部分下の酸化膜を残
した構造の半導体装置の断面図で、（１）はＧａＡｓ基
板、（２）はノンドープＧａＡｓ層、（３）はｎ型Ａｌ
ＧａＡｓ層、（４）はｎ型ＧａＡｓ層、（６）はリセ
ス、（８）はＷＳｉ膜、（９）はＴｉＮ・Ｐｔ・Ａｕ
膜、（１０）はソース電極、（１１）はドレイン電極及
び（１２）はＳｉＯ2膜である。図３ではその酸化膜
（ＳｉＯ2）を除去した構造の半導体装置の断面図であ
る。酸化膜を除去した構造では、ゲート・ドレイン間及
びゲート・ソース間の容量が低減できるため、ＦＥＴの
最大有効電力利得が増大し、高周波特性を向上する利点
がある。
【０００４】上記リセス構造を用いたＴ字型ゲート電極
化合物半導体装置の製造法の従来例について説明する。
まず、第１の従来例を図６及び図７を用いて説明する。
不純物をドーピングした層を有するＧａＡｓ基板（１）
に、フォトレジストなどをマスクとして、エッチングを
行い、リセス（６）を形成する（図６（Ａ））。その上
にＬＰＣＶＤ法により、３０００Åの酸化シリコン膜
（１２）を成膜し、ＣＨＦ3、ＣＦ4、ＳＦ6ガスなどを
用いて酸化シリコン膜（１２）をドライエッチングし、
ゲート開口を形成する（図６（Ｂ））。
化合物半導体装置の製造法の従来例について説明する。
まず、第１の従来例を図６及び図７を用いて説明する。
不純物をドーピングした層を有するＧａＡｓ基板（１）
に、フォトレジストなどをマスクとして、エッチングを
行い、リセス（６）を形成する（図６（Ａ））。その上
にＬＰＣＶＤ法により、３０００Åの酸化シリコン膜
（１２）を成膜し、ＣＨＦ3、ＣＦ4、ＳＦ6ガスなどを
用いて酸化シリコン膜（１２）をドライエッチングし、
ゲート開口を形成する（図６（Ｂ））。
【０００５】次に、ゲート電極の一部となるタングステ
ンシリサイド（ＷＳｉ）膜１０００〜２０００Å、窒化
チタン（ＴｉＮ）５００〜２０００Å、白金（Ｐｔ）１
００〜５００Å及び金（Ａｕ）３０００〜５０００Å
を、蒸着法またはスパッタ法にて順次積層成膜した後、
ドライエッチングやイオンミリングなどを用いて、Ｔ字
型ゲート電極（ＷＳｉ2膜（８）、ＴｉＮ・Ｐｔ・Ａｕ
膜（９））を得る（図６（Ｃ））。その後、ソース電極
及びドレイン電極に位置するところの酸化シリコン膜を
除去し、蒸着法またはスパッタ法にてソース電極（１
０）およびドレイン電極（１１）を形成する（図７
（Ｄ））。これにより、図２で示した半導体装置を得
る。さらに、酸化シリコン膜を弗酸にて除去して、図３
で示したＴ字型ゲート電極頭部のひさし下の酸化膜を除
去した構造を得る（図７（Ｅ））。
ンシリサイド（ＷＳｉ）膜１０００〜２０００Å、窒化
チタン（ＴｉＮ）５００〜２０００Å、白金（Ｐｔ）１
００〜５００Å及び金（Ａｕ）３０００〜５０００Å
を、蒸着法またはスパッタ法にて順次積層成膜した後、
ドライエッチングやイオンミリングなどを用いて、Ｔ字
型ゲート電極（ＷＳｉ2膜（８）、ＴｉＮ・Ｐｔ・Ａｕ
膜（９））を得る（図６（Ｃ））。その後、ソース電極
及びドレイン電極に位置するところの酸化シリコン膜を
除去し、蒸着法またはスパッタ法にてソース電極（１
０）およびドレイン電極（１１）を形成する（図７
（Ｄ））。これにより、図２で示した半導体装置を得
る。さらに、酸化シリコン膜を弗酸にて除去して、図３
で示したＴ字型ゲート電極頭部のひさし下の酸化膜を除
去した構造を得る（図７（Ｅ））。
【０００６】第２の従来例を図８及び図９を用いて説明
する。不純物をドーピングした層を有するＧａＡｓ基板
（１）上にＬＰＣＶＤ法により、３０００Åの酸化シリ
コン膜（５）を成膜し、ＣＨＦ3、ＣＦ4、またはＳＦ6
ガスなどを用いてフォトレジストなどをマスクにして、
酸化シリコン膜（５）を選択的にドライエッチングする
（図８（Ａ））。前記酸化シリコン膜（５）をマスクと
して、ｎ型ＧａＡｓ層（４）をエッチングして、リセス
（６）を形成する（図８（Ｂ））。次に、ゲート電極と
なるＷＳｉ膜（８）を蒸着法またはスパッタ法にて成膜
する（図８（Ｃ））。その上にＴｉＮ・Ｐｔ・Ａｕ膜
（９）を、蒸着法またはスパッタ法にて順次積層成膜し
た後、ドライエッチングやイオンミリングなどを用い
て、Ｔ字型ゲート電極を得る（図９（Ｄ））。その後、
酸化シリコン膜（５）を弗酸にて除去し（図９
（Ｅ））、ソース電極（１０）およびドレイン電極（１
１）を形成する（図９（Ｆ））。上記のような方法によ
り、リセス構造を用いたＴ字型ゲート電極化合物半導体
装置を製造していた。
する。不純物をドーピングした層を有するＧａＡｓ基板
（１）上にＬＰＣＶＤ法により、３０００Åの酸化シリ
コン膜（５）を成膜し、ＣＨＦ3、ＣＦ4、またはＳＦ6
ガスなどを用いてフォトレジストなどをマスクにして、
酸化シリコン膜（５）を選択的にドライエッチングする
（図８（Ａ））。前記酸化シリコン膜（５）をマスクと
して、ｎ型ＧａＡｓ層（４）をエッチングして、リセス
（６）を形成する（図８（Ｂ））。次に、ゲート電極と
なるＷＳｉ膜（８）を蒸着法またはスパッタ法にて成膜
する（図８（Ｃ））。その上にＴｉＮ・Ｐｔ・Ａｕ膜
（９）を、蒸着法またはスパッタ法にて順次積層成膜し
た後、ドライエッチングやイオンミリングなどを用い
て、Ｔ字型ゲート電極を得る（図９（Ｄ））。その後、
酸化シリコン膜（５）を弗酸にて除去し（図９
（Ｅ））、ソース電極（１０）およびドレイン電極（１
１）を形成する（図９（Ｆ））。上記のような方法によ
り、リセス構造を用いたＴ字型ゲート電極化合物半導体
装置を製造していた。
【０００７】
【発明が解決しようとする課題】上述した従来の化合物
半導体装置のうち、Ｔ字型ゲート電極下の酸化膜を除去
しない構造（図２）では、上述したようにゲート・ドレ
イン間及びゲート・ソース間に酸化膜が存在するため、
ゲート・ドレイン間の容量が増大し、ＦＥＴの最大有効
電力利得が低下し、高周波特性が低くなる問題点があ
る。一方、従来の化合物半導体装置のうち、Ｔ字型ゲー
ト電極下の酸化シリコン膜を除去した構造（図３）で
は、Ｔ字型ゲート電極下の酸化シリコン膜を弗酸にて除
去する際に、図７（Ｅ）に示すようにＷＳｉ膜（８）の
コーナー部が欠落（１４）する問題点があり、さらに、
ゲート電極部と基板とに接触する金属屑（１５）が付着
する問題点がある。ゲート電極に欠落が生じた場合、Ｆ
ＥＴ特性及び信頼性が劣化したり、欠落が大きい場合に
はＴ字型ゲート電極を支える力学的強度がなくなり、デ
バイスとして動作しなくなる。また、金属屑が付着した
場合、リーク電流が生じて耐圧劣化などのＦＥＴ特性が
悪化する。
半導体装置のうち、Ｔ字型ゲート電極下の酸化膜を除去
しない構造（図２）では、上述したようにゲート・ドレ
イン間及びゲート・ソース間に酸化膜が存在するため、
ゲート・ドレイン間の容量が増大し、ＦＥＴの最大有効
電力利得が低下し、高周波特性が低くなる問題点があ
る。一方、従来の化合物半導体装置のうち、Ｔ字型ゲー
ト電極下の酸化シリコン膜を除去した構造（図３）で
は、Ｔ字型ゲート電極下の酸化シリコン膜を弗酸にて除
去する際に、図７（Ｅ）に示すようにＷＳｉ膜（８）の
コーナー部が欠落（１４）する問題点があり、さらに、
ゲート電極部と基板とに接触する金属屑（１５）が付着
する問題点がある。ゲート電極に欠落が生じた場合、Ｆ
ＥＴ特性及び信頼性が劣化したり、欠落が大きい場合に
はＴ字型ゲート電極を支える力学的強度がなくなり、デ
バイスとして動作しなくなる。また、金属屑が付着した
場合、リーク電流が生じて耐圧劣化などのＦＥＴ特性が
悪化する。
【０００８】また、上述した化合物半導体装置の製造方
法の従来例１（図６及び図７）では、リセス形成用マス
クとゲート開口用マスクが異なるため、両マスク間の目
ずれが生じる場合がある。この場合、ゲート電極のリセ
ス内での位置がずれ、設計したＦＥＴ特性が得られない
ため、歩留が低下する問題がある。例えば、本来リセス
の中央にゲート電極を位置する構造であったが、ドレイ
ン電極側にゲート電極がずれた場合、ゲート・ドレイン
間の容量Ｃgdが高くなり、かつゲート・ソース間の抵抗
Ｒsgが高くなるために、ＦＥＴの最大有効電力利得が低
下し、高周波特性が悪化する。
法の従来例１（図６及び図７）では、リセス形成用マス
クとゲート開口用マスクが異なるため、両マスク間の目
ずれが生じる場合がある。この場合、ゲート電極のリセ
ス内での位置がずれ、設計したＦＥＴ特性が得られない
ため、歩留が低下する問題がある。例えば、本来リセス
の中央にゲート電極を位置する構造であったが、ドレイ
ン電極側にゲート電極がずれた場合、ゲート・ドレイン
間の容量Ｃgdが高くなり、かつゲート・ソース間の抵抗
Ｒsgが高くなるために、ＦＥＴの最大有効電力利得が低
下し、高周波特性が悪化する。
【０００９】次に、上述した化合物半導体装置の製造方
法の従来例２（図８及び図９）ではＳｉＯ2マスクの寸
法よりリセス幅の方が広く、ＳｉＯ2マスク下に空隙が
あるため、ＷＳｉ膜を成膜する際、底辺部と垂直部のコ
ーナーが成膜されずにマイクロクラックや“す”が生じ
てしまう。この場合、Ｔ字型ゲート電極を支える力学的
強度がなくなり、ゲート電極が倒れてしまう問題点があ
った。この問題点を解決するために、従来から様々な方
法が考案されている。まず、第１の方法として、図１０
及び図１１に示すように、第１のＳｉＯ2膜（５）をマ
スクとしてリセス（６）を形成（図１０（Ａ））後、第
２のＳｉＯ2膜（１７）を成膜し（図１０（Ｂ））、全
面をＲＩＥなどを用いてエッチバックして（図１０
（Ｃ））、サイドウォールを形成する方法が知られてい
る（例えば、特開平２−１３９９４１号「半導体装置の
製造方法」や特開昭６３−１７４３７４号「電解効果型
半導体装置の製造方法」など）。ゲート長とリセス幅の
差が０．１μｍ未満の場合には、この方法は有効である
が、ゲート長よりもリセス幅が０．１μｍ以上長い場合
には、第２のＳｉＯ2膜（１７）を成膜する際、底辺部
と垂直部のコーナーが成膜されず、“す”（１８）が生
じてしまう（図１０（Ｃ））。この場合、ゲート電極形
状が悪化し、ゲート長が設計通りに形成されない問題点
がある。
法の従来例２（図８及び図９）ではＳｉＯ2マスクの寸
法よりリセス幅の方が広く、ＳｉＯ2マスク下に空隙が
あるため、ＷＳｉ膜を成膜する際、底辺部と垂直部のコ
ーナーが成膜されずにマイクロクラックや“す”が生じ
てしまう。この場合、Ｔ字型ゲート電極を支える力学的
強度がなくなり、ゲート電極が倒れてしまう問題点があ
った。この問題点を解決するために、従来から様々な方
法が考案されている。まず、第１の方法として、図１０
及び図１１に示すように、第１のＳｉＯ2膜（５）をマ
スクとしてリセス（６）を形成（図１０（Ａ））後、第
２のＳｉＯ2膜（１７）を成膜し（図１０（Ｂ））、全
面をＲＩＥなどを用いてエッチバックして（図１０
（Ｃ））、サイドウォールを形成する方法が知られてい
る（例えば、特開平２−１３９９４１号「半導体装置の
製造方法」や特開昭６３−１７４３７４号「電解効果型
半導体装置の製造方法」など）。ゲート長とリセス幅の
差が０．１μｍ未満の場合には、この方法は有効である
が、ゲート長よりもリセス幅が０．１μｍ以上長い場合
には、第２のＳｉＯ2膜（１７）を成膜する際、底辺部
と垂直部のコーナーが成膜されず、“す”（１８）が生
じてしまう（図１０（Ｃ））。この場合、ゲート電極形
状が悪化し、ゲート長が設計通りに形成されない問題点
がある。
【００１０】次に、第２の方法として、図１２及び図１
３に示すように、ＳｉＯ2膜（５）をマスクとしてリセ
ス（６）を形成（図１２（Ａ））後、フォトレジスト
（１９）を塗布し（図１２（Ｂ））、光露光してＳｉＯ
2マスク（５）下のみフォトレジスト（１９）を残し
（図１２（Ｃ））、ゲート電極を形成する方法が知られ
ている（例えば、特開平２−９８１４６号「半導体装置
の製造方法」など）。アルミニウム（Ａｌ）などの蒸着
温度が低い金属をゲート電極に用いた場合にはこの方法
は有効である。しかし、信頼性が向上し、高温製造工程
にも耐え得る利点があることから、最近よく実用化され
ているＷＳｉ、タングステンシリサイドナイトライド
（ＷＳｉＮ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）などの高融点金属をゲート電極として用いた場合、
蒸着温度が高いためにフォトレジストが燃焼・分解する
ので、ゲート電極形状が悪化し、ゲート長が設計通りに
形成されない問題や、分解したフォトレジストからでる
カーボンにより汚染されてＦＥＴ特性が劣化する問題が
生じる。
３に示すように、ＳｉＯ2膜（５）をマスクとしてリセ
ス（６）を形成（図１２（Ａ））後、フォトレジスト
（１９）を塗布し（図１２（Ｂ））、光露光してＳｉＯ
2マスク（５）下のみフォトレジスト（１９）を残し
（図１２（Ｃ））、ゲート電極を形成する方法が知られ
ている（例えば、特開平２−９８１４６号「半導体装置
の製造方法」など）。アルミニウム（Ａｌ）などの蒸着
温度が低い金属をゲート電極に用いた場合にはこの方法
は有効である。しかし、信頼性が向上し、高温製造工程
にも耐え得る利点があることから、最近よく実用化され
ているＷＳｉ、タングステンシリサイドナイトライド
（ＷＳｉＮ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）などの高融点金属をゲート電極として用いた場合、
蒸着温度が高いためにフォトレジストが燃焼・分解する
ので、ゲート電極形状が悪化し、ゲート長が設計通りに
形成されない問題や、分解したフォトレジストからでる
カーボンにより汚染されてＦＥＴ特性が劣化する問題が
生じる。
【００１１】
【課題を解決するための手段】本発明は、半導体基板上
に、ソース、ドレイン、及びゲートの各電極を設けた化
合物半導体装置において、リセス構造を有し、前記ゲー
ト電極部以外の前記リセス内にポリイミドまたは酸化膜
を有し、前記ポリイミドまたは前記酸化膜は前記ゲート
電極の頭部に接触しないことを特徴とする半導体装置で
ある。また、半導体基板上に、ソース、ドレイン、及び
ゲートの各電極を設けた化合物半導体装置の製造方法に
おいて、半導体基板上に絶縁膜を形成した後、前記絶縁
膜に開口を形成する工程と、前記絶縁膜開口部をマスク
として前記半導体基板をエッチングして、リセスを形成
する工程と、ポリイミドまたはＳＯＧ（Ｓｐｉｎ ｏｎ
Ｇｌａｓｓ）を塗布した後、全面を前記絶縁膜と選択
性を持たせて異方的にエッチバックして、前記絶縁膜及
び前記ポリイミドまたは前記絶縁膜及び前記ＳＯＧから
なる開口部を形成する工程と、前記ポリイミドまたは前
記ＳＯＧの開口部に表出するリセス内にゲート電極を形
成する工程と、前記絶縁膜を除去する工程とを、少なく
とも有することを特徴とする化合物半導体装置の製造方
法であり、ポリイミドまたはＳＯＧの開口部に表出する
リセス内に形成するゲート電極がショットキ接合するも
のであり、さらにまた、ポリイミドを塗布したとき、開
口部をマスクとする絶縁膜が酸化シリコン膜または窒化
シリコン膜であり、ＳＯＧを塗布したとき、開口部をマ
スクとする絶縁膜が窒化シリコン膜であることを特徴と
する化合物半導体装置の製造方法である。
に、ソース、ドレイン、及びゲートの各電極を設けた化
合物半導体装置において、リセス構造を有し、前記ゲー
ト電極部以外の前記リセス内にポリイミドまたは酸化膜
を有し、前記ポリイミドまたは前記酸化膜は前記ゲート
電極の頭部に接触しないことを特徴とする半導体装置で
ある。また、半導体基板上に、ソース、ドレイン、及び
ゲートの各電極を設けた化合物半導体装置の製造方法に
おいて、半導体基板上に絶縁膜を形成した後、前記絶縁
膜に開口を形成する工程と、前記絶縁膜開口部をマスク
として前記半導体基板をエッチングして、リセスを形成
する工程と、ポリイミドまたはＳＯＧ（Ｓｐｉｎ ｏｎ
Ｇｌａｓｓ）を塗布した後、全面を前記絶縁膜と選択
性を持たせて異方的にエッチバックして、前記絶縁膜及
び前記ポリイミドまたは前記絶縁膜及び前記ＳＯＧから
なる開口部を形成する工程と、前記ポリイミドまたは前
記ＳＯＧの開口部に表出するリセス内にゲート電極を形
成する工程と、前記絶縁膜を除去する工程とを、少なく
とも有することを特徴とする化合物半導体装置の製造方
法であり、ポリイミドまたはＳＯＧの開口部に表出する
リセス内に形成するゲート電極がショットキ接合するも
のであり、さらにまた、ポリイミドを塗布したとき、開
口部をマスクとする絶縁膜が酸化シリコン膜または窒化
シリコン膜であり、ＳＯＧを塗布したとき、開口部をマ
スクとする絶縁膜が窒化シリコン膜であることを特徴と
する化合物半導体装置の製造方法である。
【００１２】
【作用】本発明の半導体装置においては、リセス構造を
有し、ゲート電極部以外のリセス内にポリイミドまたは
酸化膜を有し、前記ポリイミドまたは酸化膜はゲート電
極の頭部に接触しない構造になっているもので、ＦＥＴ
の最大有効電力利得が向上し、高周波特性が向上する。
またＴ字型ゲート電極の力学的強度が向上し、倒れるこ
とがなく、さらに、ゲート電極部と基板とが接触する金
属屑の付着の問題もなく、これにより、ＦＥＴ特性が安
定し、信頼性が向上するものである。また、本発明の半
導体装置の製造方法においては、半導体基板上に絶縁膜
を形成した後、前記絶縁膜に開口を形成する工程と、前
記絶縁膜開口部をマスクとして前記絶縁膜下の前記半導
体基板をエッチングして、リセスを形成する工程と、ポ
リイミドまたはＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）
を塗布した後、全面を前記絶縁膜と選択性を持たせて異
方的にエッチバックして、前記絶縁膜及び前記ポリイミ
ドまたは前記絶縁膜及び前記ＳＯＧからなる開口部を形
成する工程と、前記開口部に表出する前記リセス内にシ
ョットキ接合するゲート電極を形成する工程と、前記絶
縁膜を除去する工程とを含んで構成されているもので、
リセスとゲート電極がセルフアラインで形成でき、歩留
が向上でき、ポリイミドやＳＯＧはリセス形成用マスク
下に入り込み、ゲート開口部の側壁に空隙が生じないた
め、ゲート電極にマイクロクラックや“す”が生じず、
ゲート長を設計通りに安定して形成でき、また、ゲート
電極の欠落が生じず、さらに、ゲート電極部とる基板間
に金属屑が付着しないため、製造時の歩留が向上し、信
頼性が向上するという作用をするものである。
有し、ゲート電極部以外のリセス内にポリイミドまたは
酸化膜を有し、前記ポリイミドまたは酸化膜はゲート電
極の頭部に接触しない構造になっているもので、ＦＥＴ
の最大有効電力利得が向上し、高周波特性が向上する。
またＴ字型ゲート電極の力学的強度が向上し、倒れるこ
とがなく、さらに、ゲート電極部と基板とが接触する金
属屑の付着の問題もなく、これにより、ＦＥＴ特性が安
定し、信頼性が向上するものである。また、本発明の半
導体装置の製造方法においては、半導体基板上に絶縁膜
を形成した後、前記絶縁膜に開口を形成する工程と、前
記絶縁膜開口部をマスクとして前記絶縁膜下の前記半導
体基板をエッチングして、リセスを形成する工程と、ポ
リイミドまたはＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）
を塗布した後、全面を前記絶縁膜と選択性を持たせて異
方的にエッチバックして、前記絶縁膜及び前記ポリイミ
ドまたは前記絶縁膜及び前記ＳＯＧからなる開口部を形
成する工程と、前記開口部に表出する前記リセス内にシ
ョットキ接合するゲート電極を形成する工程と、前記絶
縁膜を除去する工程とを含んで構成されているもので、
リセスとゲート電極がセルフアラインで形成でき、歩留
が向上でき、ポリイミドやＳＯＧはリセス形成用マスク
下に入り込み、ゲート開口部の側壁に空隙が生じないた
め、ゲート電極にマイクロクラックや“す”が生じず、
ゲート長を設計通りに安定して形成でき、また、ゲート
電極の欠落が生じず、さらに、ゲート電極部とる基板間
に金属屑が付着しないため、製造時の歩留が向上し、信
頼性が向上するという作用をするものである。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【実施例１】図１は本発明の一実施例の半導体装置の縦
断面である。半絶縁性ＧａＡｓ基板（１）上に厚さ５０
００ÅのノンドープのＧａＡｓ層（２）、Ｓｉを２×１
０18ｃｍ-3程度ドープした厚さ６００Å程度のｎ型Ａｌ
ＧａＡｓ層（３）、これと同程度以上にＳｉをドープし
た厚さ１０００Å程度のｎ型ＧａＡｓ層（４）が形成さ
れた半導体結晶材料にて、ｎ型ＧａＡｓ層（４）上にソ
ース電極（１０）とドレイン電極（１１）が形成されて
いる。このソース電極（１０）とドレイン電極（１１）
間には、ｎ型ＧａＡｓ層（４）の所定の領域に幅１．０
μｍ程度のリセスが形成されており、そのリセス中央に
ＷＳｉ膜（８）、ＴｉＮ・Ｐｔ・Ａｕ膜（９）からなる
ゲート長０．４μｍのＴ字型ゲート電極が形成されてい
る。
断面である。半絶縁性ＧａＡｓ基板（１）上に厚さ５０
００ÅのノンドープのＧａＡｓ層（２）、Ｓｉを２×１
０18ｃｍ-3程度ドープした厚さ６００Å程度のｎ型Ａｌ
ＧａＡｓ層（３）、これと同程度以上にＳｉをドープし
た厚さ１０００Å程度のｎ型ＧａＡｓ層（４）が形成さ
れた半導体結晶材料にて、ｎ型ＧａＡｓ層（４）上にソ
ース電極（１０）とドレイン電極（１１）が形成されて
いる。このソース電極（１０）とドレイン電極（１１）
間には、ｎ型ＧａＡｓ層（４）の所定の領域に幅１．０
μｍ程度のリセスが形成されており、そのリセス中央に
ＷＳｉ膜（８）、ＴｉＮ・Ｐｔ・Ａｕ膜（９）からなる
ゲート長０．４μｍのＴ字型ゲート電極が形成されてい
る。
【００１４】上記リセス内のなかで、ゲート電極が存在
しない場所にはポリイミド膜（７）が埋め込まれてい
る。このポリイミドはｎ型ＧａＡｓ層（４）と同等の厚
さ（１０００Å）であり、Ｔ字型ゲート電極の頭部はｎ
型ＡｌＧａＡｓ層表面から４０００Åの高さにあるた
め、ポリイミドとＴ字型ゲート電極の頭部は接触せず、
空間が存在する構造になっている。なお、上記にはヘテ
ロ接合した半導体結晶材料を用い電界効果トランジスタ
にて説明したが、半絶縁性ＧａＡｓ基板上に活性化した
ｎ型ＧａＡｓ層を形成した半導体材料を用いたショット
キ接合型電界効果トランジスタでも構わない。
しない場所にはポリイミド膜（７）が埋め込まれてい
る。このポリイミドはｎ型ＧａＡｓ層（４）と同等の厚
さ（１０００Å）であり、Ｔ字型ゲート電極の頭部はｎ
型ＡｌＧａＡｓ層表面から４０００Åの高さにあるた
め、ポリイミドとＴ字型ゲート電極の頭部は接触せず、
空間が存在する構造になっている。なお、上記にはヘテ
ロ接合した半導体結晶材料を用い電界効果トランジスタ
にて説明したが、半絶縁性ＧａＡｓ基板上に活性化した
ｎ型ＧａＡｓ層を形成した半導体材料を用いたショット
キ接合型電界効果トランジスタでも構わない。
【００１５】次に、上記半導体装置の製造方法について
説明する。図４及び図５は本発明の一実施例の半導体装
置の製造方法である。まず、上記に示したようなチャネ
ル層が形成されたＧａＡｓ基板上にＬＰＣＶＤ法によ
り、３０００Åの酸化シリコン膜（ＳｉＯ2膜）（５）
を成膜する。その後、リソグラフィー技術を用いてフォ
トレジストマスクを形成し、ＣＨＦ3＋ＣＦ4ガスやＳＦ
6ガスを用いてＳｉＯ2（５）をドライエッチングし、フ
ォトレジストマスクを除去して、開口部を形成する。こ
のときの開口寸法は、設計したゲート長であり、例えば
０．４μｍである（図４（Ａ））。
説明する。図４及び図５は本発明の一実施例の半導体装
置の製造方法である。まず、上記に示したようなチャネ
ル層が形成されたＧａＡｓ基板上にＬＰＣＶＤ法によ
り、３０００Åの酸化シリコン膜（ＳｉＯ2膜）（５）
を成膜する。その後、リソグラフィー技術を用いてフォ
トレジストマスクを形成し、ＣＨＦ3＋ＣＦ4ガスやＳＦ
6ガスを用いてＳｉＯ2（５）をドライエッチングし、フ
ォトレジストマスクを除去して、開口部を形成する。こ
のときの開口寸法は、設計したゲート長であり、例えば
０．４μｍである（図４（Ａ））。
【００１６】次に、ＳｉＯ2膜（５）をマスクとして、
ｎ型ＡｌＧａＡｓ層（３）に対して選択的にｎ型ＧａＡ
ｓ層（４）を等方的にエッチングをし、オーバーエッチ
ングにより幅１．０μｍのリセス（６）を形成する。こ
こで、ウェットエッチングの場合にはクエン酸＋過酸化
水素水＋水を用い、ドライエッチングの場合にはＥＣＲ
やＲＩＥ装置などにて、ＢＣｌ3＋ＳＦ6、Ｃｌ2＋Ｓ
Ｆ6、ＳｉＣｌ4＋ＳＦ6ガスを用いることにより、Ｇａ
ＡｓとＡｌＧａＡｓのエッチングレートの比が１００以
上の高選択性等方エッチングが可能である（図４
（Ｂ））。
ｎ型ＡｌＧａＡｓ層（３）に対して選択的にｎ型ＧａＡ
ｓ層（４）を等方的にエッチングをし、オーバーエッチ
ングにより幅１．０μｍのリセス（６）を形成する。こ
こで、ウェットエッチングの場合にはクエン酸＋過酸化
水素水＋水を用い、ドライエッチングの場合にはＥＣＲ
やＲＩＥ装置などにて、ＢＣｌ3＋ＳＦ6、Ｃｌ2＋Ｓ
Ｆ6、ＳｉＣｌ4＋ＳＦ6ガスを用いることにより、Ｇａ
ＡｓとＡｌＧａＡｓのエッチングレートの比が１００以
上の高選択性等方エッチングが可能である（図４
（Ｂ））。
【００１７】全面にポリイミド樹脂のプレポリマー溶液
を回転塗布した後、３００〜４００℃にてベークして、
リセス（６）内及びＳｉＯ2開口内をポリイミド（７）
で埋め込む（図４（Ｃ））。ここで、ポリイミド樹脂の
プレポリマー液の粘度を最適化することにより、ＳｉＯ
2膜（５）下のリセス（６）を埋め込むことが可能であ
る。次に、ＥＣＲ装置などで、Ｏ2ガスまたはＯ2＋ＣＦ
4ガス（ＣＦ4の含有率は１０％以下）を用いて５×１０
-4〜１×１０-2Torrの圧力で全面をドライエッチングす
る。上記ガス系を用いた場合、ポリイミドはＳｉＯ2に
対して高選択的にエッチングされ、さらに低圧力条件で
エッチングしているため、ＳｉＯ2膜及び、ＳｉＯ2膜下
のポリイミドは異方的に残る（図４（Ｄ））。
を回転塗布した後、３００〜４００℃にてベークして、
リセス（６）内及びＳｉＯ2開口内をポリイミド（７）
で埋め込む（図４（Ｃ））。ここで、ポリイミド樹脂の
プレポリマー液の粘度を最適化することにより、ＳｉＯ
2膜（５）下のリセス（６）を埋め込むことが可能であ
る。次に、ＥＣＲ装置などで、Ｏ2ガスまたはＯ2＋ＣＦ
4ガス（ＣＦ4の含有率は１０％以下）を用いて５×１０
-4〜１×１０-2Torrの圧力で全面をドライエッチングす
る。上記ガス系を用いた場合、ポリイミドはＳｉＯ2に
対して高選択的にエッチングされ、さらに低圧力条件で
エッチングしているため、ＳｉＯ2膜及び、ＳｉＯ2膜下
のポリイミドは異方的に残る（図４（Ｄ））。
【００１８】そして、全面にゲート電極となるＷＳｉ膜
１０００Å、ＴｉＮ膜１５００Å、Ｐｔ膜１５０Å、Ａ
ｕ膜４０００Åを蒸着法またはスパッタ法にて順次積層
成膜する。リソグラフィー技術を用いてフォトレジスト
マスクを形成し、ＲＩＥやイオンミリングなどを用いて
ゲート電極頭部以外を除去して、Ｔ字型ゲート電極を形
成する（図５（Ｅ））。次に、弗酸またはバッファード
弗酸などを用いて、ＳｉＯ2膜（５）を全て除去する
（図５（Ｆ））。さらに、ソース電極（１０）及びドレ
イン電極（１１）を形成して、リセス（６）内にポリイ
ミド（７）が埋め込まれた構造の半導体装置を製造する
（図５（Ｇ））。ここで、ゲート電極を形成した後、ソ
ース電極及びドレイン電極に位置するところのＳｉＯ2
膜（５）を除去し、蒸着法またはスパッタ法にてソース
電極（１０）及びドレイン電極（１１）を形成してか
ら、弗酸やバッファード弗酸なにてＳｉＯ2膜（５）を
全て除去する工程順序を用いても構わない。
１０００Å、ＴｉＮ膜１５００Å、Ｐｔ膜１５０Å、Ａ
ｕ膜４０００Åを蒸着法またはスパッタ法にて順次積層
成膜する。リソグラフィー技術を用いてフォトレジスト
マスクを形成し、ＲＩＥやイオンミリングなどを用いて
ゲート電極頭部以外を除去して、Ｔ字型ゲート電極を形
成する（図５（Ｅ））。次に、弗酸またはバッファード
弗酸などを用いて、ＳｉＯ2膜（５）を全て除去する
（図５（Ｆ））。さらに、ソース電極（１０）及びドレ
イン電極（１１）を形成して、リセス（６）内にポリイ
ミド（７）が埋め込まれた構造の半導体装置を製造する
（図５（Ｇ））。ここで、ゲート電極を形成した後、ソ
ース電極及びドレイン電極に位置するところのＳｉＯ2
膜（５）を除去し、蒸着法またはスパッタ法にてソース
電極（１０）及びドレイン電極（１１）を形成してか
ら、弗酸やバッファード弗酸なにてＳｉＯ2膜（５）を
全て除去する工程順序を用いても構わない。
【００１９】
【実施例２】次に本発明の実施例２について説明する。
実施例１にてリセス内に埋め込まれていたポリイミドの
代わりに、酸化膜が埋め込まれている半導体装置が実施
例２である。その製造方法は、実施例１と比較して膜材
料が異なるが、工程順序は同じである。まず、チャネル
層が形成されたＧａＡｓ基板上に３０００Åの窒化シリ
コン膜を成膜し、ＣＦ4やＣＦ4＋Ｏ2ガスを用いて選択
的にドライエッチングして開口部を形成する。
実施例１にてリセス内に埋め込まれていたポリイミドの
代わりに、酸化膜が埋め込まれている半導体装置が実施
例２である。その製造方法は、実施例１と比較して膜材
料が異なるが、工程順序は同じである。まず、チャネル
層が形成されたＧａＡｓ基板上に３０００Åの窒化シリ
コン膜を成膜し、ＣＦ4やＣＦ4＋Ｏ2ガスを用いて選択
的にドライエッチングして開口部を形成する。
【００２０】次に、窒化シリコン膜をマスクとして、ｎ
型ＡｌＧａＡｓ層に対して選択的にｎ型ＧａＡｓ層を等
方的エッチングをし、リセスを形成した後、全面にＳＯ
Ｇを回転塗布した後、３００〜４００℃にてベークし
て、リセス内及び開口内をＳＯＧで埋め込む。次に、Ｒ
ＩＥやＥＣＲ装置などで、酸化膜に対して選択性のある
ＣＨＦ3＋ＣＦ4ガスを用いて全面をドライエッチングし
て、窒化シリコン膜及び、窒化シリコン膜下の酸化膜を
異方的に残す。その後は、実施例１と同様に、ＷＳｉ
膜、ＴｉＮ・Ｐｔ・Ａｕ膜からなるＴ字型ゲート電極を
形成し、弗酸＋硝酸混合液や熱燐酸などを用いて、窒化
シリコン膜のみを除去し、さらに、ソース電極およびド
レイン電極を形成して、リセス内に酸化膜が埋め込まれ
た構造の半導体装置を製造する。
型ＡｌＧａＡｓ層に対して選択的にｎ型ＧａＡｓ層を等
方的エッチングをし、リセスを形成した後、全面にＳＯ
Ｇを回転塗布した後、３００〜４００℃にてベークし
て、リセス内及び開口内をＳＯＧで埋め込む。次に、Ｒ
ＩＥやＥＣＲ装置などで、酸化膜に対して選択性のある
ＣＨＦ3＋ＣＦ4ガスを用いて全面をドライエッチングし
て、窒化シリコン膜及び、窒化シリコン膜下の酸化膜を
異方的に残す。その後は、実施例１と同様に、ＷＳｉ
膜、ＴｉＮ・Ｐｔ・Ａｕ膜からなるＴ字型ゲート電極を
形成し、弗酸＋硝酸混合液や熱燐酸などを用いて、窒化
シリコン膜のみを除去し、さらに、ソース電極およびド
レイン電極を形成して、リセス内に酸化膜が埋め込まれ
た構造の半導体装置を製造する。
【００２１】
【発明の効果】以上説明した本発明の半導体装置では、
ゲート電極部以外のリセス内にポリイミドまたは酸化膜
を有し、前記ポリイミドまたは酸化膜はゲート電極の頭
部に接触しない構造になっているため、下記に示す効果
がある。第１に、Ｔ字型ゲート電極下の酸化膜を除去し
ない構造（図２）と比較してゲート・ソース間及びゲー
ト・ドレイン間に酸化膜が存在しないため、ゲート・ド
レイン間の容量が低下するので、ＦＥＴの最大有効電力
利得が向上し、高周波特性が向上する。上記の実施例で
示したサイズでは、ゲート・ソース間の容量Ｃgdは約３
５％になり、最大有効電力利得は約３ｄＢ向上した。第
２に、Ｔ字型ゲート電極下の酸化膜を除去した構造（図
３）と比較して、Ｔ字型ゲート電極の力学的強度が向上
し、倒れることがなくなる。さらに、ゲート電極部と基
板とが接触する金属屑の付着の問題もなくなる。これに
より、ＦＥＴ特性が安定し、信頼性が向上する。
ゲート電極部以外のリセス内にポリイミドまたは酸化膜
を有し、前記ポリイミドまたは酸化膜はゲート電極の頭
部に接触しない構造になっているため、下記に示す効果
がある。第１に、Ｔ字型ゲート電極下の酸化膜を除去し
ない構造（図２）と比較してゲート・ソース間及びゲー
ト・ドレイン間に酸化膜が存在しないため、ゲート・ド
レイン間の容量が低下するので、ＦＥＴの最大有効電力
利得が向上し、高周波特性が向上する。上記の実施例で
示したサイズでは、ゲート・ソース間の容量Ｃgdは約３
５％になり、最大有効電力利得は約３ｄＢ向上した。第
２に、Ｔ字型ゲート電極下の酸化膜を除去した構造（図
３）と比較して、Ｔ字型ゲート電極の力学的強度が向上
し、倒れることがなくなる。さらに、ゲート電極部と基
板とが接触する金属屑の付着の問題もなくなる。これに
より、ＦＥＴ特性が安定し、信頼性が向上する。
【００２２】つぎに、本発明の半導体装置の製造方法で
は、リセス形成後、リセス形成用マスク下をポリイミド
またはＳＯＧで埋め込んでから、ゲート電極を形成する
製造方法であるため、下記に示す効果がある。第１に、
リセスとゲート電極がセルフアラインで形成でき、歩留
が向上する。第２に、ゲート長に対してリセス幅が０〜
１．３μｍ程度長い構造でもポリイミドやＳＯＧはリセ
ス形成用マスク下に入り込み、ゲート開口部の側壁に空
隙が生じないため、ゲート電極にマイクロクラックや
“す”が生じずゲート長を設計通りに安定して形成でき
る。第３に、応力が集中するゲート電極のコーナー部が
ポリイミドや酸化膜にて覆われているので、ゲート電極
の欠落が生じず、さらにゲート電極部と基板間に金属屑
が付着しないため、製造時の歩留が向上し、信頼性が向
上する。
は、リセス形成後、リセス形成用マスク下をポリイミド
またはＳＯＧで埋め込んでから、ゲート電極を形成する
製造方法であるため、下記に示す効果がある。第１に、
リセスとゲート電極がセルフアラインで形成でき、歩留
が向上する。第２に、ゲート長に対してリセス幅が０〜
１．３μｍ程度長い構造でもポリイミドやＳＯＧはリセ
ス形成用マスク下に入り込み、ゲート開口部の側壁に空
隙が生じないため、ゲート電極にマイクロクラックや
“す”が生じずゲート長を設計通りに安定して形成でき
る。第３に、応力が集中するゲート電極のコーナー部が
ポリイミドや酸化膜にて覆われているので、ゲート電極
の欠落が生じず、さらにゲート電極部と基板間に金属屑
が付着しないため、製造時の歩留が向上し、信頼性が向
上する。
【図１】本発明の半導体装置の断面図。
【図２】従来例１の半導体装置の断面図。
【図３】従来例２の半導体装置の断面図。
【図４】本発明の実施例の工程（Ａ）〜（Ｄ）を示す断
面図。
面図。
【図５】本発明の実施例の図４に続く工程（Ｅ）〜
（Ｇ）を示す断面図。
（Ｇ）を示す断面図。
【図６】従来の製造方法例１の工程（Ａ）〜（Ｃ）を示
す断面図。
す断面図。
【図７】従来の製造方法例１の工程で図６に続く工程
（Ｄ）、（Ｅ）を示す断面図。
（Ｄ）、（Ｅ）を示す断面図。
【図８】従来の製造方法例２の工程（Ａ）〜（Ｃ）を示
す断面図。
す断面図。
【図９】従来の製造方法例２の工程で図８に続く工程
（Ｄ）〜（Ｆ）を示す断面図。
（Ｄ）〜（Ｆ）を示す断面図。
【図１０】従来の製造方法例３の工程（Ａ）〜（Ｃ）を
示す断面図。
示す断面図。
【図１１】従来の製造方法例３の工程で図１０に続く工
程（Ｄ）〜（Ｆ）を示す断面図。
程（Ｄ）〜（Ｆ）を示す断面図。
【図１２】従来の製造方法例４の工程（Ａ）〜（Ｃ）を
示す断面図。
示す断面図。
【図１３】従来の製造方法例４の工程で図１２に続く工
程（Ｄ）、（Ｅ）を示す断面図。
程（Ｄ）、（Ｅ）を示す断面図。
１ ＧａＡｓ基板 ２ ノンドープＧａＡｓ層 ３ ｎ型ＡｌＧａＡｓ層 ４ ｎ型ＧａＡｓ層 ５ ＳｉＯ2膜 ６ リセス ７ ポリイミド膜 ８ ＷＳｉ膜 ９ ＴｉＮ・Ｐｔ・Ａｕ膜 １０ ソース電極 １１ ドレイン電極 １２ ＳｉＯ2膜 １３ フォトレジスト １４ ＷＳｉ膜の欠落 １５ 金属屑 １６ マイクロクラック １７ 第２のＳｉＯ2膜 １８ す １９ フォトレジスト
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｒ 8826−4Ｍ 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｘ 9171−4Ｍ 29/80 Ｆ
Claims (4)
- 【請求項１】 半導体基板上に、ソース、ドレイン、及
びゲートの各電極を設けた化合物半導体装置において、
リセス構造を有し、前記ゲート電極部以外の前記リセス
内にポリイミドまたは酸化膜を有し、前記ポリイミドま
たは前記酸化膜は前記ゲート電極の頭部に接触しないこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板上に、ソース、ドレイン、及
びゲートの各電極を設けた化合物半導体装置の製造方法
において、半導体基板上に絶縁膜を形成した後、前記絶
縁膜に開口を形成する工程と、前記絶縁膜開口部をマス
クとして前記半導体基板をエッチングして、リセスを形
成する工程と、ポリイミドまたはＳＯＧを塗布した後、
全面を前記絶縁膜と選択性を持たせて異方的にエッチバ
ックして、前記絶縁膜及び前記ポリイミドまたは前記絶
縁膜及び前記ＳＯＧからなる開口部を形成する工程と、
前記ポリイミドまたは前記ＳＯＧの開口部に表出するリ
セス内にショットキ接合するゲート電極を形成する工程
と、前記絶縁膜を除去する工程とを、少なくとも有する
ことを特徴とする化合物半導体装置の製造方法。 - 【請求項３】 ポリイミドを塗布したとき、開口部をマ
スクとする絶縁膜が酸化シリコン膜または窒化シリコン
膜であることを特徴とする請求項２に記載の化合物半導
体装置の製造方法。 - 【請求項４】 ＳＯＧを塗布したとき、開口部をマスク
とする絶縁膜が窒化シリコン膜であることを特徴とする
請求項２に記載の化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6047839A JP2940387B2 (ja) | 1994-02-22 | 1994-02-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235666A true JPH07235666A (ja) | 1995-09-05 |
| JP2940387B2 JP2940387B2 (ja) | 1999-08-25 |
Family
ID=12786545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6047839A Expired - Fee Related JP2940387B2 (ja) | 1994-02-22 | 1994-02-22 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2940387B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255679B1 (en) | 1998-06-29 | 2001-07-03 | Nec Corporation | Field effect transistor which can operate stably in millimeter wave band |
| JP7156586B1 (ja) * | 2022-03-17 | 2022-10-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213372A (ja) * | 1987-02-27 | 1988-09-06 | Sharp Corp | 電界効果型半導体装置 |
| JPS63287071A (ja) * | 1987-05-19 | 1988-11-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63287072A (ja) * | 1987-05-19 | 1988-11-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04186640A (ja) * | 1990-11-16 | 1992-07-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05218092A (ja) * | 1992-01-28 | 1993-08-27 | Nec Corp | 電界効果トランジスタの製造方法 |
-
1994
- 1994-02-22 JP JP6047839A patent/JP2940387B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213372A (ja) * | 1987-02-27 | 1988-09-06 | Sharp Corp | 電界効果型半導体装置 |
| JPS63287071A (ja) * | 1987-05-19 | 1988-11-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| JP7156586B1 (ja) * | 2022-03-17 | 2022-10-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2940387B2 (ja) | 1999-08-25 |
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| Date | Code | Title | Description |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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