JPH07240093A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07240093A
JPH07240093A JP6148007A JP14800794A JPH07240093A JP H07240093 A JPH07240093 A JP H07240093A JP 6148007 A JP6148007 A JP 6148007A JP 14800794 A JP14800794 A JP 14800794A JP H07240093 A JPH07240093 A JP H07240093A
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司 大石
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Abstract

(57)【要約】 【目的】 ディスターブリフレッシュに強く、メモリセ
ルトランジスタのしきい値を低く設定でき、信頼性の向
上を図れ、昇圧電圧発生回路を不要にでき、トリプルウ
ェル構造を不要にできるような半導体記憶装置を提供す
る。 【構成】 メモリセルの電位を決定することに関係す
る、たとえばセンスアンプのような内部回路５の低レベ
ルのライン３０にトランジスタＴｒ１とＴｒ２の各ドレ
インを接続し、トランジスタＴｒ１のゲートをセンスド
ライブライン３０にダイオード接続し、ソースを接地す
る。トランジスタＴｒ２のゲートに内部発生信号φを与
え、ソースを接地する。スタンバイ時には、センスドラ
イブライン３０の電位をトランジスタＴｒ１のしきい値
電圧Ｖｔｈｎだけ接地電位より高くして擬似ＧＮＤ電位
Ｖｓｓ′とし、アクティブ時には、トランジスタＴｒ２
を導通させ、センスドライブライン３０が擬似ＧＮＤ電
位Ｖｓｓ′から浮上がるのを防止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、半導体基板上に配置されたメモリセルアレイ
とセンスアンプとそれらを制御する回路とを含むダイナ
ミックランダムアクセスメモリにおいて、メモリセルア
レイを構成するビット線とメモリセルとセンスアンプの
低レベル電位をチップ本体の接地電位よりも高くなるよ
うにした半導体記憶装置に関する。
【０００２】
【従来の技術】図１０１は従来のＤＲＡＭの要部を示す
回路図である。図１０１において、メモリセルＭＣはワ
ード線ＷＬとビット線対ＢＬ，／ＢＬに接続されてい
る。ビット線対ＢＬ，／ＢＬは転送ゲートＴｒ７１，Ｔ
ｒ７２を介してｎチャネルセンスアンプ２，イコライザ
回路３およびｐチャネルセンスアンプ４に接続されてい
る。転送ゲートＴｒ７１，Ｔｒ７２はゲート制御信号Ｂ
ＬＩによって制御される。イコライザ回路３には１／２
Ｖｃｃの電位のＶＢＬ信号が与えられるとともに、ＥＱ
信号が与えられる。そして、イコライザ回路３はＥＱ信
号に応じて、ＶＢＬ信号により、ビット線対ＢＬ，／Ｂ
Ｌを１／２Ｖｃｃ電位にプリチャージする。センスアン
プ２，４はそれぞれビット線対ＢＬ，／ＢＬにメモリセ
ルＭＣから読出された微小電位差を増幅するものであ
り、センスアンプ２はセンスドライブラインＳＮにセン
スアンプ活性化信号ＳＯが与えられると活性化され、セ
ンスアンプ４はセンスドライブラインＳＰに活性化信号
／ＳＯが与えられると活性化される。
【０００３】図１０２は図１０１に示したメモリアレイ
の動作を説明するためのタイムチャートである。図１０
１に示すメモリセルアレイは複数ブロック設けられてお
り、それぞれに対応のブロック活性化信号が与えられる
と活性化される。ただし、このときは、まだセンスアン
プ２，４は活性化されていない。メモリセルＭＣからデ
ータを読出すときには、ＢＬＩ信号が「Ｈ」レベルとな
り、転送ゲートＴｒ７１，Ｔｒ７２が導通し、ビット線
対ＢＬ，／ＢＬがセンスアンプ２，４とイコライザ回路
３とに接続される。ワード線ＷＬが図１０２（ａ）に示
すように、昇圧電圧Ｖｐｐまで立上げられると、ビット
線対ＢＬ，／ＢＬにメモリセルＭＣから微小電位差が読
出され、図１０２（ｂ），（ｃ）に示す活性化信号ＳＯ
が「Ｈ」レベルとなり、活性化信号／ＳＯが「Ｌ」レベ
ルになると、センスアンプ２，４はそれぞれ活性化され
る。そして、ビット線対ＢＬ，／ＢＬの微小電位差がセ
ンスアンプ２，４によって増幅され、「Ｈ」レベル側ま
たは「Ｌ」レベル側に向けて電位がエンハンスされる。
【０００４】
【発明が解決しようとする課題】ところで、ビット線対
ＢＬ，／ＢＬの振幅における「Ｌ」レベルは接地電位で
あり、この場合選択されていないワード線の「Ｌ」レベ
ルはビット線対ＢＬ，／ＢＬの振幅における「Ｌ」レベ
ルと同等となる。このため、接地電位になっているワー
ド線のサブスレッショルドリーク電流によりメモリセル
ＭＣに蓄積されている電荷がビット線側に流出減少し、
メモリセルＭＣのデータが破壊される可能性が生じる。
これを防止するために、メモリアレイ部に負電圧バイア
スＶｂｂを印加する方法がとられているが、負電圧バイ
アスＶｂｂを発生するための負電位発生回路を必要とし
たり、メモリアレイ動作に伴う電流が接地側に流れ込む
ことによりアレイノイズが増大し、非選択ワード線の
「Ｌ」レベルが浮上がり、ワード線のサブスレッショル
ドリーク電流が増大し、リフレッシュ特性が悪化すると
いう危険性があった。
【０００５】それゆえに、この発明の主たる目的は、デ
ィスターブリフレッシュに強くでき、メモリセルトラン
ジスタのしきい値を低く設定でき、信頼性の向上が図れ
るとともに、トリプルウェル構造を不要にし得る半導体
記憶装置を提供することである。
【０００６】
【課題を解決するための手段】請求項１に係る発明は、
それぞれが複数のビット線のうちの１本と複数のワード
線のうちの１本とに接続されたメモリセルを含むメモリ
セルアレイと、メモリセルアレイからビット線に読出さ
れた微小電位差を増幅するためのセンスアンプと、メモ
リセルアレイからのデータの読出およびメモリセルアレ
イへのデータの書込を制御する制御手段と、ビット線と
メモリセルとセンスアンプの低レベル電位のラインを接
地電位よりも高い電位に設定するための電位設定手段と
を備えて構成される。
【０００７】より好ましくは、電位設定手段は半導体素
子のしきい値電圧だけ低レベル電位のラインの電位を高
めるため、大電流が流れる期間に相当する信号に応じて
第２の半導体素子によって低レベル電位のラインの電位
を放電させる。
【０００８】さらに、より好ましくは、電位設定手段
は、低レベル電位とほぼ等しい基準電圧を発生する基準
電圧発生手段と、この基準電圧と低レベル電位のライン
とを比較し、低レベル電位のラインの電位を接地電位よ
りも高い電位に補償するための電位補償手段を含む。こ
の電位補償手段は、比較手段と比較手段の比較出力によ
りスイッチングするためのスイッチング手段を含む。
【０００９】さらに、電位設定手段は、低レベル電位の
ラインに断続的に電源電位を供給して、その電位を接地
電位よりも高いレベルに補償するためのサスティン手段
を含む。このサスティン手段は、発振回路とポンピング
回路とから構成される。
【００１０】さらに、より好ましくは、電位設定手段
は、基準電圧を発生する基準電圧発生手段と、この基準
電圧と低レベル電位のラインの電位とを比較する比較手
段と、比較手段の出力により、低レベル電位のラインの
電位を接地電位側に放電するスイッチング手段とを含
む。
【００１１】さらに、より好ましくは、低レベル電位の
ラインの電位が接地電位よりも高い電位から低下するの
を防止するダイオードのような低レベル低下防止手段が
設けられる。
【００１２】さらに、より好ましくは、大電流が流れる
期間に電圧比較手段を不能化させる電圧比較停止手段
と、大電流が流れる期間にスイッチング手段を強制的に
動作させ、低レベル電位のラインの電位が浮上がるのを
防止する浮上がり防止手段を含む。
【００１３】さらに、より好ましくは、センスアンプ
は、低レベル電位のラインと接地間に接続され、そのし
きい値電圧分だけ低レベル電位のラインの電位を高める
ためのスイッチング素子を含む。このスイッチング素子
は、入力電位が接地電位以下になったとき導通し、大電
流が流れる期間に負電位をスイッチング素子の入力電極
に与えて応答時間を速くするための切換手段を含む。こ
の切換手段は、大電流が流れる期間の前半の期間におい
てスイッチング素子の入力電極に接地電位を与え、後半
の期間に負電位を与える。
【００１４】ワード線を駆動するためのワード線駆動手
段が設けられ、このワード線駆動手段の低レベル電位の
ラインを接地側または接地電位よりも高い電位に切換え
るための切換手段を含む。この切換手段は、ワード線が
第１の論理から第２の論理に立上がる前に接地電位側か
ら接地電位よりも高い電位側に切換えられる。
【００１５】メモリセルアレイは複数ブロック単位で配
置されていて、各ブロック単位でワード線が第１の論理
から第２の論理に立上がる前に接地電位からそれよりも
高い電位側に切換えられる。
【００１６】請求項２１に係る発明は、それぞれが複数
のビット線のうちの１本と、複数のワード線のうちの１
本とに接続されたメモリセルを含むメモリセルアレイ
と、メモリセルアレイからビット線に読出された微小電
位差を増幅するためのセンスアンプと、メモリセルアレ
イからのデータの読出およびメモリセルアレイへのデー
タの書込を制御する制御手段と、ビット線とメモリセル
とセンスアンプの低レベルの電位のラインを接地電位よ
りも高い電位に設定する電位設定手段と、設定された接
地電位よりも高い電位が低下したことに応じて、その電
位が上昇するように補償する電位上昇補償手段と、その
電位が上昇したことに応じてその電位を降下するように
補償する電位降下補償手段とを備えて構成される。
【００１７】請求項２２に係る発明は、それぞれが複数
のビット線のうちの１本と複数のワード線のうちの１本
とに接続されたメモリセルを含むメモリセルアレイと、
メモリセルアレイからビット線に読出された微小電位差
を増幅するためのセンスアンプと、センスアンプを駆動
するための駆動ラインと、センスアンプの駆動時に、そ
の駆動ラインの低レベルの電位を接地電位よりも高い電
位に設定する電位設定手段を備えて構成される。
【００１８】より好ましくは、センスアンプ駆動ライン
を接地電位よりも高くかつビット線のプリチャージレベ
ルよりも低い電位に設定されるかあるいはワード線が選
択されていないときのレベルよりも高いレベルに設定さ
れる。そして、電位設定手段は、接地電位よりも高い電
位を発生する電位発生回路と、センスアンプ駆動時に発
生された電位をセンスアンプ駆動ラインに供給するため
の半導体素子を含む。
【００１９】より好ましくは、電位設定手段は、センス
アンプを駆動する初期の期間において、センスアンプ駆
動ラインを接地電位に強制する第１の電位強制手段と、
その期間経過後にセンスアンプ駆動ラインを接地電位よ
りも高い電位に強制する第２の電位強制手段を含む。こ
の第２の電位強制手段は、接地電位よりも高い電位を発
生する電位発生回路と、その電位をセンスアンプ駆動ラ
インに供給するための半導体素子を含む。あるいは、第
２の電位強制手段は、センスアンプを駆動する初期の期
間経過後に導通する半導体素子と、半導体素子と接地間
にダイオード接続されるトランジスタ素子を含む。
【００２０】電位設定手段は、センスアンプ駆動時に、
予め定める基準電圧とセンスアンプ駆動ラインの電圧と
を比較する比較手段と、その比較出力に応じて、センス
アンプ駆動ラインの低レベルの電位を接地電位よりも高
い電位に放電する半導体素子を含む。さらに、センスア
ンプの非駆動時に半導体素子を非導通に強制するための
半導体素子を含む。
【００２１】比較手段は、センスアンプの非駆動時に放
電用半導体素子に負電圧を与える。比較手段は電流比較
回路、より好ましくは比較レベルにヒステリシス特性を
持たせるためのヒステリシス制御手段を含む。
【００２２】請求項３７に係る発明は、それぞれが複数
のビット線のうちの１本と、複数のワード線のうちの１
本とに接続されたメモリセルを含むメモリセルアレイ
と、メモリセルアレイからビット線に読出された微小電
位差を増幅するためのセンスアンプと、ビット線とセン
スアンプとの間に接続される転送ゲートと、センスアン
プを駆動したとき、転送ゲートのゲート電位を接地電位
とし、ビット線の低レベル電位を転送ゲートのしきい値
電圧となるように制御する制御手段を備えて構成され
る。
【００２３】より好ましくは、制御手段は、センスアン
プを駆動したときのビット線の低レベル電位がセンスア
ンプの低レベル電位よりも高い電位に切換える切換手段
を含む。また、制御手段は、センスアンプを駆動したと
きの低レベル電位がセンスアンプ駆動終了前のビット線
の低レベル電位よりも高くなるようにセンスアンプの低
レベル電位を切換える切換手段を含む。
【００２４】請求項４１に係る発明は、それぞれが複数
のビット線のうちの１本と複数のワード線のうちの１本
とに接続された複数のメモリセルを含むメモリセルアレ
イと、メモリセルアレイからビット線に読出された微小
電位差を増幅するためのセンスアンプと、メモリセルア
レイからのデータの読出およびメモリセルアレイへのデ
ータの書込を制御する制御手段と、ビット線とメモリセ
ルとセンスアンプの低レベル電位のラインを接地電位よ
りも高い電位に設定し、かつ高レベル電位を外部から供
給される電源電圧のレベルよりも低い電位に設定するた
めの電位設定手段を備えて構成される。
【００２５】より好ましくは、電位設定手段は、低レベ
ル電位と高レベル電位をそれぞれ任意の電位に設定可能
に構成される。
【００２６】さらに、より好ましくは、電位設定手段
は、低レベル電位と高レベル電位との電位差を一定に保
った状態で低レベル電位と高レベル電位を任意に設定可
能に構成される。
【００２７】さらに、より好ましくは、電位設定手段
は、第１の基準電位に基づいて高レベル電位を設定する
ための高レベル電位設定手段と、第２の基準電位に基づ
いて低レベル電位を設定するための低レベル電位設定手
段とを含む。
【００２８】さらに、第１の基準電位と第２の基準電位
を発生するための基準電位発生手段が設けられる。基準
電位発生手段は第１の基準電位と第２の基準電位とのレ
ベル差を一定に保った状態で発生する。
【００２９】さらに、電位設定手段は一定の期間だけ低
レベル電位を接地電位とほぼ等しい電位に切換えるため
の切換手段を含む。
【００３０】基準電位設定手段は、それぞれが第１の基
準電位を任意の電位に設定するために並列接続された複
数の第１の抵抗と、それぞれが複数の第１の抵抗に対応
して直列接続され、溶断されることによって対応の第１
の抵抗を無効にする複数の第１のヒューズと、それぞれ
が第２の基準電位を任意の電位に設定するために並列接
続された複数の第２の抵抗と、それぞれが複数の第２の
抵抗に対応して直列接続され、溶断されることによって
対応の第２の抵抗を無効にする複数の第２のヒューズと
を含む。
【００３１】さらに、複数の第１および第２のヒューズ
のそれぞれに対して直列接続され、それぞれを導通また
は非導通にして第１および第２の基準電位を調節するた
めの複数のトランジスタを含む。
【００３２】請求項５０に係る発明は、外部から電源電
圧が供給される内部回路を有する半導体記憶装置であっ
て、内部回路に供給する高レベルの電位を外部から供給
される電源電圧とは異なる電位に設定するとともに、内
部回路に供給する低レベルの電位を接地電位とは異なる
電位に設定するための電位設定手段と、半導体記憶装置
の使用時と非使用時とで高レベルの電位と低レベルの電
位とを変化させるための手段が設けられる。
【００３３】請求項５１に係る発明は、半導体基板上に
チップが形成された半導体記憶装置であって、それぞれ
が複数のビット線のうちの１本と複数のワード線のうち
の１本とに接続されたメモリセルを含むメモリセルアレ
イと、メモリセルアレイからビット線に読出された微小
電位差を増幅するためのセンスアンプと、メモリセルア
レイからのデータの読出およびメモリセルアレイへのデ
ータの書込を制御する制御手段と、半導体基板に負レベ
ルの基板電位を供給するための基板電位発生手段と、ワ
ード線に供給する昇圧電圧を発生するための昇圧電圧発
生手段と、チップの使用時と非使用時とで昇圧電圧の電
位と負レベル電位を任意の電位に切換える電位設定手段
とを備えて構成される。
【００３４】請求項５２に係る発明は、それぞれが複数
のビット線のうちの１本と複数のワード線のうちの１本
とに接続された複数のメモリセルを含むメモリセルアレ
イと、メモリセルアレイからビット線に読出された微小
電位差を増幅するためのセンスアンプと、メモリセルア
レイからのデータの読出およびメモリセルアレイへのデ
ータの書込を制御する制御手段と、ビット線とメモリセ
ルとセンスアンプの低レベル電位のラインを接地電位よ
りも高い電位に設定するための電位設定手段と、設定さ
れた低レベル電位を補償するための電位補償手段とを備
えて構成される。
【００３５】請求項５３に係る発明は、半導体基板上に
チップが形成された半導体記憶装置であって、それぞれ
が複数のビット線のうちの１本と複数のワード線のうち
の１本とに接続されたメモリセルを含むメモリセルアレ
イと、メモリセルアレイからビット線に読出された微小
電位差を増幅するためのセンスアンプと、メモリセルア
レイからのデータの読出およびメモリセルアレイへのデ
ータの書込を制御する制御手段と、ビット線とメモリセ
ルとセンスアンプの低レベル電位のラインを接地電位よ
りも高い電位に設定するための電位設定手段と、メモリ
セルのデータの保持時間をテストするときに、ビット線
とメモリセルとセンスアンプの低レベル電位のラインを
接地電位に強制するための接地電位強制手段とを備えて
構成される。
【００３６】請求項５５に係る発明は、半導体基板上に
チップが形成された半導体記憶装置であって、それぞれ
が複数のビット線のうちの１本と複数のワード線のうち
の１本とに接続されたメモリセルを含むメモリセルアレ
イと、ワード線を駆動するためのワード線駆動手段と、
メモリセルアレイからビット線に読出された微小電位差
を増幅するためのセンスアンプと、前記メモリセルアレ
イからのデータの読出およびメモリセルアレイへのデー
タの書込を制御する制御手段と、メモリセルのデータの
保持時間をテストするときに、ワード線駆動手段の低レ
ベル電位のラインを接地電位よりも高い電位に設定する
ための電位設定手段とを備えて構成される。
【００３７】請求項５７に係る発明は、半導体基板上に
チップが形成された半導体記憶装置であって、それぞれ
が複数のビット線のうちの１本と複数のワード線のうち
の１本とに接続されたメモリセルを含むメモリセルアレ
イと、メモリセルアレイからビット線に読出された微小
電位差を増幅するためのセンスアンプと、メモリセルア
レイからのデータの読出およびメモリセルアレイへのデ
ータの書込を制御する制御手段と、半導体基板に負レベ
ルの基板電位を供給するための基板電位発生手段と、メ
モリセルのデータの保持時間をテストするときに、半導
体基板の基板電位を負レベルの基板電位よりも高く設定
するための基板電位設定手段とを備えて構成される。
【００３８】
【作用】請求項１に係る発明は、メモリセルアレイとセ
ンスアンプとを含む半導体記憶装置において、ビット線
とメモリセルとセンスアンプの低レベルの電位のライン
を接地電位よりも高い電位に設定することにより、ディ
スターブリフレッシュに強くでき、メモリセルトランジ
スタのしきい値を低く設定し、信頼性の向上を図り、昇
圧電圧発生回路を不要にし、トリプルウェル構造を不要
にする。
【００３９】請求項２１に係る発明は、ビット線とメモ
リセルとセンスアンプの低レベルの電位のラインを接地
電位よりも高い電位に設定するとともに、その電位が上
昇したりあるいは降下したとき、その電位が一定となる
ように補償する。
【００４０】請求項２２に係る発明は、センスアンプの
駆動時にセンスアンプ駆動ラインの低レベルの電位を接
地電位よりも高い電位に設定する。
【００４１】請求項３７に係る発明は、センスアンプを
駆動したときに、転送ゲートのゲート電位を接地電位と
し、ビット線の低レベル電位を転送ゲートのしきい値電
圧となるように制御する。
【００４２】請求項４１に係る発明では、ビット線とメ
モリセルとセンスアンプの低レベル電位のラインを接地
電位よりも高くするとともに、高レベル電位を外部から
供給される電源のレベルよりも低い電位に設定すること
により、サブスレッショルドリーク電流を減少させるこ
とができる。
【００４３】さらに、一定の電位差を保った状態で高レ
ベル電位と低レベル電位とを設定することにより、メモ
リセルの蓄積電荷量を維持することができる。
【００４４】請求項５０に係る発明では、半導体装置の
使用時と非使用時とで高レベル電位と低レベル電位とを
変化させるようにしたので、半導体装置の非使用時にお
ける電流消費も少なくできる。
【００４５】請求項５１に係る発明では、チップの使用
時と非使用時とで基板電位発生手段と昇圧電圧発生手段
とに供給される高レベル電位と低レベル電位とを任意の
電位に切換えるようにしたので、リフレッシュの間隔を
延ばすことができ、消費電流の低減を図ることができ
る。
【００４６】請求項５３に係る発明では、メモリセルの
データの保持時間をテストするときに、接地電位よりも
高い電位に設定された低レベル電位のラインを接地電位
に強制するので、そのテスト時間が長くなることがな
い。
【００４７】請求項５５に係る発明では、メモリセルの
データの保持時間をテストするときに、ワード線駆動手
段の低レベル電位のラインを接地電位よりも高い電位に
設定するので、テスト時にのみメモリセルのディスター
ブリフレッシュ特性を悪化させることができ、テスト時
間の短縮化を図ることができる。
【００４８】請求項５７に係る発明では、メモリセルの
データの保持時間をテストするときに、半導体基板の基
板電位を通常時の負レベルの基板電位よりも高く設定す
るので、テスト時にのみメモリセルのディスターブリフ
レッシュ特性を悪化させることができ、テスト時間の短
縮化を図ることができる。
【００４９】
【実施例】図１は従来例と、この発明の概念を対比して
説明するための図である。従来例においては、図１
（ａ）に示すように、外部電源電圧Ｅｘｔ．Ｖｃｃ（５
Ｖ）から内部電源電圧Ｉｎｔ．Ｖｃｃ（３．３Ｖ）を発
生し、内部電源電圧Ｉｎｔ．Ｖｃｃと接地電位ＧＮＤ
（０Ｖ）との間の電位がメモリセルに加わっており、さ
らにサブスレッショルドリークを抑えるために、負電位
Ｖｂｂ（−２Ｖ）をメモリセルに与える必要があった。
このために、従来例では負電位発生回路が必要であっ
た。
【００５０】これに対して、本願発明では、図１（ｂ）
に示すように、ビット線の振幅における「Ｌ」レベルを
接地電位ＧＮＤではなく、ビット線プリチャージレベル
と接地電位ＧＮＤとの間において新たに発生される疑似
ＧＮＤレベル（ＶＧＮＤ）（０．５Ｖ）に設定される。
この場合、非選択ワード線の「Ｌ」レベル（ＧＮＤ）は
ビット線の振幅における「Ｌ」レベルに対して相対的に
負にバイアスされた状態となる。
【００５１】図２は第１の発明の第１の実施例を示す回
路図である。図２において、内部回路５はメモリセルの
電位を決定することに関係する回路、たとえばビット線
の充放電回路（センスアンプ回路），ハーフＶｃｃ発生
回路であり、チップ内の全回路（特にワード線駆動回路
は含まない）ではない。従来例においては、内部回路５
は接地電位に接続されるが、この実施例では、疑似ＧＮ
Ｄ線３０に接続される。この疑似ＧＮＤ線３０には、ｎ
チャネルトランジスタＴｒ１のゲートとドレインが接続
されるとともに、ｎチャネルトランジスタＴｒ２のドレ
インが接続される。ｎチャネルトランジスタＴｒ１，Ｔ
ｒ２のそれぞれのソースは接地電位Ｖｓｓに接続され
る。ｎチャネルトランジスタＴｒ２のゲートには内部発
生信号φが与えられる。ｎチャネルトランジスタＴｒ１
は、そのしきい値電圧Ｖｔｈｎ分だけ疑似ＧＮＤ線３０
の電位Ｖｓｓ′を高める。しかし、アクティブ時に、メ
モリセルアレイに大電流が接地に流れ込むとき、特にビ
ット線充放電時やコラムアドレスが変化することにより
ビット線とＩ／Ｏ線が接続されるときなどは、ｎチャネ
ルトランジスタＴｒ１だけでは疑似ＧＮＤ線３０のレベ
ルＶｓｓ′をしきい値電圧Ｖｔｈｎ付近に維持すること
は駆動能力の面から困難である。なぜならば、疑似ＧＮ
Ｄ線３０のレベルＶｓｓ′がしきい値電圧Ｖｔｈｎ付近
では、ｎチャネルトランジスタＴｒ１はしきい値電圧の
すれすれで動作しており、かなり高抵抗化しているため
である。このために、ビット線の充放電時やコラムアド
レス変化によりビット線とＩ／Ｏ線が接続されるときに
のみ、内部発生信号φによりｎチャネルトランジスタＴ
ｒ２を導通させ、疑似ＧＮＤ線３０の電位Ｖｓｓ′が浮
上がるのを緩和させている。
【００５２】図３は図２の動作を説明するためのタイム
チャートである。次に、図３を参照して、図２の動作に
ついて説明する。図３（ａ）に示すように、ロウアドレ
スストローブ信号／ＲＡＳが「Ｈ」レベルになっている
スタンバイ時においては、内部発生信号φは図３（ｆ）
に示すように「Ｌ」レベルになっている。そして、ロウ
アドレスストローブ信号／ＲＡＳが「Ｌ」レベルに立下
がった後、図３（ｃ）に示すロウアドレスによりワード
線が活性化され、メモリセル内の情報がビット線に伝達
され、図３（ｄ）に示すように、センスアンプ活性化信
号／ＳＥが「Ｌ」レベルになってセンスアンプが活性化
される。このとき、活性化されたワード線に接続されて
いるビット線の総容量分が充放電する。このセンスアン
プ活性化信号／ＳＥを受けて、内部発生信号φが電源電
圧Ｖｃｃまで立上がり、ある期間ｔ１経過後に接地電位
Ｖｓｓまで立下がる。これにより、期間ｔ１では、接地
電位Ｖｓｓと疑似ＧＮＤ線の電位Ｖｓｓ′間の低抵抗化
が図られ、高速センスが可能となる。しかし、ここで期
間ｔ１に疑似ＧＮＤ線の電位Ｖｓｓ′が接地電位Ｖｓｓ
まで引かれようとするが、ビット線の充放電による大電
流により、ｎチャネルトランジスタＴｒ２の抵抗成分に
より図３（ｇ）に示すように、多少の浮上がりが生じ
る。この浮上がりがしきい値電圧Ｖｔｈｎと同程度のレ
ベルとなる時間にｔ１を設定することにより、ｎチャネ
ルトランジスタＴｒ２による接地電位Ｖｓｓまでの引き
すぎを防止することができる。すなわち、ｎチャネルト
ランジスタＴｒ２が疑似ＧＮＤ線３０に接続されていな
ければ、図３（ｇ）の点線に示すように疑似ＧＮＤ線３
０の電位Ｖｓｓ′が浮上がるが、ｎチャネルトランジス
タＴｒ２の作用により、図３（ｇ）の実線で示すよう
に、浮上がりを抑えることができる。
【００５３】また、センス動作後に、リードサイクル時
では、コラムアドレスの変化により、図３（ｅ）に示す
コラム活性化信号／ＣＥが活性化し、コラム選択線が活
性化され、特定のビット線とＩ／Ｏ線とが接続される。
そして、Ｉ／Ｏ線の電位がビット線に流れ込み、図３
（ｇ）に示すように、疑似ＧＮＤ線３０の電位Ｖｓｓ′
が浮上がる。この場合も、センス活性化のときと同様に
して、コラム活性化信号／ＣＥの活性化を受けて、期間
ｔ２だけ内部発生信号φが電源電位のレベルにされる。
ライトサイクル時も同様の考え方により、Ｉ／Ｏ線から
ビット線にデータを書込むタイミングである期間だけ内
部発生信号φを電源電位Ｖｃｃのレベルにすれば同じ効
果を得ることができる。
【００５４】ここで、内部発生信号φのタイミングとし
て、この実施例では、センスアンプ活性化信号／ＳＥ，
コラム活性化信号／ＣＥを例に挙げたが、センス開始も
しくはＩ／Ｏ線とビット線がつながるタイミング前後の
内部信号であればどれであっても構わない。また、ｎチ
ャネルトランジスタＴｒ１はゲートとドレインを短絡し
て疑似ＧＮＤ線３０に接続し、ソースを接地電位Ｖｓｓ
に接続したが、ゲートとドレインとを短絡して接地電位
Ｖｓｓに接続し、ソースを疑似ＧＮＤ線３０に接続した
ｐチャネルトランジスタを用いるようにしてもよい。ま
た、上述の説明では、センスアンプの開始前後とＩ／Ｏ
線とビット線とがつながるタイミング前後の両方で内部
発生信号φを活性化するようにしたが、いずれか一方だ
けであってもよい。
【００５５】図４は第１の発明の第２の実施例を示す回
路図である。この図４に示した実施例は、図３に示した
実施例におけるｎチャネルトランジスタＴｒ２の動作に
よる疑似ＧＮＤ線３０のレベル低下を改善するために、
クランプ回路７を疑似ＧＮＤ線３０に接続したものであ
る。クランプ回路７は基準電圧と疑似ＧＮＤ線３０の電
位Ｖｓｓ′とを比較する差動増幅回路７１と、この差動
増幅回路７１の出力を受けて疑似ＧＮＤ線３０に電位を
充電するためのｎチャネルトランジスタＴｒ３とを含
む。ｎチャネルトランジスタＴｒ３のゲートは差動増幅
回路７１の出力に接続され、そのドレインは電源電位Ｖ
ｃｃに接続され、ソースは疑似ＧＮＤ線３０に接続され
る。差動増幅回路７１は基準電圧より疑似ＧＮＤ線３０
のレベルＶｓｓ′が低ければ、「Ｈ」レベル信号を出力
してｎチャネルトランジスタＴｒ３を導通させ、電源電
位Ｖｃｃから「Ｈ」レベル信号を疑似ＧＮＤ線３０に出
力して充電し、疑似ＧＮＤ線３０の電位が高くなれば、
差動増幅回路７１はｎチャネルトランジスタＴｒ３の導
通を非導通にし、図３で説明したｎチャネルトランジス
タＴｒ２の導通期間ｔ１またはｔ２のミスマッチによる
疑似ＧＮＤ電線３０のレベル低下を抑制する。
【００５６】図５は第２の発明の第１の実施例を示す図
である。この図５に示した実施例は、疑似ＧＮＤ線３０
のレベルとほぼ同じレベルの電圧を発生する基準電圧発
生回路８１と、この基準電圧と疑似ＧＮＤ線３０のレベ
ルとを比較する差動増幅回路８と、この差動増幅回路８
の出力を受けるｎチャネルトランジスタＴｒ３とを含
む。ｎチャネルトランジスタＴｒ３のゲートは差動増幅
回路８の出力に接続され、そのドレインは疑似ＧＮＤ線
３０に接続され、そのソースは接地電位Ｖｓｓに接続さ
れる。そして、この実施例では、基準電圧発生回路８１
から出力される基準電圧よりも疑似ＧＮＤ線３０のレベ
ルが高ければ、差動増幅回路８から「Ｈ」レベル信号が
ｎチャネルトランジスタＴｒ３のゲートに与えられる。
応じて、ｎチャネルトランジスタＴｒ３は導通し、疑似
ＧＮＤ線３０の電位を放電し、疑似ＧＮＤ線３０の電位
が基準電圧よりも低くなれば、差動増幅回路８がｎチャ
ネルトランジスタＴｒ３による放電を停止することによ
り、疑似ＧＮＤ線３０のレベルを接地電位よりも高いレ
ベルＶｓｓ′に維持する。
【００５７】図６は第２の発明の第２の実施例を示す回
路図である。この図６に示した実施例は、図５に示した
実施例において、差動増幅回路８の応答遅延による疑似
ＧＮＤ線３０のレベル低下を改善したものである。すな
わち、ｎチャネルトランジスタＴｒ３のドレインと疑似
ＧＮＤ線３０との間にダイオードＤ１が接続される。こ
のように、ダイオードＤ１をｎチャネルトランジスタＴ
ｒ３のドレインと疑似ＧＮＤ線３０との間に接続するこ
とにより、ダイオードＤ１に微小電流が流れていれば、
疑似ＧＮＤ線３０は接地電位Ｖｓｓレベルまで引かれる
ことなく、ダイオードＤ１の拡散電位（約０．６Ｖ）分
だけ上昇し、疑似ＧＮＤ線３０のレベル低下を抑制し、
安定した疑似ＧＮＤ線３０の電位を得ることができる。
【００５８】図７は第２の発明の第３実施例を示す回路
図である。この図７に示した実施例は、図６に示した実
施例における差動増幅回路８の応答遅延による疑似ＧＮ
Ｄ線３０のレベル低下を改善したものである。すなわ
ち、ダイオードＤ１とｎチャネルトランジスタＴｒ３の
ドレインの接続点と、接地電位との間にデカップリング
用コンデンサＣ１が接続される。一般的には、デカップ
リングコンデンサは、疑似ＧＮＤ線３０に接続されるべ
きであるが、この場合内部回路５の動作による電流変化
がデカップリング用のコンデンサによって吸収されてし
まい、ダイオードＤ１による補償効果が出にくくなる。
そこで、図７に示すように、ダイオードＤ１とｎチャネ
ルトランジスタＴｒ３のドレインの接続点と接地間にデ
カップリング用のコンデンサＣ１を接続し、ダイオード
Ｄ１による拡散電位部の補償が効きにくくなるのを防止
し、疑似ＧＮＤ線３０のレベル低下を抑制し、安定した
電位Ｖｓｓ′を得ることができる。
【００５９】図８は第２の発明の第４実施例を示す回路
図である。この実施例は、図５に示した実施例におい
て、大電流消費時の差動増幅回路８の応答遅延による疑
似ＧＮＤ線３０レベルの浮きを改善したものであり、図
５に示した実施例に加えて、図２の実施例を加えて構成
される。すなわち、差動増幅回路８には、ｎチャネルト
ランジスタＴｒ４からなる差動増幅回路停止回路が接続
され、ｎチャネルトランジスタＴｒ３のゲートにはｎチ
ャネルトランジスタＴｒ５からなる浮き防止回路が接続
される。すなわち、ｎチャネルトランジスタＴｒ４のド
レインは差動増幅回路８の活性化入力端子に接続され、
そのソースは接地される。ｎチャネルトランジスタＴｒ
５のドレインは電源電位Ｖｃｃに接続され、そのソース
はｎチャネルトランジスタＴｒ３のゲートに接続され
る。そして、内部発生信号φがインバータ２９で反転さ
れ、ｎチャネルトランジスタＴｒ４およびＴｒ５のそれ
ぞれのゲートに与えられる。
【００６０】図９は図８の動作を説明するためのタイム
チャートである。次に、図９を参照して、図８の実施例
の動作について説明する。メモリセルアレイ内に大電流
が流れる期間、つまりセンス開始もしくはＩ／Ｏ線とビ
ット線がつながるタイミングが図９（ｄ）に示すセンス
アンプ活性化信号／ＳＥ，図９（ｅ）に示すコラム活性
化信号／ＣＥを受けて、図９（ｆ）に示す内部発生信号
φをインバータ９で反転して、ｎチャネルトランジスタ
Ｔｒ４を非導通にし、差動増幅回路８の動作を停止させ
る。また、内部発生信号φが「Ｌ」レベルになると、ｎ
チャネルトランジスタＴｒ５が導通し、電源電位Ｖｃｃ
からｎチャネルトランジスタＴｒ３のゲートに「Ｈ」レ
ベル信号が強制的に与えられ、このｎチャネルトランジ
スタＴｒ３を強制的に動作させることにより、疑似ＧＮ
Ｄ線３０の浮上がりが防止される。
【００６１】図１０は第３の発明の第１の実施例を示す
回路図である。この図１０に示した実施例は、センスア
ンプ２のセンスアンプドライブ線ＳＮが「Ｌ」レベルの
とき、接地電位Ｖｓｓよりも高い疑似ＧＮＤ線３０のレ
ベルＶｓｓ′となるように構成したものである。
【００６２】一般に、ＤＲＡＭの読出動作は、前述の図
１０１で説明したように、ロウアドレスストローブ信号
／ＲＡＳが立下がった後、ロウアドレスによりワード線
ＷＬが活性化され、メモリセル内の情報がビット線ＢＬ
に伝達され、センスアンプ２によって増幅される。セン
スアンプ２，４は図１０１に示したように、基本的にｎ
チャネルとｐチャネルの２つのセンスアンプで構成され
ており、各センスアンプ２，４は２つのトランジスタの
ゲートとドレインをクロスカップル接続し、ソースが共
通接続され、この共通接続されたノードがｎチャネルト
ランジスタＴｒ６を介して１／２（Ｖｃｃ＋Ｖｓ）のラ
インに接続されている。そして、ｎチャネルトランジス
タＴｒ６が導通状態になると、センスが開始され、ビッ
ト線ＢＬの微小電位差が電源線レベルまで増幅され、メ
モリセルに再書込が行なわれる。この図１０に示した実
施例では、センスアンプドライブラインＳＮと接地電位
Ｖｓｓの間にｐチャネルトランジスタＴｒ７が接続され
る。そして、センスアンプドライブラインＳＮの電位
は、ｐチャネルトランジスタＴｒ７のしきい値電圧Ｖｔ
ｈｐ以下に下がらないようにされている。ｐチャネルト
ランジスタＴｒ７のゲートには内部発生信号φが与えら
れる。
【００６３】図１１は図１０の動作を説明するためのタ
イムチャートである。次に、図１１を参照して、図１０
の実施例の動作について説明する。まず、スタンバイ時
には、図１１（ａ）に示すように、ロウアドレスストロ
ーブ信号／ＲＡＳが「Ｈ」レベルになっているため、内
部発生信号φｐが図１１（ｄ）に示すように「Ｈ」レベ
ルになっている。この内部発生信号φｐはｎチャネルト
ランジスタＴｒ６のゲートに与えられるので、ｎチャネ
ルトランジスタＴｒ６が導通し、センスアンプドライブ
線ＳＮが１／２（Ｖｃｃ＋Ｖｔｈｐ）のレベルにプリチ
ャージされる。そして、ロウアドレスストローブ信号／
ＲＡＳが「Ｌ」に立下がり、かつ図１１（ｂ）に示すよ
うに、センスアンプ活性化信号／ＳＥが「Ｌ」レベル立
下がると、内部発生信号φが「Ｌ」レベルになる。この
内部発生信号φに応じて、ｐチャネルトランジスタＴｒ
７が導通し、センスが開始される。センスアンプドライ
ブラインＳＮのレベルがｐチャネルトランジスタＴｒ７
のしきい値電圧Ｖｔｈｐと同程度となると、非導通にな
り、センスアンプ２の「Ｌ」レベル側の最終レベルはし
きい値電圧Ｖｔｈｐとなり、メモリセルに書込まれる
「Ｌ」レベルはしきい値電圧Ｖｔｈｐと同等となる。
【００６４】図１２は第３の発明の第２実施例を示す回
路図である。この図１２に示した実施例は、前述の図１
０に示した実施例において、大電流消費時におけるｐチ
ャネルトランジスタＴｒ７がしきい値電圧付近で交差す
ることによって高抵抗化し、センスアンプ駆動ラインＳ
Ｎの電圧が浮上がるのを改善したものである。すなわ
ち、ｐチャネルトランジスタＴｒ７のゲートに加わる内
部発生信号φは図１２に示した切換回路から発生され
る。切換回路はｎチャネルトランジスタＴｒ８とＴｒ９
とから構成される。ｎチャネルトランジスタＴｒ８のゲ
ートにはセンスアンプ活性化信号／ＳＥが「Ｌ」レベル
に立下がってから期間ｔ１だけ「Ｈ」レベルになり、そ
れ以外の時間は「Ｌ」レベルになる制御信号／φｔが与
えられ、ｎチャネルトランジスタＴｒ９のゲートにはそ
の期間ｔ１だけ「Ｌ」レベルになり、それ以外の期間は
「Ｈ」レベルになる制御信号φｔが与えられる。ｎチャ
ネルトランジスタＴｒ８のソースは接地され、ｎチャネ
ルトランジスタＴｒ９のドレインには、負電位発生回路
９から負電圧−Ｖｂが与えられる。この負電圧−Ｖｂは
よりよい改善効果を得るために、図１０のｐチャネルト
ランジスタＴｒ７のしきい値電圧Ｖｔｈｐよりも大きい
電圧に選ばれるのが好ましい。ｎチャネルトランジスタ
８のドレインとｎチャネルトランジスタＴｒ９のソース
は共通接続されて、図１０のｐチャネルトランジスタＴ
ｒ７のゲートに与えられる。
【００６５】図１３は図１２の動作を説明するためのタ
イムチャートである。次に、図１３を参照して、図１２
の動作について説明する。図１３（ｂ）に示すように、
センスアンプ活性化信号／ＳＥが「Ｌ」レベルに立下が
ると、制御信号φｔが「Ｈ」レベルに立上がり、ｎチャ
ネルトランジスタＴｒ９が導通する。それによって、負
電圧−Ｖｂが内部発生信号φとして図１０のｐチャネル
トランジスタＴｒ７のゲートに与えられる。これによっ
て、ｐチャネルトランジスタＴｒ７が導通しやすくな
り、低抵抗化を図ることができ、センスアンプ駆動ライ
ンＳＮが浮上がるのを防止できる。
【００６６】すなわち、図１０に示したｐチャネルトラ
ンジスタＴｒ７のゲートに図１１（ｃ）に示すように、
「Ｌ」レベルが接地電位Ｖｓｓである内部発生信号φを
与えると、図１３（ｄ）の点線で示すように、センスア
ンプ駆動ラインＳＮが「Ｈ」レベルから「Ｌ」に立下が
る波形が緩やかになり、それに伴って、図１３（ｅ）に
示すように、ビット線ＢＬ，／ＢＬの電位が点線で示す
ように緩やかに立下ってしまい、高速性が劣ってしま
う。これに対して、図１２に示した実施例の切換回路に
よって、センス開始時の大電流が流れる期間ｔ１だけｐ
チャネルトランジスタＴｒ７のゲートに負電位−Ｖｂを
与えることによって、センスアンプ駆動ラインＳＮは図
１３（ｄ）に示すように急峻に立下げることができ、高
速性を改善できる。そして、期間ｔ１経過後に、制御信
号／φｔによってｎチャネルトランジスタＴｒ８が導通
し、内部発生信号φは接地電位Ｖｓｓレベルになる。
【００６７】図１４は第３の発明の第３実施例を示すタ
イムチャートである。この実施例は、図１３の実施例よ
りも、さらに図１０のｐチャネルトランジスタＴｒ７の
高抵抗化によるセンスアンプ駆動ラインＳＮの浮上がり
を改善するものである。すなわち、センス開始時の大電
流が流れる期間ｔ１のうち、前半の期間ｔ２は内部発生
信号φが接地電位Ｖｓｓのレベルにされ、後半の期間ｔ
３だけ負電位−Ｖｂレベルにされる。このために、図１
２に示すｎチャネルトランジスタＴｒ８のゲートには、
期間ｔ２と期間ｔ１以降の期間だけ「Ｈ」レベルになる
制御信号／φｔが与えられる。この実施例では、図１２
に示した実施例に比べて、負電位−Ｖｂをｐチャネルト
ランジスタＴｒ７のゲートに与える期間を短くできるの
で、負電位発生回路９の負担を軽減できる。
【００６８】図１５は第４の発明の第１実施例を示す電
気回路図である。この図１５に示した実施例は、半導体
基板内に疑似ＧＮＤレベル信号を発生する回路を設け、
センスアンプが電源電位Ｖｃｃと疑似ＧＮＤ線３０でビ
ット線を振幅させる回路構成に対して、ワード線を駆動
するワードドライブ回路の接地レベルをスイッチ回路１
２により接地電位Ｖｓｓと疑似ＧＮＤ線３０のレベルＶ
ｓｓ′に切換可能に構成したものである。より具体的に
説明すると、ロウデコーダ１１はロウアドレス信号をデ
コードし、デコードしたワード信号をワードドライバ１
０に与える。ワードドライバ１０はｐチャネルトランジ
スタ７１とｎチャネルトランジスタ７２とを含み、ｐチ
ャネルトランジスタ７１のゲートとｎチャネルトランジ
スタ７２のゲートにはロウデコーダ１１からワード信号
が与えられる。ｐチャネルトランジスタ７１のドレイン
には昇圧電圧Ｖｐｐが与えられ、ｐチャネルトランジス
タ７１のソースとｎチャネルトランジスタ７２のドレイ
ンはワード線ＷＬに接続される。ｎチャネルトランジス
タ７２のソースはスイッチ回路１２に接続され、スイッ
チ回路１２は接地電位Ｖｓｓと疑似ＧＮＤ線３０の電位
Ｖｓｓ′とを切換える。スイッチ回路１２は図１６に示
すように、ｎチャネルトランジスタＴｒ１０とＴｒ１１
とを含み、ｎチャネルトランジスタＴｒ１０のゲートに
は内部発生信号／φが与えられ、ｎチャネルトランジス
タＴｒ１１のゲートには内部発生信号φが与えられる。
ｎチャネルトランジスタＴｒ１０のドレインとｎチャネ
ルトランジスタＴｒ１１のドレインは図１５に示したｎ
チャネルトランジスタＴｒ７２のソースに接続され、ｎ
チャネルトランジスタＴｒ１０のソースは接地電位Ｖｓ
ｓに接続され、ｎチャネルトランジスタＴｒ１１のソー
スは疑似ＧＮＤ線３０の電位Ｖｓｓ′に接続される。
【００６９】なお、ワード線ＷＬとビット線ＢＬとの交
点にはメモリセル１４が接続され、ビット線ＢＬと／Ｂ
Ｌはセンスアンプ１３に接続される。センスアンプ１３
には電源電圧Ｖｃｃと疑似ＧＮＤ線３０の電位Ｖｓｓが
与えられている。
【００７０】図１７は図１５に示した実施例の動作を説
明するためのタイムチャートである。次に、図１７を参
照しながら、図１５の実施例の動作について説明する。
図１７（ｂ）に示すロウアドレス信号がロウデコーダ１
１に与えられると、ロウデコーダ１１からワード線駆動
信号ＷＤがワードドライバ１０に与えられる。このと
き、図１７（ｄ）に示すように、スイッチ１２に与えら
れる内部発生信号φは「Ｌ」レベルになっており、／φ
は「Ｈ」レベルになっている。このため、スイッチ回路
１２は接地電位ＶｓｓをｎチャネルトランジスタＴｒ７
２のソースに与える。そして、図１７（ａ）に示すよう
に、ロウアドレスストローブ信号／ＲＡＳが「Ｌ」レベ
ルになった後、期間ｔ４経過後であって、ワード線駆動
信号が「Ｌ」レベルに立下がる期間ｔ５経過前に、内部
発生信号φが「Ｈ」レベルになり、／φが「Ｌ」レベル
になる。このため、スイッチ回路１２は疑似ＧＮＤ線３
０の電位Ｖｓｓ′をｎチャネルトランジスタＴｒ７２の
ソースに与える。その結果、図１７（ｅ）に示すよう
に、ワード線ＷＬは、接地電位Ｖｓｓから疑似ＧＮＤ線
３０の電位Ｖｓｓ′に立上がった後、昇圧電圧Ｖｐｐま
で立上げられる。
【００７１】一方、図示しない非選択のワードドライバ
の接地電位はＶｓｓのままであるため、非選択のワード
線はＶｓｓレベルを維持している。
【００７２】このように、ワード線ＷＬを図１７（ｅ）
に示すように、接地電位Ｖｓｓのレベルから一旦疑似Ｇ
ＮＤ線３０の電位Ｖｓｓ′に立上げた後、昇圧電圧Ｖｐ
ｐまで立上げるようにしているので、昇圧電源Ｖｐｐで
駆動する負荷が軽減され、ワード線ＷＬの立上げの高速
化が可能となる。
【００７３】図１８は第４の発明の第２実施例を示すブ
ロック図である。この図１８に示した実施例は、前述の
図１５に示した実施例のように、選択されたワードドラ
イバのみの接地電位を疑似ＧＮＤ線３０の電位Ｖｓｓ′
に切換えるのではなく、選択されたワードドライバを含
むワードドライバ群の接地電位を疑似ＧＮＤ線３０の電
位Ｖｓｓ′に切換えることにより、スイッチ回路の数を
低減するようにしたものである。すなわち、複数のメモ
リセルアレイブロックＭＣ１，ＭＣ２，ＭＣ３がセンス
アンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４のそれぞれの間
に配置されており、各メモリセルアレイブロックＭＣ１
〜ＭＣ３のそれぞれに対応してワードドライバＷＤ１〜
ＷＤ３が設けられている。これらのワードドライバＷＤ
１〜ＷＤ３にロウデコーダ１１からワード線駆動信号が
与えられる。ワードドライバＷＤ１〜ＷＤ３はそれぞれ
対応のメモリセルアレイブロックＭＣ１〜ＭＣ３のワー
ド線を駆動する。さらに、各ワードドライバＷＤ１〜Ｗ
Ｄ３の接地電位をＶｓｓと疑似ＧＮＤ線３０の電位Ｖｓ
ｓ′に切換えるために、スイッチ回路ＳＷ１〜ＳＷ３が
設けられていて、各スイッチ回路ＳＷ１〜ＳＷ３はブロ
ック選択信号ＢＳ１〜ＢＳ３によって個別的に選択され
る。
【００７４】図１９は図１８に示したスイッチ回路の一
例を示す回路図である。図１８に示したスイッチ回路Ｓ
Ｗ１〜ＳＷ３は図１９に示すように、ｎチャネルトラン
ジスタＴｒ１２とＴｒ１３とインバータ１４とを含み、
ｎチャネルトランジスタＴｒ１２とＴｒ１３の各ゲート
にはブロック選択信号ＢＳｉが与えられ、各ドレインは
共通接続されてワードドライバＷＤｉの接地ラインＶＳ
ｉに接続されている。ｎチャネルトランジスタＴｒ１２
のソースは疑似ＧＮＤ線３０の電位Ｖｓｓ′に接続され
ており、ｎチャネルトランジスタＴｒ１３のソースは接
地電位Ｖｓｓに接続されている。
【００７５】図２０は図１８の動作を説明するためのタ
イムチャートである。今、図２０（ａ）に示すように、
ブロック選択信号ＢＳ２によってワードドライバＷＤ２
が選択されると、ワードドライバＷＤ２の接地ラインが
図２０（ｂ）に示すように、接地電位Ｖｓｓから疑似Ｇ
ＮＤ線３０の電位Ｖｓｓ′に立上げられる。そして、ロ
ウデコーダ１１からのワード線駆動信号ＷＤ２１が図２
０（ｃ）に示すタイミングで「Ｈ」レベルに立上がる前
に、図２０（ｄ）に示すように、ワードドライバＷＤ２
に接続されている選択されたワード線ＷＬ２１および選
択されていないワード線ＷＬ２２が接地電位Ｖｓｓから
疑似ＧＮＤ線３０の電位Ｖｓｓ′に立上げられる。ワー
ド線駆動信号ＷＤ２１が「Ｈ」に立上げられると、ワー
ド線ＷＬ２１のみが昇圧電圧Ｖｐｐに立上げられる。こ
のとき、選択されていないワード線ＷＬ２２は図２０
（ｅ）に示すように、そのまま疑似ＧＮＤ線の電位Ｖｓ
ｓ′を維持しているため、ディスターブリフレッシュ特
性が悪化することはない。
【００７６】なお、図２０（ｆ）に示すように、ブロッ
ク選択信号ＢＳ１，ＢＳ３は「Ｌ」レベルになっている
ため、ワードドライバＷＤ１，３は非選択であり、その
接地ラインは図２０（ｇ）に示すように、接地電位Ｖｓ
ｓのままであり、ワード線ＷＬ１，ＷＬ３も図２０
（ｈ）に示すように、接地電位Ｖｓｓのままとなってい
る。
【００７７】なお、図１８に示した実施例では、一例と
して、センスアンプＳＡ１〜ＳＡ４によって区切られた
メモリセルアレイブロックＭＣ１〜ＭＣ３をこの発明の
対象としたが、それ以外の任意のブロックに対して接地
電位を切換えるようにしてもよい。
【００７８】図２１は第４の発明の第３実施例の動作を
説明するためのタイムチャートである。前述の図１８に
示した実施例では、選択されたブロック内のワード線の
「Ｌ」レベルのすべてが疑似ＧＮＤ線３０の電位Ｖｓ
ｓ′になると、選択されたブロック内の非選択ワード線
につながっているメモリセルのディスターブリフレッシ
ュ特性を悪化させてしまう。そこで、この図２１に示し
た実施例はこの問題を改善する。すなわち、図２１
（ａ）に示すように、ブロック選択信号ＢＳ２の立上が
りを受けて、スイッチ回路の活性化信号φ２は図２１
（ｂ）に示すように、期間ｔ７の間のみ「Ｈ」レベルと
なる。そして、活性化信号φ２の立上がりより選択ブロ
ックのワード線の「Ｌ」レベルは疑似ＧＮＤ線３０の電
位Ｖｓｓ′となる。そして、ブロック選択信号ＢＳ２が
立上がってから期間ｔ１経過後、特定のワードドライバ
ＷＤ２が活性化され、選択されたワード線ＷＬ２１は昇
圧電圧Ｖｐｐレベルまで立上げられる。活性化信号φ２
が期間ｔ２を経過して立下がると、非選択のワード線Ｗ
Ｌ２２のレベルは疑似ＧＮＤ線３０の電位Ｖｓｓ′から
接地電位Ｖｓｓになる。これにより、選択ブロック内の
非選択ワード線につながっているメモリセルのディスタ
ーブリフレッシュ特性の悪化を防止することが可能とな
る。
【００７９】図２２は第５の発明の一実施例を示す回路
図である。この実施例は、図４の実施例に図５の実施例
を付加して、さらにサブスレッショルド電流などのリー
ク分のレベル低下を補償するためにサスティン回路１５
を設けたものである。すなわち、疑似ＧＮＤ線３０に
は、図４に示した実施例と同様にして、ｎチャネルトラ
ンジスタＴｒ１とＴｒ２が接続されるとともに、図５に
示したｎチャネルトランジスタＴｒ３と差動増幅回路８
とが接続される。さらに、疑似ＧＮＤ線３０には、サス
ティン回路１５が接続される。サスティン回路１５は発
振器１６とポンピング回路１７とを含み、発振器１６で
発振された発振信号に応じてポンピング回路１７は電源
電圧Ｖｃｃを断続的に疑似ＧＮＤ線３０に供給する。
【００８０】次に、図２２の実施例の動作について説明
する。まず、スタンバイ時には、ダイオード接続された
ｎチャネルトランジスタＴｒ１からこのｎチャネルトラ
ンジスタＴｒ１のしきい値電圧Ｖｔｈｎのレベルが疑似
ＧＮＤ線３０に出力される。ここで、疑似ＧＮＤ線３０
に接続されたサスティン回路は発振器１６の発振出力に
応じて、ポンピング回路１７が電源電圧Ｖｃｃを断続的
に疑似ＧＮＤ線３０に供給し、サブスレッショルド電流
などのリーク分のレベル低下を補償する。
【００８１】アクティブ時には、大電流が消費される期
間であるセンスアンプ動作時のみｎチャネルトランジス
タＴｒ２が導通し、センス電源線の低抵抗化が図られ、
疑似ＧＮＤ線３０の浮きが制御され、センス動作の高速
化が図られる。それ以外のアクティブ期間では、特にコ
ラム系回路動作によるＩ／Ｏ線からの電荷流入による疑
似ＧＮＤ線３０の浮きを補償し、安定した電位Ｖｓｓ′
を維持するために、差動増幅回路８が活性化される。こ
の組合わせにより、低消費電流化を実現しつつ安定した
接地電位より高い電位Ｖｓｓ′を疑似ＧＮＤ線３０に発
生することが可能となる。
【００８２】図２３は第６の発明の第１実施例を示す回
路図である。この図２３に示した実施例は、前述の図５
７で説明したアレイ回路におけるセンスアンプを活性化
するためのセンスドライブラインＳＮが「Ｌ」レベルの
とき、接地電位よりも高い疑似ＧＮＤ電位Ｖｓｓ′にす
るものである。このため、比較回路８と疑似ＧＮＤレベ
ル発生回路１９とが設けられ、比較回路８の出力によっ
て疑似ＧＮＤレベル発生回路１９から疑似ＧＮＤ電位Ｖ
ｓｓ′が発生され、センスドライブラインＳＮに与えら
れる。比較回路８は基準電圧とセンスドライブラインＳ
Ｎのレベルとを比較する。疑似ＧＮＤレベル発生回路１
９はたとえば比較回路８の出力に応じて導通する放電ト
ランジスタなどが用いられる。
【００８３】なお、比較回路８はセンスアンプ２が活性
化されているときのみ活性化されるように活性化信号が
与えられる。これは、プリチャージ時には、センスドラ
イブラインＳＮのレベルは所望のプリチャージレベルに
設定されるためである。
【００８４】図２４は図２３の動作を説明するためのタ
イムチャートである。前述の従来例の図５７の説明と同
様にして、ワード線ＷＬが図２４（ａ）に示すように、
昇圧電圧Ｖｐｐまで立上がると、初期信号が図２４
（ｅ）に示すようにビット線対ＢＬ，／ＢＬに読出され
る。そして、図２４（ｂ），（ｃ）に示すセンスアンプ
活性化信号Ｓ０，／Ｓ０により、センスアンプ２，４は
センス動作を開始する。このとき、比較回路８は活性化
信号Ｓ０によって活性化され、センスドライブラインＳ
Ｎのレベルと基準電圧とを比較し、センスドライブライ
ンＳＮのレベルが基準電圧と等しくなるまで疑似ＧＮＤ
レベル発生回路１９を放電させる。そして、センスドラ
イブラインＳＮのレベルが基準電圧と等しくなると、疑
似ＧＮＤレベル発生回路１９による放電動作を停止し、
センスドライブラインＳＮの電位降下が止まる。それに
よって、センスドライブラインＳＮの電位は接地電位よ
りも高い疑似ＧＮＤ電位Ｖｓｓ′となり、ビット線ＢＬ
の「Ｌ」レベルの電位は疑似ＧＮＤ電位Ｖｓｓ′とな
る。
【００８５】図２５は第６の発明の第２実施例を示す図
である。この実施例は、疑似ＧＮＤ電位Ｖｓｓ′を発生
する疑似ＧＮＤレベル発生回路１９を別個に設けてお
き、センスアンプ活性化信号Ｓ０によってｎチャネルト
ランジスタＴＲ１４が導通すると、強制的にセンスドラ
イブラインＳＮの電位を疑似ＧＮＤ電位Ｖｓｓ′に放電
するようにしたものである。前述の図２３に示した実施
例では、各センスアンプごとに比較回路８と疑似ＧＮＤ
レベル発生回路９とを配置する必要があったが、この図
２５に示した実施例では、多数のセンスアンプに対し
て、１個の疑似ＧＮＤレベル発生回路１９を設けるだけ
でよく、各センスアンプに対応してｎチャネルトランジ
スタＴｒ１４を配置すればよいので、配置スペースを小
さくできる。
【００８６】図２６は第６の発明の第３実施例を示す図
である。この実施例は、センスドライブラインＳＮを接
地電位に放電する経路と、センスドライブラインを疑似
ＧＮＤ電位Ｖｓｓ′に放電する２つの経路を設けたもの
である。すなわち、センスドライブラインＳＮにはｎチ
ャネルトランジスタＴｒ１５のドレインとｎチャネルト
ランジスタＴｒ１６のドレインが接続される。ｎチャネ
ルトランジスタＴｒ１５のソースは図２５に示した疑似
ＧＮＤレベル発生回路１９に接続され、ｎチャネルトラ
ンジスタＴｒ１６のソースは接地される。ｎチャネルト
ランジスタＴｒ１５のゲートには第２の活性化信号Ｓ０
２が与えられ、ｎチャネルトランジスタＴｒ１６のゲー
トには第１の活性化信号Ｓ０１が与えられる。
【００８７】図２７は図２６の動作を説明するためのタ
イムチャートである。次に、図２７を参照しながら図２
６の実施例の動作について説明する。センス開始時の時
間ｔ８において、図２７（ｄ）に示すように、第１の活
性化信号Ｓ０１が「Ｈ」レベルになり、ｎチャネルトラ
ンジスタＴｒ１６が導通する。その結果、センスドライ
ブラインＳＮは接地電位に向けて放電され、期間ｔ８を
経過すると、第１の活性化信号Ｓ０１が「Ｌ」レベルに
なってｎチャネルトランジスタＴｒ１６の放電を停止す
る。期間ｔ９になると、図２７（ｅ）に示すように、第
２の活性化信号Ｓ０２が「Ｈ」レベルになって、ｎチャ
ネルトランジスタＴｒ１５が導通し、センスドライブラ
インＳＮが疑似ＧＮＤ電位Ｖｓｓ′に向けて放電され
る。その結果、センスドライブラインＳＮが「Ｌ」レベ
ルに立下がる傾斜を急峻にでき、応答性を高めることが
できる。
【００８８】すなわち、図２６に示すｎチャネルトラン
ジスタＴｒ１６が設けられていない場合には、センス開
始直後からｎチャネルトランジスタＴｒ１５のみでセン
スドライブラインＳＮの疑似ＧＮＤ電位Ｖｓｓ′に放電
すると、ｎチャネルトランジスタＴｒ１５のソース・ド
レイン間の電圧が低くなり、ｎチャネルトランジスタＴ
ｒ１５の放電する力が弱ってきて、立下がりが鈍ってく
る。これに対して、ｎチャネルトランジスタＴｒ１６を
ｎチャネルトランジスタＴｒ１５に対して並列に設け、
初期段階でセンスドライブラインＳＮのレベルを接地電
位に放電することにより、両者の電位差が大きいことに
より、放電する力が大きく、立下がる傾斜を急峻にでき
る。
【００８９】なお、図２６における第１の活性化信号Ｓ
０１と第２の活性化信号Ｓ０２の切換には、単に遅延回
路を用いてもよく、あるいはセンスドライブラインＳＮ
のレベル変化もしくはビット線のレベル変化をモニタし
て切換えるようにしてもよい。
【００９０】図２８は第６の発明の第４実施例を示す図
である。この実施例は、図２６に示したｎチャネルトラ
ンジスタＴｒ１５と接地間にｎチャネルトランジスタＴ
ｒ１７を直列接続し、このｎチャネルトランジスタＴｒ
１７のしきい値電圧分だけセンスドライブラインＳＮの
レベルを高くするようにしたものである。すなわち、ｎ
チャネルトランジスタＴｒ１７のゲートはセンスドライ
ブラインＳＮに接続され、トランジスタＴｒ１７のドレ
インはトランジスタＴｒ１５のソースに接続され、トラ
ンジスタＴｒ１７のソースは接地される。この実施例に
おいても、第１の活性化信号Ｓ０１でトランジスタＴｒ
１６が導通してセンスドライブラインＳＮを放電した
後、第２の活性化信号Ｓ０２によってトランジスタＴｒ
１５が導通してセンスドライブラインＳＮの電位がトラ
ンジスタＴｒ１７のしきい値電圧になるまで放電され
る。一般に、センスアンプはセンス動作が安定した後の
センスドライブラインのレベルが充電も放電もされない
状態にあり、そのレベルを安定させるために、センスア
ンプにおけるリーク電流のみを補償すればよく、ダイオ
ード接続されたトランジスタＴｒ１７を用いることによ
り、その補償を実現できる。
【００９１】この図２８に示した実施例では、ダイオー
ド接続されたトランジスタＴｒ１７のしきい値電圧によ
って電位Ｖｓｓ′が得られるので前述の図２６に示した
ように、疑似ＧＮＤレベル発生回路１９を別個に設ける
必要がなくなる。
【００９２】図２９は第６の発明の第５実施例の回路図
である。この図２９に示した実施例は、比較回路２０に
よって基準電圧とセンスドライブラインＳＮのレベルと
を比較し、その比較出力で放電トランジスタＴｒ１６を
制御してセンスドライブラインＳＮを放電させ、センス
非活性時にトランジスタＴｒ２６によって放電トランジ
スタＴｒ１６の放電を停止させるようにしたものであ
る。
【００９３】比較回路２０はｐチャネルトランジスタＴ
ｒ２１〜Ｔｒ２３とｎチャネルトランジスタＴｒ２４と
Ｔｒ２５とを含む簡単なカレントミラー回路によって構
成されている。すなわち、トランジスタＴｒ２１のゲー
トには活性化信号／Ｓ０が与えられ、そのソースは電源
Ｖｃｃに接続され、ドレインはトランジスタＴｒ２２，
Ｔｒ２３のソースに接続されている。トランジスタＴｒ
２２のゲートには基準電圧が与えられ、トランジスタＴ
ｒ２３のゲートはセンスドライブラインＳＮに接続さ
れ、トランジスタＴｒ２２のドレインはノードＢを介し
てトランジスタＴｒ２４のドレインとトランジスタＴｒ
２６のドレインとトランジスタＴｒ１６のゲートに接続
されている。トランジスタＴｒ２３のドレインはノード
Ａを介してトランジスタＴｒ２５のドレインとゲートに
接続され、トランジスタＴｒ２４のゲートはトランジス
タＴｒ２５のゲートに接続され、トランジスタＴｒ２４
とＴｒ２５の各ソースは接地されている。トランジスタ
Ｔｒ１６のドレインはセンスドライブラインＳＮに接続
され、そのソースは接地されている。トランジスタＴｒ
２６のゲートには活性化信号／Ｓ０が与えられ、そのソ
ースは接地されている。
【００９４】次に動作について説明する。センスドライ
ブラインＳＮがたとえば１．２５Ｖに充電されていて、
基準電圧としてたとえば０．５ＶがトランジスタＴｒ２
２のゲートに与えられているものとする。トランジスタ
Ｔｒ２１は「Ｌ」レベルの活性化信号／Ｓ０が与えられ
ると導通し、トランジスタＴｒ２２とＴｒ２３のソース
に電源電圧Ｖｃｃを与える。このとき、トランジスタＴ
ｒ２３のゲートには基準電圧よりも高い１．２５Ｖの電
位が与えられているため、このトランジスタＴｒ２３に
流れる電流が少なく、ノードＡを充電できなくなり、ノ
ードＡの電位が下がっていき、トランジスタＴｒ２５に
流れる電流が少なくなる。
【００９５】一方、トランジスタＴｒ２２は基準電圧が
０．５Ｖであるため導通し、ノードＢを「Ｈ」レベルに
する。このとき、トランジスタＴｒ２６のゲートには
「Ｌ」レベルの活性化信号／Ｓ０が与えられているた
め、このトランジスタＴｒ２６は非導通になっている。
このため、放電トランジスタＴｒ１６のゲートは「Ｈ」
レベルになり、導通してセンスドライブラインＳＮの電
位を放電する。ノードＡの電位が低下すると、トランジ
スタＴｒ２５が導通しにくくなり、今度はノードＡが
「Ｈ」レベルになり、ノードＢが「Ｌ」レベルになって
放電トランジスタＴｒ１６がセンスドライブラインＳＮ
の電位の放電を停止する。
【００９６】図３０は第６の発明の第７実施例を示す回
路図である。この実施例は、前述の図２９に示した実施
例のトランジスタＴｒ２４とＴｒ２５の各ソースに、負
電位発生回路９から負電位を与えるようにしたものであ
る。これは、基準電圧が低い場合には、カレントミラー
回路２０はその動作範囲が外れることがあるので、カレ
ントミラー回路２０の接地電位をより低い負電位に設定
することにより、比較レベルをカレントミラー回路２０
の動作範囲内に設定する。
【００９７】図３１は第６の発明の第８実施例を示す回
路図である。この図３１に示した実施例は、図２９に示
した実施例に比べて、トランジスタＴｒ２３のゲートと
センスドライブラインＳＮとの間にレベル変換回路を設
け、比較レベルが低くても、カレントミラー回路２０の
動作範囲内で動作するようにしたものである。すなわ
ち、トランジスタＴｒ２３のゲートはトランジスタＴｒ
２７のドレインとゲートとに接続され、トランジスタＴ
ｒ２７のソースには電源電圧Ｖｃｃが抵抗２１を介して
与えられ、トランジスタＴｒ２７のソースはセンスドラ
イブラインＳＮに接続される。トランジスタＴｒ２７は
ダイオード接続されているため、センスドライブライン
ＳＮの電位がトランジスタＴｒ２７のしきい値電圧Ｖｔ
ｈ分だけレベルシフトされてトランジスタＴｒ２３のゲ
ートに与えられる。
【００９８】なお、比較レベルとなる基準電圧は図２９
に示した実施例に比べて高い電圧、たとえば１．０Ｖに
設定される。そして、この基準電圧とレベルシフトされ
たセンスドライブラインＳＮの電位とがカレントミラー
回路２０によって比較され、その比較出力によって放電
トランジスタＴｒ１６が制御される。
【００９９】図３２は第６の発明の第９実施例を示す回
路図であり、図３３は図３２のカレントセンサを比較回
路として用いた実施例を示す回路図である。
【０１００】カレントセンサ３１は電源電圧Ｖｃｃと接
地間に、ｐチャネルトランジスタＴｒ３１とｎチャネル
トランジスタＴｒ３３，Ｔｒ３５およびＴｒ３７を直列
接続した経路と、ｐチャネルトランジスタＴｒ３２とｎ
チャネルトランジスタＴｒ３４，Ｔｒ３６およびＴｒ３
８を直列接続した経路とを含み、２つの経路に流れる電
流を比較して、比較出力を導出する。
【０１０１】具体的には、図３３に示すように、トラン
ジスタＴｒ３５，Ｔｒ３６のゲートに基準電圧が入力さ
れ、トランジスタＴｒ３７およびＴｒ３８のそれぞれの
ドレインとゲートがダイオード接続され、センスドライ
ブラインＳＮに接続される。トランジスタＴｒ３７のゲ
ートがセンスドライブラインＳＮに接続されていない場
合には、トランジスタＴｒ３７，Ｔｒ３８はともにダイ
オード接続されているため、ノードＡ，Ｂはともに各ト
ランジスタＴｒ３７，Ｔｒ３８のしきい値電圧Ｖｔｈに
なっている。ところが、トランジスタＴｒ３７のゲート
にセンスドライブラインＳＮから高い電位が与えられる
と、ノードＡの電位が高くなり、ノードＡに流れる電流
Ｉｒ１が少なくなり、ノードＢに流れる電流Ｉｒ２が多
くなる。電流Ｉｒ１が少なくなると、ノードＣの電位が
高くなる。このノードＣには放電トランジスタＴｒ１６
のゲートが接続され、放電トランジスタＴｒ１６はノー
ドＣの電位が高くなることによって導通し、センスドラ
イブラインＳＮの電位を放電する。そして、センスドラ
イブラインＳＮの電位が放電され、その電位が低下する
に従って、ノードＡの電位も低下し、電流Ｉｒ１が多く
なり、逆にＩｒ２が少なくなる。そして、センスドライ
ブラインＳＮの電位が基準電圧とほぼ等しくなると、ノ
ードＣが「Ｌ」レベルになって、放電トランジスタＴｒ
１６が非導通になり、放電が停止される。
【０１０２】図３４はカレントセンサの他の例を示す回
路図である。この図３４に示したカレントセンサ３１
は、図３２に示したカレントセンサ３１のトランジスタ
Ｔｒ３５，Ｔｒ３６を省略して簡略化したものであり、
動作はほぼ同じである。
【０１０３】図３５はカレントセンサのさらに他の例を
示す回路図である。この図３５に示したカレントセンサ
は、図３４に示したカレントセンサ３２に対して、トラ
ンジスタＴｒ３９とＴｒ４１およびＴｒ４０とＴｒ４２
からなる電圧変換回路を接続し、カレントセンサ３１の
電流比較を電圧比較に変換するようにしたものである。
【０１０４】図３６はヒステリシス特性を持たせたカレ
ントセンサの回路図である。センスドライブラインＳＮ
の電位が放電され、比較電圧よりも低くなったとき、他
の回路の動作により、センスドライブラインＳＮの電位
が基準電圧よりも上昇し、再度基準電圧よりも低くなる
というセンスドライブラインＳＮの電位が振動すること
がある。このような振動を吸収するために、この図３６
に示した実施例では、カレントセンサ３２にヒステリシ
ス特性を持たせる。すなわち、カレントセンサ３２の比
較出力は、放電トランジスタＴｒ１６のゲートに与えら
れるとともに、制御回路４０にも与えられる。制御回路
４０はカレントセンサ３２の比較出力が「Ｈ」レベルで
あれば、トランジスタＴｒ３９のゲートに「Ｈ」レベル
信号を与える。トランジスタＴｒ３９のドレインはトラ
ンジスタＴｒ３８のゲートとドレインとに接続されてお
り、トランジスタＴｒ３９のソースは接地されている。
センスドライブラインＳＮの電位が基準電圧よりも高い
ときには、カレントセンサ３２の比較出力に応じて放電
トランジスタＴｒ１６がセンスドライブラインＳＮの電
位を放電させる。
【０１０５】このとき、制御回路４０はトランジスタＴ
ｒ３９を導通させるため、ノードＢに流れる電流はトラ
ンジスタＴｒ３８とＴｒ３９に流れる電流の合計である
ため、ノードＡに流れる電流よりも多くなっている。そ
して、センスドライブラインＳＮの電位が基準電圧より
も低くなると、カレントセンサ３２の比較出力は「Ｌ」
レベルになって放電トランジスタＴｒ１６は放電を停止
する。また、制御回路４０は比較出力が「Ｌ」になった
ことに応じて、トランジスタＴｒ３９を非導通にする。
このため、ノードＢに流れる電流Ｉｒ１がノードＡに流
れるＩｒ２に比べて少なくなるので、ノードＢの電位が
高くなり、実質的に比較レベルが上昇し、比較レベルに
ヒステリシスが生じることになる。そして、センスドラ
イブラインＳＮの電位が基準電圧よりも低くなったとき
には、ヒステリシス特性により、比較レベルが高くなる
ため、センスドライブラインＳＮのレベルが振動するの
を防止できる。
【０１０６】図３７は第６の発明をメモリセルのデータ
の保持時間をテストするテスト回路に適用した例を示す
ブロック図である。
【０１０７】上述の各実施例は、センスドライブライン
ＳＮの電位を接地電位よりも電位Ｖｓｓ′だけ高くする
ことにより、ビット線の低レベルでの電位を接地電位よ
りも高くして、ワード線トランジスタのサブスレッショ
ルドリークを防止することにある。
【０１０８】しかし、メモリセルのデータの保持時間
（リテンション時間）をテストする場合、サブスレッシ
ョルドリークが生じ易い状態でテストしたい場合があ
る。そこで、この図３７に示した実施例では、テストモ
ード時にはセンスドライブラインＳＮを接地電位にし、
通常の使用時にはセンスドライブラインの電位を疑似Ｇ
ＮＤ線の電位Ｖｓｓ′にする。
【０１０９】すなわち、カレントセンサ３１は基準電圧
とセンスドライブラインＳＮの電位とを比較し、その比
較出力を制御回路４１に与える。制御回路４１には活性
化信号Ｓ０とテスト信号とが与えられている。センスド
ライブラインＳＮにはトランジスタＴｒ４１とＴｒ４２
の各ドレインが接続され、トランジスタＴｒ４１のソー
スには、図２５に示した疑似ＧＮＤレベル発生回路１９
から疑似ＧＮＤ電位Ｖｓｓ′が与えられている。トラン
ジスタＴｒ４２のソースは接地される。制御回路４１は
活性化信号Ｓ０が与えられると、トランジスタＴｒ４１
のゲートに「Ｈ」レベル信号を与え、テスト時にはトラ
ンジスタＴｒ４２のゲートに「Ｈ」レベル信号を与え
る。
【０１１０】したがって、通常の使用時には、カレント
センサ３１によってセンスドライブラインＳＮの電位が
基準電圧よりも高いことが判別されかつ活性化信号Ｓ０
が与えられると、制御回路４１はトランジスタＴｒ４１
を導通させ、センスドライブラインＳＮを疑似ＧＮＤ電
位Ｖｓｓ′まで放電させる。テスト時には、制御回路４
１にテスト信号が与えられると、制御回路４１はトラン
ジスタＴｒ４２を導通させ、センスドライブラインＳＮ
を接地レベルまで放電させる。このため、ワード線トラ
ンジスタのサブスレッショルドリーク電流はこの発明を
適用した場合に比べて増大し、またアレイノイズによる
非選択ワード線のレベルの浮上がりも増加するため、ワ
ード線トランジスタのサブスレッショルドリーク電流が
増大する。したがって、ディスターブリフレッシュ特性
で表現されるメモリセル素子のリテンション時間特性が
悪化することになり、その時間を評価するテストにかか
る時間を短縮できる。
【０１１１】また、この実施例によれば、従来例に比べ
て、確実にディスターブテストによるメモリセル素子の
リテンション特性が向上するため、この実施例を適用し
た状態において目標とするリテンション時間を満足して
いれば、実施例を適用したときには必ずディスターブテ
ストによるリテンション時間特性が向上していることに
なる。したがって、ディスターブリフレッシュなどにか
かる時間を短縮することが可能となる。現在では、リフ
レッシュ時間にかかるテスト時間の増大、特にディスタ
ーブリフレッシュにかかるテスト時間の増大が懸念され
ているため、この実施例によるテスト時間の削減は非常
に有効となる。
【０１１２】図３８は第６の発明を各メモリブロックご
とに適用した一例を示す図である。この図３８に示した
例は、多数のメモリセル（図示せず）が配置されたメモ
リブロック５０上に複数の疑似ＧＮＤライン５１を配置
し、メモリブロック５０の外に疑似ＧＮＤレベル発生回
路１９を配置したものである。そして、疑似ＧＮＤ発生
回路１９から各疑似ＧＮＤライン５１に疑似ＧＮＤ電位
Ｖｓｓ′が供給される。各疑似ＧＮＤライン５１のそれ
ぞれに対応して放電トランジスタＴｒ１６が配置され、
それぞれのゲートに活性化信号Ｓ０が与えられる。そし
て、活性化信号Ｓ０が「Ｈ」レベルになると疑似ＧＮＤ
発生回路１９から発生された疑似ＧＮＤ電位Ｖｓｓ′が
センスドライブラインＳＮに供給される。
【０１１３】図３９は第６の発明を各メモリブロックに
適用した他の例を示す図である。この図３９に示した例
は、図２６に示した実施例を適用したものである。すな
わち、メモリブロック５０の外に比較回路８と疑似ＧＮ
Ｄレベル発生回路１９とトランジスタＴｒ１５が配置さ
れる。比較回路８は活性化信号Ｓ０が与えられると、セ
ンスドライブラインＳＮの電位と基準電圧とを比較し、
その比較出力に応じてトランジスタＴｒ１６を導通さ
せ、センスドライブラインＳＮを接地レベルまで放電さ
せる。比較回路８の出力は遅延回路８１によって遅延さ
れ、一定時間経過後にトランジスタＴｒ１５が導通し、
センスドライブラインＳＮの電位を疑似ＧＮＤ電位Ｖｓ
ｓ′まで放電させる。
【０１１４】図４０は第６の発明を各メモリブロックに
適用したさらに他の例を示す図である。メモリブロック
５０上には疑似ＧＮＤライン５１と接地ライン５２とが
交互に配置され、これらの各ライン５１と５２との間に
放電トランジスタＴｒ１４とＴｒ１６とが配置される。
メモリブロック５０の外には比較回路８と遅延回路８１
と疑似ＧＮＤレベル発生回路１９とが配置される。比較
回路８は活性化信号Ｓ０に応じて、基準電圧とセンスド
ライブラインＳＮの電位とを比較し、その比較出力に応
じて放電トランジスタＴｒ１６が導通し、センスドライ
ブラインＳＮが接地電位に放電される。遅延回路８１に
よって比較出力が遅延され、一定時間経過後にトランジ
スタＴｒ１４が導通し、センスドライブラインＳＮが疑
似ＧＮＤライン５１の電位Ｖｓｓ′に放電される。
【０１１５】図４１は第６の発明を各メモリブロックに
適用したその他の例を示す図である。この図４１に示し
た例は図２８に示した実施例の応用例であり、図４０と
同様にして、メモリブロック５０には、接地ライン５２
と５３が交互に配置され、各ラインの間に放電トランジ
スタＴｒ１６とＴｒ１５およびダイオード接続されたト
ランジスタＴｒ１７が配置される。そして、比較回路８
の比較出力に応じて、放電トランジスタＴｒ１６が接地
電位にまで放電され、遅延回路８１によって決まる一定
時間経過後に放電トランジスタＴｒ１５が導通し、トラ
ンジスタＴｒ１７のしきい値電圧分だけセンスドライブ
ラインＳＮの電位が放電される。
【０１１６】図４２は第７の発明の第１実施例を示す回
路図である。この図４２には、ダイナミックＲＡＭのメ
モリセルブロックとセンスアンプ部およびセンスアンプ
ドライブ回路が示され、ワード線ＷＬ，ビット線対Ｂ
Ｌ，／ＢＬ，メモリセルＭＣ，シェアードセンスアンプ
の転送ゲートＢＳＡ，ＢＳＢ，その制御信号ＢＬＩ，ｐ
チャネルセンスアンプＰＳＡ，ｐチャネルセンスアンプ
のドライブライン／ＳＰ，ｎチャネルセンスアンプＮＳ
Ａ，ｎチャネルセンスアンプのドライブラインＳＮ，ビ
ット線イコライズ用回路ＥＱ，イコライズ用制御回路Ｂ
ＬＥＱ，Ｉ／Ｏバスとのスイッチング回路ＩＯＳＷを含
む。さらに、この実施例の特徴となる疑似ＧＮＤレベル
発生回路１９と電源降圧回路６０が設けられている。電
源降圧回路６０は電源電圧Ｖｃｃを降圧した降圧電圧Ｖ
ｃｃ′を出力し、この降圧電圧Ｖｃｃ′はスイッチ回路
ＳＷ１０を介してｐチャネルセンスアンプのドライブラ
イン／ＳＰに供給される。また、疑似ＧＮＤレベル発生
回路１９は接地電位よりも高い疑似ＧＮＤ電位Ｖｓｓ′
を出力し、この疑似ＧＮＤ電位Ｖｓｓ′はスイッチ回路
ＳＷ１１を介してｎチャネルセンスアンプ２のドライブ
線ＳＮに供給される。スイッチ回路ＳＷ１０はセンスア
ンプドライブライン／ＳＰを制御するための信号／ＳＵ
／Ｌによって導通し、スイッチ回路ＳＷ１１はこのｎチ
ャネルセンスアンプ２のセンスドライブラインＳＮを制
御する信号ＳＵ／Ｌ，ＳＦＵ／Ｌによって導通する。
【０１１７】図４３は図４２の動作を説明するためのタ
イムチャートである。この図４８には、図４２に示した
ダイナミックＲＡＭの内部動作を表わす主なクロックを
示しており、特に、外部入力／ＲＡＳ，／ＣＡＳ，Ａｎ
と、内部ロウアドレス信号ＲＡｎと、内部コラムアドレ
ス信号ＣＡｎと、ロウプリデコード信号Ｘｉ，ｊ，ｋ
と、コラムプリデコード信号Ｙｉ，ｊ，ｋと、マスタロ
ー信号φｘと、そのデコード信号でワード線ＷＬのトリ
ガ信号φｘ１と、センス動作完了後に出力されるコラム
イネーブル信号／ＣＥと、コラム選択信号でＩ／Ｏバス
とセンスアンプを接続する信号ＣＳＬと、データ出力Ｄ
ｏｕｔが示されている。
【０１１８】次に、図４３を参照しながら図４２の動作
について説明する。初めに、転送ゲートＢＳＡ，ＢＳＢ
がともに導通状態で、メモリセルブロック１ａ，１ｂと
センスアンプ帯２ａが接続されていて、イコライズ回路
３によってビット線対ＢＬ，／ＢＬは図４３（ｍ）に示
すように、ＶＢＬ（＝（Ｖｃｃ′＋Ｖｓｓ′）／２）に
プリチャージされている。メモリセルブロック１ａが選
択されると、メモリセルブロック１ｂとセンスアンプ帯
２ａは転送ゲートＢＳＢによって切離される。
【０１１９】次に、ワード線ＷＬが図４３（ｌ）に示す
ように「Ｈ」に立上がると、メモリセルＭＣからデータ
がビット線ＢＬに読出され、センスアンプ２，４に転送
される。ｎチャネルセンスアンプ２が活性化されると、
図４３（ｎ）に示すように、ＳＦＵ／Ｌ，ＳＵ／Ｌ信号
によって、スイッチ回路ＳＷ１１が導通し、疑似ＧＮＤ
レベル発生回路１９で発生された疑似ＧＮＤ電位Ｖｓ
ｓ′がスイッチ回路ＳＷ１１を介してセンスドライブラ
インＳＮに供給される。次に、ｐチャネルセンスアンプ
４が活性化されると、図４３（ｐ）に示す／ＳＵ／Ｌ信
号によってスイッチ回路ＳＷ１０が導通し、電源降圧回
路６０で降圧された電圧Ｖｃｃ′がスイッチ回路ＳＷ１
０を介してｐチャネルセンスドライブラインＳＰに供給
される。そして、センスアンプ２，４によって、ビット
線対ＢＬ，／ＢＬの電位が電位Ｖｃｃ′，Ｖｓｓ′に増
幅される。
【０１２０】ここで、前述の各実施例で説明したよう
に、ビット線の低レベル側を疑似ＧＮＤ電位Ｖｓｓ′に
することによって得られる効果について以下に詳細に説
明する。
【０１２１】図４４および図４５はこの発明の効果を説
明するための図である。 （１） ディスターブリフレッシュに強くなる。
【０１２２】選択ブロックのビット線は電位Ｖｃｃ′，
Ｖｓｓ′に増幅された状態でそれにつながるメモリセル
で非選択なものは、図４４に示すように、メモリセルト
ランジスタＭＴのゲート電位がＶｓｓ＝０Ｖでビット線
ＢＬがＶｓｓ′＞０Ｖ，ストレージノードの電位が
「Ｈ」レベルの電位Ｖｃｃ′となる。この場合にメモリ
セルトランジスタＭＴを介してのサブスレッショルド電
流（図４４に示す矢印）は従来のビット線ＢＬとワード
線ＷＬの電位がともに０Ｖのものに比べて格段に減少さ
せることができる。
【０１２３】（２） メモリセルトランジスタＭＴのし
きい値電圧ＶＴＭを低く設定でき、信頼性の向上が図れ
る。
【０１２４】上述の（１）で述べたように、ディスター
ブリフレッシュに強くできるため、メモリセルトランジ
スタＭＴのしきい値電圧ＶＴＭを従来より低く設定でき
るため、ワード線の昇圧電圧Ｖｐｐ（メモリセルに十分
な「Ｈ」レベルのデータを書込むには、Ｖｐｐ＞Ｖｃ
ｃ′＋ＶＴＭでなくてはならない）を下げることが可能
となり、トランジスタの信頼性を向上できる。
【０１２５】（３） 昇圧電圧発生回路を不要にでき
る。メモリセルが従来少数キャリアのインジェクション
対策のため、メモリセルの基板またはウェルの電位を負
電圧に設定する必要があったが、この発明では、メモリ
セルの低レベルは電位Ｖｓｓ′であり、基板（ウェル）
の電位は接地電位Ｖｓｓであるので、メモリセルから見
た場合実質的に負電圧のバイアス電位が基板に設定され
た状態を実現できる。また、昇圧電圧発生回路が不要に
なるので、消費電力の低減が図れる。
【０１２６】（４） トリプルウェル構造が不要にな
る。ＩＳＳＣＣ８９Ｄｉｇ．ＯＦ Ｔｅｃｈ Ｐａｐｅ
ｒｓ ２４８〜２４９頁に示されているように、メモリ
セルアレイはインジェクション防止のためにウェル電位
を負電位のＶｂｂに設定し、周辺回路はトランジスタの
高性能化のために接地電位Ｖｓｓに設定するためにはＰ
基板を用いた場合には、トリプルウェルを採用しなけれ
ばならず、プログラム工程数を増やす必要がある。しか
し、この発明では、メモリアレイ部はビット線やメモリ
セルの「Ｌ」レベルを疑似ＧＮＤ電位Ｖｓｓ′にしてウ
ェル電位を接地電位に設定し、周辺回路も「Ｌ」レベル
とウェル電位をともに接地電位Ｖｓｓにすることで、前
述のトリプルウェル構造を通常の図４５に示すようなツ
インウェル構造で実現できる。
【０１２７】図４６〜図５０は、図４２に示した各クロ
ック信号を発生するための回路図であり、特に、図４６
は行プリデコーダ出力Ｘｉ，ｊ，ｋの発生回路を示し、
図４７はマスタロウデコード信号φｘｉの発生回路を示
し、図４８はワード線駆動信号発生回路を示し、図４９
はコラムＳＦＵ／Ｌ信号発生回路を示し、図５０は、コ
ラム選択信号発生回路を示す。図４６に示すように、内
部アドレス信号Ａ０〜Ａ３は行アドレスバッファ６１に
与えられ、ロウアドレス信号ＲＡ０，／ＲＡ０〜ＲＡ
３，／ＲＡ３が出力され、そのうち、ロウアドレス信号
ＲＡ２，／ＲＡ２，ＲＡ３，／ＲＡ３が行プリデコーダ
６２に与えられ、行プリデコード信号Ｘ１，Ｘ２，Ｘ
３，Ｘ４にデコードされる。また、ロウアドレス信号Ｒ
Ａ０，／ＲＡ０，ＲＡ１，／ＲＡ１は図４７に示したサ
ブデコーダ６３に与えられる。このサブデコーダ６３に
はマスタロウ信号φｘが与えられており、サブデコーダ
６３はロウアドレス信号ＲＡ０，／ＲＡ０，ＲＡ１，／
ＲＡ１に応じて、マスタロウ信号φｘを選択し、φｘ１
〜φｘ４を出力する。
【０１２８】図４６の行プリデコード信号Ｘ１〜Ｘ４は
図４８のロウデコーダ６４に与えられ、図４７のφｘ１
〜φｘ４のいずれかが図４８の選択ゲートＴｒ５１のゲ
ートに与えられる。選択ゲートＴｒ５１はφｘｉによっ
て導通すると、行デコーダ６４のデコード出力がｎチャ
ネルトランジスタＴｒ５４とｐチャネルトランジスタＴ
ｒ５５からなるワード線ドライバを介してワード線駆動
信号として出力される。また、マスタロウ信号φｘは図
４９に示す遅延回路６７によって遅延され、ＡＮＤゲー
ト６５の一方入力端に与えられる。行プリデコード出力
Ｘ１またはＸ３とＸ２またはＸ４はＯＲゲート６５を介
してＡＮＤゲート６６の他方入力端に与えられ、このＡ
ＮＤゲート６６からＳＦＵ／Ｌ信号が出力される。さら
に、図５０に示すように列プリデコード信号Ｙｉ，ｊ，
ｋ，ｌが図示しない列プリデコーダから出力され、列デ
コーダ６９に与えられ、その出力がインバータ６８で反
転され、ＣＳＬ信号として出力される。
【０１２９】図４６〜図４９に示した各クロックを発生
するための回路の動作について、図４３を参照しながら
簡単に説明する。
【０１３０】図４３（ｃ）に示すように、内部アドレス
信号Ａｎはアドレスバッファ６１に与えられ、アドレス
バッファ６１から図４３（ｄ）に示すようにロウアドレ
ス信号ＲＡｎとして出力され、行プリデコーダ６２に与
えられる。行プリデコーダ６２から図４３（ｆ）に示す
ようにプリデコード信号Ｘｉが出力される。また、図４
３（ｊ）に示すように、マスタロウ信号φｘとロウアド
レス信号ＲＡｎとによってサブデコーダ６３は図４３
（ｋ）に示すように、φｘ１〜φｘ４を出力する。図４
８に示す行デコーダ６４は行プリデコーダ出力Ｘｉ，
ｊ，ｋに応じてデコードし、選択ゲートＴｒ５１はφｘ
ｉに応じて導通し、図４３（ｌ）に示すワード線駆動信
号を出力する。また、マスタロウ信号φｘは遅延回路６
７によって遅延され、行プリデコード出力Ｘ１またはＸ
３とＸ２またはＸ４とがＯＲゲート６５によって論理和
が求められ、ＡＮＤゲート６６によってＯＲゲート６５
の出力と遅延回路６７の出力との論理積がとられて図４
３（ｎ）に示すように、ＳＦＵ／Ｌが出力される。ま
た、図５０に示すように、列デコーダ６９はコラムアド
レス信号Ｙｉ〜Ｙｌの論理積を求め、その出力をインバ
ータ６８で反転させ、ＣＳＬ信号として出力する。
【０１３１】図５１は第７の発明の第２実施例を示す回
路図である。この図５１に示した実施例は、図４２に示
した転送ゲートＢＳＡ，ＢＳＢに代えてｐチャネルトラ
ンジスタＴｒ６１〜６４を設けるとともに、図４２に示
した電源降圧回路６０が省略され、ｐチャネルセンスア
ンプ４のドライブライン／ＳＰには、トランジスタＴｒ
６５を介して電源電圧Ｖｃｃ′が与えられている。トラ
ンジスタＴｒ６１，Ｔｒ６２は制御信号ＢＬＩ′L によ
って制御され、トランジスタＴｒ６３，Ｔｒ６４は制御
信号ＢＬＩ′R によって制御される。なお、図５１で
は、図４２に示したイコライズ回路の図示が省略されて
いる。
【０１３２】図５２は図５１の動作を説明するためのタ
イムチャートである。次に、図５２を参照して図５１の
動作について説明する。プリチャージ時には、制御信号
ＢＬＩ′L およびＢＬＩ′R は「Ｌ」レベルになってい
て、トランジスタＴｒ６１〜Ｔｒ６４は導通し、ビット
線ＢＬ，／ＢＬはＶＢＬの電位にプリチャージされてい
る。そして、左側のブロックが選択されると、制御信号
ＢＬＩ′R が「Ｈ」レベルになり、トランジスタＴｒ６
３，Ｔｒ６４が非導通になる。次に、ワード線ＷＬが図
５２（ａ）に示すように、Ｖｐｐの電位に立上がり、メ
モリセル１からデータが図５２（ｂ）に示すビット線対
ＢＬ，／ＢＬに読出される。読出されたデータはｎチャ
ネルセンスアンプ２によって増幅され、次いでｐチャネ
ルセンスアンプ４で増幅される。このとき、ｎチャネル
センスアンプ２のドライブラインＳＮはスイッチ７１を
介して接地レベルＶｓｓに接続され、ｐチャネルセンス
アンプ４のドライブライン／ＳＰはトランジスタＴｒ６
５を介して電源電圧Ｖｃｃ′に接続される。ビット線対
ＢＬ，／ＢＬのレベルはＢＬＩ′L が接地電位Ｖｓｓで
あるので、「Ｈ」レベルは電源電圧Ｖｃｃ′のレベルに
なるが、「Ｌ」レベルのときは、トランジスタＴｒ６
１，Ｔｒ６２のしきい値電圧Ｖｔｈだけ接地電位Ｖｓｓ
より浮いたレベルになる。すなわち、接地電位Ｖｓｓよ
りもしきい値電圧Ｖｔｈだけ高いＶｓｓ′となる。この
ため、この図５１に示した実施例では、図４２に示した
疑似ＧＮＤレベル発生回路１９を不要にできる。また、
センスアンプはそれぞれ接地電位Ｖｓｓまでフルスィン
グするため、感度が向上するという利点がある。
【０１３３】図５３は第７の発明の第３実施例を示す回
路図である。この実施例は、図５１に示した実施例にお
いて、センスドライブラインＳＮと／ＳＰをイコライズ
したとき、ビット線対ＢＬ，／ＢＬの電位がＶＢＬ＝
（Ｖｃｃ′＋Ｖｓｓ′）／２にならず、Ｖｃｃ′／２に
なってしまう点を改良したものである。すなわち、セン
スドライブラインＳＮはスイッチ回路７１を介してトラ
ンジスタＴｒ６５とＴｒ６６のドレインに接続され、ト
ランジスタＴｒ６５のゲートには制御信号ＤＣが与えら
れ、ソースは接地される。トランジスタＴｒ６６のゲー
トには制御信号／ＤＣが与えられ、そのソースには疑似
ＧＮＤレベル発生回路１９から電位Ｖｓｓ′が与えられ
る。
【０１３４】図５４は図５３の動作を説明するためのタ
イムチャートである。次に、図５４を参照して、図５３
の実施例の動作について説明する。センス開始時におい
て、図５４（ａ）に示すロウアドレスストローブ信号／
ＲＡＳが「Ｌ」レベルになると、この信号が遅延され、
制御信号ＤＣとなる。すなわち、図５４（ｄ）に示すよ
うに、制御信号ＤＣがＶｃｃ′に立上がると、トランジ
スタＴｒ６５が導通し、スイッチ回路７１を介してセン
スドライブラインＳＮが接地電位Ｖｓｓレベルになる。
このため、センスアンプ２の接地電位Ｖｓｓと電源電位
Ｖｃｃ′との間の電位差で動作するので、感度が向上す
る。その後、一定時間経過後に、制御信号／ＤＣがＶｃ
ｃ′に立上がるので、トランジスタＴｒ６６が導通し、
センス駆動ラインＳＮには、疑似ＧＮＤレベル発生回路
１９から電位Ｖｓｓ′が与えられ、センスアンプ２のプ
リチャージ電位がビット線電位ＶＢＬと同じになる。す
なわち、図５３に示した実施例では、図５４（ｆ）に示
すように、センス初期時においては、センスドライブラ
インＳＮが接地電位とＶｃｃ′の電位差で動作し、所定
時間経過後には、接地電位Ｖｓｓより高い電位Ｖｓｓ′
と電源電圧Ｖｃｃ′との間で動作することになる。
【０１３５】図５５は第７の発明の第４実施例を示す回
路図である。この図５５に示した実施例は、トランジス
タＴｒ６７とＴｒ６８とによって、センスドライブライ
ンＳＮの電位が接地電位Ｖｓｓと疑似ＧＮＤの電位Ｖｓ
ｓ′とを切換えるようにしたものである。トランジスタ
Ｔｒ６７は制御信号ＳＦＵ／Ｌによって導通し、トラン
ジスタＴｒ６８は制御信号ＳＵ／Ｌによって制御され
る。トランジスタＴｒ６７のソースは接地電位Ｖｓｓに
接続され、トランジスタＴｒ６８のソースは疑似ＧＮＤ
レベル発生回路１９に接続される。
【０１３６】図５６は図５５の動作を説明するためのタ
イムチャートである。図５６（ｃ）に示すように、セン
スの初期においてＳＦＵ／Ｌが「Ｈ」レベルになって、
トランジスタＴｒ６７が導通し、センスドライブライン
ＳＮが接地電位Ｖｓｓになる。このため、センスアンプ
２は接地電位Ｖｓｓと電源電圧Ｖｃｃ′との間で動作す
るため、センス初期の感度を向上でき、センス速度も速
くなる。そして、図５６（ｅ）に示すように、ビット線
ＢＬの「Ｌ」レベルの電位が疑似ＧＮＤレベルＶｓｓ′
になる前に、ＳＦＵ／Ｌ信号が「Ｌ」レベルになり、図
５６（ｄ）に示すように、制御信号ＳＵ／Ｌが「Ｈ」レ
ベルになって、トランジスタＴｒ６８が導通し、センス
ドライブラインＳＮに疑似ＧＮＤレベルＶｓｓ′が与え
られ、ビット線ＢＬ，／ＢＬがオーバースィングするの
を防止する。
【０１３７】図５７は、第８の発明の原理を説明するた
めの図である。この第８の発明では、図１（ｂ）で説明
した第１の発明と同様にして、接地電位よりも予め定め
る電位だけ高い疑似ＧＮＤレベルを設定するとともに、
内部電源電圧Ｅｘｔ．Ｖｃｃに比べて予め定める電位だ
け低い内部電源電圧Ｉｎｔ．Ｖｃｃを発生し、内部電源
電圧Ｉｎｔ．Ｖｃｃレベルと疑似ＧＮＤレベルの間でＩ
Ｃが動作するようにしたものである。なお、このＩＣ動
作電圧は、ＤＲＡＭのメモリセルのデータリテンション
特性を向上させるために選択されるものであり、それ以
外の回路部分については、他の電位を設定するようにし
てもよい。
【０１３８】図５８は第８の発明においてワード線のサ
ブスレッショルドリーク電流を説明するための図であ
る。
【０１３９】図５７に示した状態では、メモリセルを含
むビット線の系は内部電源電圧Ｉｎｔ．Ｖｃｃと疑似Ｇ
ＮＤの間が動作電圧となる。つまり、ビット線の“Ｌ”
レベル側の振幅レベルは疑似ＧＮＤである。また、ワー
ド線の非選択レベルはＧＮＤレベルとなっている。これ
により、ワード線の非選択レベルがビット線の“Ｌ”レ
ベルに対して相対的にその状態が形成され、サブスレッ
ショルドリーク電流が減少することとなる。
【０１４０】これを図５８を参照しながら説明する。図
５８はワード線のサブスレッショルドリークについて示
しており、横軸はゲート電圧で縦軸がリーク電流のＬｏ
ｇ値を示している。基板電位を印加しない場合のワード
線のサブスレッショルドリーク電流特性をａで示し、こ
れに対して接合リーク電流のレベルをｄで示すとする
と、ゲート電圧が０Ｖの場合には、サブスレッショルド
リーク電流は接合リーク電流に対して小さい状態を維持
する。これに負の基板電位を印加すると、ｂに示すよう
に変化し、さらに減少する。しかし、実際にはソース・
ドレイン間に電圧が印加される状態や温度上昇に伴いｃ
に示すような特性に変化し、ゲート電圧０Ｖ時のサブス
レッショルドリーク電流はＢとなり劣化する。この状態
は接合リーク電流に対してほとんどマージンがなく僅か
なゲート電位ノイズにも敏感に反応して、Ｃに示すよう
に接合リーク電流よりも大きくなる可能性が大きい。し
かし、このとき、この発明を適用してゲート電位を相対
的に負に設定することにより、サブスレッショルドリー
ク電流はＤに示すように十分小さくなる。これにより、
基板電位をもさらに浅く設定することができる。たとえ
ば、−８０ｍＶの基板電位を印加すると、リーク電流は
１桁少なくできる。
【０１４１】図５９は第８の発明の第一実施例を示す回
路図である。図５９において、ｐチャネルトランジスタ
Ｔｒ７１のソースは外部電源電圧Ｅｘｔ．Ｖｃｃのライ
ンに接続され、そのゲートは比較回路８２の出力に接続
され、ドレインは比較回路８２の比較入力端に接続さ
れ、ドレインから内部電源電圧Ｉｎｔ．Ｖｃｃが出力さ
れる。比較回路８２は基準電圧Ａと内部電源電圧Ｉｎ
ｔ．Ｖｃｃとを比較し、外部電源電圧Ｅｘｔ．Ｖｃｃを
内部電源電圧Ｉｎｔ．Ｖｃｃに降圧する。ｎチャネルト
ランジスタＴｒ７２のドレインは外部ＧＮＤに接続さ
れ、そのゲートは比較回路８３の出力に接続され、その
ソースは疑似ＧＮＤとして出力されるとともに、比較回
路８３の比較入力端に接続される。比較回路８３は基準
電圧と疑似ＧＮＤとを比較し、外部ＧＮＤよりも僅かに
高い電位の疑似ＧＮＤレベルをｎチャネルトランジスタ
Ｔｒ７２から発生させる。
【０１４２】図６０は図５９に示した実施例におけるＩ
Ｃ動作電圧を示す図であり、図６１は図５９に示した実
施例における基準電圧の変化を示す図である。
【０１４３】図５９に示した実施例のように、特にＤＲ
ＡＭメモリアレイ回路を動作させる場合、内部電源電圧
Ｉｎｔ．Ｖｃｃを一定に保った状態で、疑似ＧＮＤを新
たに設定することは、メモリセルの動作電圧をより減少
させることとなり、メモリセルに蓄積させるべき電荷量
も減少するために、逆にリテンション特性が悪化してし
まう可能性が生じる。したがって、この場合、蓄積電荷
量を維持するために内部電源電圧Ｉｎｔ．Ｖｃｃを図６
０（ａ）に示す動作範囲から図６０（ｂ）または（ｃ）
に示すように、疑似ＧＮＤのシフト量に合わせてシフト
させればよい。
【０１４４】このような構成にすることにより、メモリ
セルへの蓄積電荷量は変化せず、図５９に示した実施例
のような構成をとることでサブスレッショルドリーク電
流を抑えながら、基板バイアス電位も小さくして接合リ
ーク電流も抑えることが可能となる。したがって、メモ
リセルのリテンション特性を大幅に改善できる。これを
実現するのは非常に簡単であり、図５９に示した内部電
源電圧発生回路および疑似ＧＮＤ発生回路に与える基準
電圧Ａ，Ｂを等間隔になるように制御すればよい。つま
り、図６１（ａ）〜（ｃ）に示すように、疑似ＧＮＤを
発生するための基準電圧Ｂから内部電源電圧Ｉｎｔ．Ｖ
ｃｃを発生するための基準電圧Ａの電圧差Ｖｂが変化し
ないように基準電圧ＡおよびＢを設定すればよい。ただ
し、図５９に示した実施例から容易に類推できるよう
に、基準電圧ＡとＢのシフトの量を違えることにより、
内部電源電圧Ｉｎｔ．Ｖｃｃと疑似ＧＮＤの電位を自由
に調節することが可能であることは言うまでもない。
【０１４５】図６２は図５９に示した基準電圧を発生す
るための基準電圧発生回路の一例を示す電気回路図であ
る。図６２において、ｐチャネルトランジスタＴｒ８１
のソースは外部電源電圧Ｅｘｔ．Ｖｃｃラインに接続さ
れ、ドレインはｎチャネルトランジスタＴｒ８２のドレ
インとｐチャネルトランジスタＴｒ８３のゲートとに接
続される。ｎチャネルトランジスタＴｒ８２のソースは
接地され、ｐチャネルトランジスタＴｒ８３のソースは
ｐチャネルトランジスタＴｒ８１のゲートとｐチャネル
トランジスタＴｒ８５のゲートと抵抗Ｒ１の一端に接続
される。抵抗Ｒ１の他端は外部電源電圧Ｅｘｔ．Ｖｃｃ
ラインに接続される。
【０１４６】ｐチャネルトランジスタＴｒ８３のドレイ
ンはｎチャネルトランジスタＴｒ８２のゲートとｎチャ
ネルトランジスタＴｒ８４のゲートおよびドレインに接
続される。ｎチャネルトランジスタＴｒ８４のソースは
接地され、ｐチャネルトランジスタＴｒ８５のソースに
は外部電源電圧Ｅｘｔ．Ｖｃｃが与えられる。ｐチャネ
ルトランジスタＴｒ８５のドレインは抵抗Ｒ２とＲ３と
を介して接地される。そして、ｐチャネルトランジスタ
Ｔｒ８５のドレインと抵抗Ｒ２との接続点から基準電圧
Ｖｒｅｆ１が出力され、抵抗Ｒ２とＲ３の接続点から基
準電圧Ｖｒｅｆ２が出力される。
【０１４７】図６２に示した基準電圧発生回路は、ｎチ
ャネルトランジスタＴｒ８２とＴｒ８４およびｐチャネ
ルトランジスタＴｒ８３がカレントミラー回路を構成し
ているため、ｐチャネルトランジスタＴｒ８１に流れる
電流Ｉと抵抗Ｒ１に流れる電流Ｉは等しくなる。このと
きの電流量はｐチャネルトランジスタＴｒ８１のしきい
値Ｖｔｈｐと抵抗Ｒ１の電位降下量とが等しくなるた
め、Ｉ＝Ｖｔｈｐ／Ｒ１で表わされる。また、ｐチャネ
ルトランジスタＴｒ８１とＴｒ８５のチャネル幅などの
サイズが同じであればそれぞれに同じ電流が流れるが、
ｐチャネルトランジスタＴｒ８５のチャネル幅などを変
更して、ｐチャネルトランジスタＴｒ８１に対してｎ倍
の電流駆動能力をｐチャネルトランジスタＴｒ８５に持
たせると、ｐチャネルトランジスタＴｒ８５に流れる電
流量はｎＩとなる。したがって、抵抗Ｒ２とＲ３とに流
れる電流はそれぞれｎＩとなるため、基準電圧Ｖｒｅｆ
１およびＶｒｅｆ２は次のような値となる。
【０１４８】Ｖｒｅｆ１＝｛（ｎ×Ｖｔｈｐ）／Ｒ１｝
×（Ｒ２＋Ｒ３） Ｖｒｅｆ２＝｛（ｎ×Ｖｔｈｐ）／Ｒ１｝×Ｒ３ このとき、基準電圧Ｖｒｅｆ１とＶｒｅｆ２の差は次の
ようになる。
【０１４９】Ｖｒｅｆ１−Ｖｒｅｆ２＝｛（ｎ×Ｖｔｈ
ｐ）／Ｒ１｝×Ｒ２ このように、基準電圧Ｖｒｅｆ１とＶｒｅｆ２の差はｐ
チャネルトランジスタＴｒ８５に流れる電流による抵抗
Ｒ２の電位降下量として表現されるため、図６１に示す
ように、抵抗Ｒ３の抵抗量を変化させるだけで、基準電
圧Ｖｒｅｆ１，Ｖｒｅｆ２の値の差を維持したままシフ
トさせることが可能となる。
【０１５０】図６３は図６２に示した基準電圧発生回路
の改良例を示す図である。前述の図６２に示した基準電
圧発生回路から発生される基準電圧に基づいて内部電源
電圧Ｉｎｔ．Ｖｃｃおよび疑似ＧＮＤを発生させ、それ
によってメモリセルを動作させると、現在のＤＲＡＭに
おいて使用されている１／２Ｖｃｃビット線プリチャー
ジ方式における１／２Ｖｃｃレベルもともにシフトする
必要が生じる。このため、図６３に示した例では、図６
２に示した抵抗Ｒ２は、その抵抗値を１／２に分割して
抵抗Ｒ２１とＲ２２とに置換えられる。そして、抵抗Ｒ
２１とＲ２２との接続点から新たな基準電圧（Ｖｒｅｆ
１＋Ｖｒｅｆ２）／２が発生される。この基準電圧を基
にして、１／２Ｖｃｃ発生回路を構成すれば、容易に１
／２Ｖｃｃレベルの電位を発生でき、内部電源電圧Ｉｎ
ｔ．Ｖｃｃおよび疑似ＧＮＤが変化しても追従できる。
【０１５１】図６４は図６２に示した基準電圧発生回路
のさらに他の改良例を示す回路図である。この図６４に
示した例は、図６２に示した回路構成において設定して
いる基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を基に発生してい
る内部電源電圧Ｉｎｔ．Ｖｃｃおよび疑似ＧＮＤを臨時
にシフトできるようにしたものである。すなわち、たと
えば疑似ＧＮＤを臨時的に外部ＧＮＤとほぼ同電位にし
た場合に使用されるものであって、抵抗Ｒ３に対してｎ
チャネルトランジスタＴｒ８６が並列接続され、このｎ
チャネルトランジスタＴｒ８６のゲートにはテスト信号
が与えられる。
【０１５２】図６５は図６４に示した回路図の動作を説
明するための波形図である。通常、ｎチャネルトランジ
スタＴｒ８６のゲートに与えられているテスト信号は
“Ｌ”レベルであって、非活性状態にあり、基準電圧Ｖ
ｒｅｆ１およびＶｒｅｆ２は前述の図６２で説明したよ
うに所定の電位に設定されている。何らかの理由、たと
えばメモリセルの蓄積容量を保持した状態でサブスレッ
ショルドリーク電流を加速してメモリセルのリテンショ
ン特性を評価したい場合など、テスト信号を“Ｈ”レベ
ルに活性化して、基準電圧Ｖｒｅｆ２を外部ＧＮＤと短
絡することにより、内部電源電圧Ｉｎｔ．Ｖｃｃと疑似
ＧＮＤの電位差を保持したまま電位を下げることが可能
となる。テスト終了後は、再びテスト信号が非活性化さ
れ、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の電位は図６５に
示すように元の電位に戻すことができる。
【０１５３】図６６は基準電圧発生回路のさらに他の例
を示す回路図である。この図６６に示した基準電圧発生
回路は、図６２に示した抵抗Ｒ２に代えてｎ個の抵抗Ｒ
２１１，Ｒ２１２，…，Ｒ２１ｎを並列接続し、抵抗Ｒ
３に代えてｍ本の抵抗Ｒ３１１，Ｒ３１２，…，Ｒ３１
ｍを並列接続し、それぞれの抵抗Ｒ２１１，Ｒ２１２，
…，Ｒ２１ｎに対応してヒューズ９１１，９１２，…，
９１ｎを設け、抵抗Ｒ３１１，Ｒ３１２，…，Ｒ３１ｍ
に対応してヒューズ９２１，９２２，…，９２ｍを設け
たものである。そして、レーザトリミングもしくは他の
手段によってヒューズ９１１，９１２，…，９１ｎと９
２１，９２２，…，９２ｍを切断し、それぞれの抵抗値
を変化させて、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を調整
することができる。基準電圧Ｖｒｅｆ２として、抵抗Ｒ
３１１，Ｒ３１２，…，Ｒ３１ｍの抵抗による電圧降下
で決まる電圧が出力され、基準電圧Ｖｒｅｆ１とＶｒｅ
ｆ２の間が抵抗Ｒ２１１，Ｒ２１２，…，Ｒ２１ｎの抵
抗による電圧降下で決まる電圧が出力される。この状態
からヒューズを切断していくに従って抵抗値が上昇し、
電圧値を自由に調整することができる。
【０１５４】図６７は基準電圧発生回路のさらに他の例
を示す回路図である。この図６７に示した基準電圧発生
回路は図６６に示したヒューズ９１１，９１２，…，９
１ｎ，９２１，９２２，…，９２ｍのそれぞれに対して
ｎチャネルトランジスタＴｒ９１１，Ｔｒ９１２，…，
Ｔｒ９１ｎ，Ｔｒ９２１，Ｔｒ９２２，…，Ｔｒ９２ｍ
を直列接続し、各ヒューズを切断する前に各トランジス
タを導通状態にして基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の
値を調整し、テストを確認した後、改めてヒューズを切
断し、所望の電圧を出力しようとするものである。この
場合、各ｎチャネルトランジスタＴｒ９１１，Ｔｒ９１
２，…，Ｔｒ９１ｎ，Ｔｒ９２１，Ｔｒ９２２，…，Ｔ
ｒ９２ｍのオン抵抗も考慮する必要がある。
【０１５５】この図６７に示した実施例は、テスト時の
みではなく、特殊な用途にも展開が可能である。たとえ
ば、近年ではＤＲＡＭが長時間非使用になる場合などに
チップ内部にて、ＤＲＡＭメモリセルのリフレッシュを
コントロールし、通常のスペックに規制されている以上
にリフレッシュを行なう間隔を広げ、ＤＲＡＭのネック
となっているリフレッシュ動作時の消費電流を低減しよ
うとする試みがある。このときに、より消費電流を低減
しようとすれば、リフレッシュ間隔を広げる他に、動作
電圧を低減すればよいことになる。このような状況での
動作になった場合に、図６７に示した実施例の回路を用
いて、最適な状態への動作電圧の移行を図り、消費電流
の低減を図ることができる。
【０１５６】図６８はチップを使用していないときに、
リフレッシュ動作を行なう場合に、消費電力の低減を行
なうようにした実施例の回路図である。
【０１５７】たとえば、ＤＲＡＭにおいて、通常動作時
にはディスタービングによりワード線のサブスレッショ
ルドリーク電流が増大するため、この発明の回路によっ
てメモリセルが動作する電圧を修正し、定電位用の電源
をワード線の低電位側の電源に比べて少し上昇させてあ
ったとする。その後、チップが長期にわたって使用され
ていない状態に入り、リフレッシュのみを行なう状態に
なったとする。このときには、ディスタービングがあま
りかからない状態になるので、ディスタービングによる
リーク電流の増大はさほど気にならない。そこで、メモ
リセルの動作電圧の低電位側を低下させることにより、
メモリセルの接合にかかる電界を小さくし、接合リーク
によるリーク電流の増大を小さくすることができる。
【０１５８】図６８に示した実施例はそのような場合に
内部電源電圧Ｉｎｔ．ＶｃｃＡとＢ，疑似ＧＮＤＡとＢ
を切換えるようにしたものである。
【０１５９】図６８を参照して、その構成について説明
する。ｐチャネルトランジスタＴｒ１０１のソースには
内部電源電圧Ｉｎｔ．ＶｃｃＡを発生させるための基準
信号Ｘ１が与えられ、そのゲートにはクロック信号／φ
が与えられ、そのドレインは比較回路８４の比較入力端
に接続される。比較回路８４の出力はｐチャネルトラン
ジスタＴｒ１０３のゲートに接続され、そのソースには
外部電源電圧Ｅｘｔ．Ｖｃｃが与えられ、ドレインは比
較回路８４の基準入力端に接続されるとともに、内部電
源電圧Ｉｎｔ．ＶｃｃＡを出力する。内部電源電圧Ｉｎ
ｔ．ＶｃｃＢを発生するための基準信号Ｘ２は比較回路
８５の比較入力端に与えられ、比較回路８５の出力がｐ
チャネルトランジスタＴｒ１０４のゲートに接続され
る。ｐチャネルトランジスタＴｒ１０４のソースには外
部電源電圧Ｅｘｔ．Ｖｃｃが与えられ、ドレインは比較
回路８５の基準入力端に接続されるとともに、内部電源
電圧Ｉｎｔ．ＶｃｃＢを出力する。比較回路８４と８５
の比較入力端の間にはｐチャートトランジスタＴｒ１０
２が接続され、そのゲートにはクロック信号φが与えら
れる。
【０１６０】ｎチャネルトランジスタＴｒ１１０のソー
スには疑似ＧＮＤＡのレベルを発生させるための基準信
号Ｙ１が与えられ、そのゲートにはクロック信号φが与
えられ、ドレインは比較回路８７の比較入力端に接続さ
れる。比較回路８７の出力はｎチャネルトランジスタＴ
ｒ１１２のゲートに接続され、そのソースは外部ＧＮＤ
に接続される。ｎチャネルトランジスタＴｒ１１２のド
レインは比較回路８７の基準入力端に接続されるととも
に、疑似ＧＮＤＡを出力する。疑似ＧＮＤＢのレベルを
発生するための基準信号Ｙ２は比較回路８６の比較入力
端に与えられ、比較回路８６の出力はｎチャネルトラン
ジスタＴｒ１１１のゲートに接続され、そのソースは外
部ＧＮＤに接続される。ｎチャネルトランジスタＴｒ１
１１のドレインは比較回路８６の基準入力端に接続され
るとともに、疑似ＧＮＤＢを出力する。比較回路８６と
８７の比較入力端にはｎチャネルトランジスタＴｒ１０
９が接続され、そのゲートにはクロック信号／φが与え
られる。
【０１６１】さらに、内部電源電圧Ｉｎｔ．ＶｃｃＢと
疑似ＧＮＤＢとの間にはｐチャネルトランジスタＴｒ１
０５とｎチャネルトランジスタＴｒ１０７の直列回路が
接続されるとともに、ｐチャネルトランジスタＴｒ１０
６とｎチャネルトランジスタＴｒ１０８の直列回路が接
続される。ｐチャネルトランジスタＴｒ１０５とｎチャ
ネルトランジスタＴｒ１０７のゲートには入力信号が与
えられ、それぞれのドレインはｐチャネルトランジスタ
Ｔｒ１０６とｎチャネルトランジスタＴｒ１０８のゲー
トに接続され、ｐチャネルトランジスタＴｒ１０６とｎ
チャネルトランジスタＴｒ１０８のドレインは出力とし
て取出される。
【０１６２】図６９は図６８の動作を説明するためのタ
イムチャートである。使用状態では、信号φは図６９
（ａ）に示すように、“Ｈ”レベルとなり、／φは図６
９（ｂ）に示すように“Ｌ”レベルとなる。このため、
図６８のｐチャートトランジスタＴｒ１０１が導通し、
基準信号Ｘ１が比較回路８４に与えられ、基準信号Ｘ２
が比較回路８５に与えられる。比較回路８４は基準信号
Ｘ１と内部電源電圧Ｉｎｔ．ＶｃｃＡとを比較し、その
出力に応じてｐチャネルトランジスタＴｒ１０３が外部
電源電圧Ｅｘｔ．Ｖｃｃを降圧し、図６９（ｃ）に示す
ように、外部電源電圧Ｅｘｔ．Ｖｃｃよりも低い内部電
源電圧Ｉｎｔ．ＶｃｃＡを出力する。このとき、比較回
路８５はｐチャネルトランジスタＴｒ１０４を制御し
て、外部電源電圧Ｅｘｔ．Ｖｃｃを降圧し、内部電源電
圧Ｉｎｔ．ＶｃｃＡよりもレベルの低い内部電源電圧Ｉ
ｎｔ．ＶｃｃＢが出力される。
【０１６３】一方、／φが“Ｌ”になったことによっ
て、ｎチャネルトランジスタＴｒ１０９が導通し、ｎチ
ャネルトランジスタＴｒ１１０が非導通になり、比較回
路８６，８７には基準信号Ｙ２が与えられる。比較回路
８７は基準信号Ｙ２と疑似ＧＮＤＡとを比較し、図６９
（ｄ）に示すように、外部ＧＮＤよりも高い電位の高い
疑似ＧＮＤＡを出力する。一方、比較回路８６は、ｎチ
ャネルトランジスタＴｒ１１１を制御し、疑似ＧＮＤＡ
よりもレベルの高い疑似ＧＮＤＢが出力される。
【０１６４】一方、ｐチャネルトランジスタＴｒ１０５
とｎチャネルトランジスタＴｒ１０７は、内部電源電圧
Ｉｎｔ．ＶｃｃＢと疑似ＧＮＤＢとの間の電位ＶA で動
作し、ｐチャネルトランジスタＴｒ１０６とｎチャネル
トランジスタＴｒ１０７は内部電源電圧Ｉｎｔ．Ｖｃｃ
Ａと疑似ＧＮＤＡとの間の電位ＶB 間で動作する。
【０１６５】非使用状態では、図７０（ａ）に示すよう
に、ある一定時間チップ動作信号としてのクロック信号
が入力されなければ、信号φが“Ｌ”レベルに立下が
り、／φが“Ｈ”レベルに立上がり、次に動作状態にな
ってクロック信号が入力されると、今度は信号φが
“Ｈ”レベルとなり、／φが“Ｌ”レベルに立下がる。
信号φが“Ｌ”レベルに立下がったことによって、図６
８のｐチャネルトランジスタＴｒ１０２が導通し、信号
／φが“Ｈ”レベルとなり、ｐチャネルトランジスタＴ
ｒ１０１が非導通になり、比較回路８４，８５にはそれ
ぞれ基準信号Ｘ２が与えられるので、比較回路８５がｐ
チャネルトランジスタＴｒ１０４を導通させ、内部電源
電圧Ｉｎｔ．ＶｃｃＢを出力させる。
【０１６６】一方、ｎチャネルトランジスタＴｒ１０９
が非導通となり、ｎチャネルトランジスタＴｒ１１０が
導通するので、比較回路８７はｎチャネルトランジスタ
Ｔｒ１１２を導通させ、疑似ＧＮＤＢの電位を高める。
このため、ｐチャネルトランジスタＴｒ１０６とｎチャ
ネルトランジスタＴｒ１０８からなる出力バッファは電
位ＶB の間で動作する。すなわち、使用時には、出力バ
ッファは多少リーク電流が流れても動作速度を上げた方
が良いため、ＶB の電位で動作し、非使用状態ではＶB
よりも低いＶA の電位で動作させることができ、リーク
電流を抑えることができる。
【０１６７】図７１は非使用時に基板バイアス電圧と昇
圧電源回路の動作を制御するようにした実施例を説明す
るための図である。この図７１に示した例は、使用時に
は基板バイアス電圧ＶBBのレベルを外部ＧＮＤに対して
深くするとともに、昇圧電圧Ｖｐｐレベルを外部電源電
圧Ｅｘｔ．Ｖｃｃに比べて高くし、非使用時には基板バ
イアス電圧ＶBBのレベルを外部ＧＮＤに対して浅くする
とともに、昇圧電圧Ｖｐｐのレベルを外部電源電圧Ｅｘ
ｔ．Ｖｃｃに比べて低くするようにしたものである。
【０１６８】図７２は基板バイアス電圧を制御する回路
例を示す図である。図７２において、ｎチャネルトラン
ジスタＴｒ１３１のゲートには信号／φが与えられる。
ｎチャネルトランジスタＴｒ１３１のドレインは比較回
路８９の比較入力端に接続される。また、ｎチャネルト
ランジスタＴｒ１３１のドレインには定電流源８８から
定電流が供給される。比較回路８９の基準入力端は接地
される。比較回路８９の出力は基板電位発生回路９０に
接続され、基板電位発生回路９０の出力はｎチャネルト
ランジスタＴｒ１３１のソースに接続されるとともに、
基板バイアス電圧ＶBBを出力する。
【０１６９】前述の図６９で説明したように、信号／φ
は使用時に“Ｌ”レベルになるため、ｎチャネルトラン
ジスタＴｒ１３１は導通しにくくなる。このため、ｎチ
ャネルトランジスタＴｒ１３１のドレインとソース間の
抵抗値が大きくなり、定電流源８８から電流が流れにく
くなり、比較回路８９の比較入力端の電位が高くなる。
比較回路８９は接地電位と比較入力とを比較し、その出
力が基板電位発生回路８７に与えられる。このため、基
板電位発生回路８７は図７１に示すように、外部ＧＮＤ
に対して基板バイアス電圧ＶBBを高くする。
【０１７０】非使用時には、信号／φが“Ｈ”レベルに
なり、ｎチャネルトランジスタＴｒ１３１が導通するた
め、抵抗値が小さくなり、定電流源８８からの電流が流
れやすくなる。このため、比較回路８９の比較入力電圧
が小さくなり、比較回路８９の出力に従って、基板電位
発生回路９０は基板バイアス電圧ＶBBを外部ＧＮＤに対
して浅くする。
【０１７１】図７３は使用時と非使用時とで昇圧電圧Ｖ
BBの電位を制御するようにした例を示す回路図である。
ｐチャネルトランジスタＴｒ１３４のゲートには信号φ
が与えられ、そのソースは比較回路９２の比較入力端に
接続される。比較回路９２の比較入力はｎチャネルトラ
ンジスタＴｒ１３３のドレインに接続され、ソースは接
地され、ゲートはｎチャネルトランジスタＴｒ１３２の
ドレインとゲートとに接続される。ｎチャネルトランジ
スタＴｒ１３２のソースは接地され、ｎチャネルトラン
ジスタＴｒ１３２のドレインには定電流源９１から定電
流が供給される。比較回路９２の基準入力端には外部電
源電圧Ｅｘｔ．Ｖｃｃが与えられ、比較回路９２の出力
は昇圧電圧発生回路９３に接続される。昇圧電圧発生回
路９３の出力はｐチャネルトランジスタＴｒ１３４のド
レインに接続されるとともに、昇圧電圧ＶPPが出力され
る。
【０１７２】次に、動作について説明する。定電流源９
１からの電流がｎチャネルトランジスタＴｒ１３２に流
れるとともに、同じ値の電流がｎチャネルトランジスタ
Ｔｒ１３３にも流れる。使用時には信号φが“Ｈ”レベ
ルになるため、ｐチャネルトランジスタＴｒ１３４が導
通しにくくなり、抵抗値が高くなる。このため、比較回
路９２の比較入力の電圧はＶｐｐ−Ｉｒ（ｒはｐチャネ
ルトランジスタＴｒ１３４の抵抗値）となる。比較回路
９２は外部電源電圧Ｅｘｔ．Ｖｃｃと比較入力とを比較
し、昇圧電圧発生回路９３から発生される昇圧電圧Ｖｐ
ｐを高くする。
【０１７３】非使用時に信号φが“Ｌ”レベルになる
と、ｐチャネルトランジスタＴｒ１３４が導通しやすく
なり、比較回路９２の比較入力電圧が低下する。このた
め、比較回路９２は昇圧電圧発生回路９３から発生され
る昇圧電圧Ｖｐｐを低くする。
【０１７４】上述のごとく、図７２，図７３に示した実
施例では、使用時には昇圧電圧Ｖｐｐを高くするととも
に、基板バイアス電圧ＶBBを外部ＧＮＤよりも深くし、
非使用時には昇圧電圧Ｖｐｐを低くしかつ基板バイアス
電圧ＶBBを浅くすることができ、非使用時のリーク電流
を少なくできる。
【０１７５】図７４は第８の発明を用いた場合のＬＳＩ
内部での回路図である。この図７４に示した例は、同一
の基準電位発生回路１００から発生された複数の基準電
位を基にして、ＬＳＩ内部の各回路群に対して異なる電
位を供給し、個々に任意の電圧で動作させるようにした
ものである。すなわち、基準電位発生回路１００は、図
６２と同様にして構成され、ｐチャネルトランジスタＴ
ｒ８５のドレインと接地間に抵抗Ｒ２とＲ３とＲ４とが
直列接続され、それぞれの接続点から基準電圧Ｖｒｅｆ
１，Ｖｒｅｆ２，Ｖｒｅｆ３，Ｖｒｅｆ４が発生され
る。ＬＳＩ内部には、回路群Ａ〜Ｆが設けられている。
回路群Ａは外部電源電圧Ｅｘｔ．Ｖｃｃと外部ＧＮＤと
の間の電位で動作し、回路群Ｂは電位設定回路１１１に
よって基準電圧Ｖｒｅｆ１に基づいて設定された内部電
源電圧Ｉｎｔ．Ｖｃｃ１と外部ＧＮＤとの間の電位で動
作する。回路群Ｃは電位設定回路１１２によって基準電
圧Ｖｒｅｆ２に基づいて設定された内部電源電圧Ｉｎ
ｔ．Ｖｃｃ２と外部ＧＮＤとの間の電位で動作し、回路
群Ｄは電位設定回路１１３によって基準電位Ｖｒｅｆ１
に基づいて設定された外部電源電圧Ｉｎｔ．Ｖｃｃ３と
電位設定回路１１６によって基準電圧Ｖｒｅｆ３に基づ
いて設定された疑似ＧＮＤ１との間の電位で動作する。
さらに、回路群Ｅは同様にして、電位設定回路１１４に
よって基準電圧Ｖｒｅｆ１に基づいて設定された内部電
源電圧Ｉｎｔ．Ｖｃｃ３と電位設定回路１１７によって
基準電圧Ｖｒｅｆ３に基づいて設定された疑似ＧＮＤ１
との間の電位で動作し、回路群Ｆは電位設定回路１１５
によって基準電圧Ｖｒｅｆ３に基づいて設定された内部
電源電圧Ｉｎｔ．Ｖｃｃ２と電位設定回路１１８によっ
て基準電圧Ｖｒｅｆ３に基づいて設定された疑似ＧＮＤ
との間の電位で動作する。
【０１７６】図７５は第９の発明の一実施例を示す図で
ある。この図７５に示した実施例は、前述の図２２に示
した実施例を改良したものである。すなわち、図２２の
実施例では、アクティブ時に差動増幅回路８とｎチャネ
ルトランジスタＴｒ３が活性化されて疑似ＧＮＤ線３０
の電位を一定電位に保ち、スタンバイ時はｎチャネルト
ランジスタＴｒ２によってそのしきい値電圧Ｖｔｈｎに
クランプされる。この場合、差動増幅回路８の基準電圧
Ｖｒｅｆ＝Ｖｔｈｎとなっている。しかしながら、スタ
ンバイ時にはｎチャネルトランジスタＴｒ２のサブスレ
ッショルド電流によって疑似ＧＮＤ線３０のレベルが下
がる恐れがある。
【０１７７】そこで、図７５に示した実施例は、疑似Ｇ
ＮＤ線３０のレベルが下がるのを防止する。このため、
疑似ＧＮＤ線３０と外部電源電圧Ｅｘｔ．Ｖｃｃとの間
にｎチャネルトランジスタＴｒ１２１が接続される。そ
してｎチャネルトランジスタＴｒ２とＴｒ１２１とによ
って疑似ＧＮＤ線３０のレベルの補償回路が構成され
る。ｎチャネルトランジスタＴｒ１２１のゲート電位は
２Ｖｒｅｆに設定されている。このため、ｎチャネルト
ランジスタＴｒ２に流れるサブスレッショルド電流とｎ
チャネルトランジスタＴｒ１２１に流れるサブスレッシ
ョルド電流が等しくなり、疑似ＧＮＤ線３０の電位を一
定に保つことができる。
【０１７８】図７６は図７５に示した基準電圧Ｖｒｅｆ
とゲート電圧Ｖｐを発生するための回路図である。図７
６において、外部電源電圧Ｅｘｔ．Ｖｃｃと外部ＧＮＤ
間に定電流源１２１と抵抗Ｒ１１とＲ１２とが直列接続
され、定電流源１２１と抵抗Ｒ１１との接続点からＶｐ
＝２Ｖｒｅｆの電位が出力され、抵抗Ｒ１１とＲ１２と
の接続点からＶｒｅｆ＝Ｖｔｈｎの電位が出力される。
【０１７９】図７７は図７６に示した抵抗Ｒ１１とＲ１
２とをトランジスタによって構成したものである。すな
わち、抵抗Ｒ１１に代えてｎチャネルトランジスタＴｒ
１２２が接続され、抵抗Ｒ１２に代えてｎチャネルトラ
ンジスタＴｒ１２３が接続される。この場合、トランジ
スタＴｒ１２２とＴｒ１２３のしきい値電圧が全く同じ
になるように、バックゲートバイアス電位が設定され
る。
【０１８０】図７８は第９の発明の他の実施例を示す回
路図である。この図７８に示した実施例は、図７５に示
したｎチャネルトランジスタＴｒ１２１に代えて、ｐチ
ャネルトランジスタＴｒ１２５を外部電源電圧Ｅｘｔ．
Ｖｃｃと疑似ＧＮＤ線３０との間に接続したものであ
る。この場合ｐチャネルトランジスタＴｒ１２５のゲー
ト電位はＶｃｃ−Ｖｐにバイアスされる。それ以外の動
作は図７５と同じである。
【０１８１】図７９は第９の発明の他の実施例を示す図
である。この図７９に示した実施例は、図７５のｎチャ
ネルトランジスタＴｒ１２１に代えて、ｐチャネルトラ
ンジスタＴｒ１２６を外部電源電圧Ｅｘｔ．Ｖｃｃのラ
インと疑似ＧＮＤ線３０との間に接続したものである。
この場合、ｐチャネルトランジスタＴｒ１２６のゲート
電位はＶｃｃ−Ｖｐにバイアスされる以外は、図７５の
動作と同じである。
【０１８２】図８０は図７８に示した実施例の改良例を
示す図である。すなわち、ｐチャネルトランジスタＴｒ
１２５のゲートとドレインとにゲート電圧Ｖｐが与えら
れる。この場合、サブスレッショルド電流は電圧Ｖｐよ
り供給されるので、電圧Ｖｐは図７７に示した回路から
供給され、電流補償能力を持つ必要がある。
【０１８３】図８１は図８０に示した例の改良例を示す
図である。すなわち、図８０に示したバックゲート付き
のｎチャネルトランジスタＴｒ１２５に代えて、バック
ゲート付きのｐチャネルトランジスタＴｒ１２７を接続
したものである。
【０１８４】なお、上述の第９の発明の各実施例におい
て、Ｖｐ＝２Ｖｒｅｆにし、さらにトランジスタのサブ
スレッショルド電流を同じになるように設定したが、Ｖ
ｐ＝２Ｖｒｅｆでなくても、ｎチャネルトランジスタＴ
ｒ１２４とｎチャネルトランジスタＴｒ１２７またはｐ
チャネルトランジスタＴｒ１２５のサブスレッショルド
電流が等しければ、疑似ＧＮＤ線３０のレベルを一定に
保つことができる。この場合、各トランジスタのしきい
値やサイズで調節すればよい。
【０１８５】図８２は第１０の発明の第１の実施例を示
す回路ブロック図、図８３はその動作を示すタイムチャ
ートである。
【０１８６】上述したとおり、内部回路５の低レベル電
位のラインを疑似ＧＮＤレベルＶｓｓ′にすることによ
り、メモリセルＭＣのディスターブリフレッシュ時間
（データの保持時間）を長くすることができる。しか
し、そのままでは出荷前に行なうディスターブリフレッ
シュ時間のテスト時間も長くなり、テストが高コストと
なる。そこで、第１０の発明では、通常動作時のディス
ターブリフレッシュ時間が長いという高性能を維持した
まま、テスト時間の短縮化を図る。
【０１８７】図８２を参照して、疑似ＧＮＤレベル発生
回路１９で発生した疑似ＧＮＤレベルＶｓｓ′が疑似Ｇ
ＮＤ線３０に与えられている。また、そのドレインが疑
似ＧＮＤ線３０に接続され、そのソースが接地され、そ
のゲートがテストモードに入ったことを知らせるテスト
モードイネーブル信号φｔｅｓｔを受けるｎチャネルト
ランジスタＴｒ１２７が設けられている。
【０１８８】次に、動作を説明する。通常の動作モード
のタイミングから／ＷＥ信号および／ＣＡＳ信号が／Ｒ
ＡＳ信号より早く立下がるＷＣＢＲ（Ｗｒｉｔｅ ａｎ
ｄＣＡＳ Ｂｅｆｏｒｅ ＲＡＳ）のタイミングととも
にある指定されたアドレスピンに電源レベルＶｃｃより
数Ｖ高い高電圧レベルが入力される。このＷＣＢＲと指
定されたアドレスピンへの高電圧レベルの入力がディス
ターブリフレッシュ加速テストモードへのセットタイミ
ングとなる。
【０１８９】このセットタイミングが確認されセットサ
イクルが始まると、テストモードイネーブル信号φｔｅ
ｓｔが発生される。この信号φｔｅｓｔがｎチャネルト
ランジスタＴｒ１２７のゲートに入力されると、ｎチャ
ネルトランジスタＴｒ１２７がオンして、疑似ＧＮＤ線
３０を接地電位Ｖｓｓに引く。このときには、センスア
ンプ用の低レベル電位のラインは疑似ＧＮＤレベルＶｓ
ｓ′（０．５Ｖ）ではなく外部パッドから供給される真
の接地電位Ｖｓｓ（０Ｖ）となる。このため、図４４に
示したビット線ＢＬのレベルも疑似ＧＮＤレベルＶｓ
ｓ′（０．５Ｖ）でなく接地電位Ｖｓｓ（０Ｖ）とな
り、メモリセルトランジスタＭＴのソース（ビット線Ｂ
Ｌ）に対するゲート（ワード線ＷＬ）の電位Ｖｇｓは−
０．５Ｖと負電圧であったものが０Ｖとなる。したがっ
て、メモリセルトランジスタＭＴのサブリーク電流が増
加し、メモリセルＭＣのディスターブリフレッシュ特性
が悪化する。よって、このモードに入ったときのディス
ターブリフレッシュが加速されテスト時間が短縮され
る。
【０１９０】次いで、／ＣＡＳ信号が／ＲＡＳ信号より
早く立下がるＣＢＲ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）
のタイミングが確認されるとテストモードイネーブル信
号φｔｅｓｔが立下がり、応じてｎチャネルトランジス
タＴｒ１２７がオフし、疑似ＧＮＤ線３０は再び疑似Ｇ
ＮＤレベルＶｓｓ′（０．５Ｖ）となる。これより以後
は通常の動作に戻る。
【０１９１】図８４は第１０の発明の第２の実施例を示
す回路ブロック図、図８５は図８４に示した疑似ＧＮＤ
レベル発生回路１９の構成を示す回路図である。基本的
な回路構成は第１の実施例と同じであるが、テストモー
ドイネーブル信号φｔｅｓｔが疑似ＧＮＤレベル発生回
路１９にも入力されているところが異なる。これは疑似
ＧＮＤレベル発生回路１９の中に疑似ＧＮＤ線３０が所
定の電位より下がりすぎたときの補償のために充電回路
１９ａが設けられている場合において、加速テストモー
ドに入ったときにテストモードイネーブル信号φｔｅｓ
ｔによって充電回路１９ａを停止させるためである。
【０１９２】詳しく説明すると、疑似ＧＮＤレベル発生
回路１９は、充電回路１９ａと放電回路１９ｂを含む。
充電回路１９ａは、差動増幅回路７１、ｎチャネルトラ
ンジスタＴｒ３，Ｔｒ１２９およびｐチャネルトランジ
スタＴｒ１２８を含む。差動増幅回路７１の反転入力ノ
ードは疑似ＧＮＤ線３０に接続され、その非反転入力ノ
ードには基準電位Ｖｒｅｆ（＝Ｖｓｓ′）が印加され
る。ｎチャネルトランジスタＴｒ３のゲートは差動増幅
回路７１の出力ノードに接続され、そのドレインには電
源電位Ｖｃｃが印加され、そのソースは疑似ＧＮＤ線３
０に接続される。ｎチャネルトランジスタＴｒ１２９の
ゲートはテストモードイネーブル信号φｔｅｓｔを受
け、そのドレインは差動増幅回路７１の出力ノードに接
続され、そのソースは接地される。ｐチャネルトランジ
スタＴｒ１２８のゲートはテストモードイネーブル信号
φｔｅｓｔを受け、そのドレインには電源電位Ｖｃｃが
印加され、そのソースは差動増幅回路７１の電源ノード
７１ａに接続される。放電回路１９ｂは、ｎチャネルト
ランジスタＴｒ１，Ｔｒ２を含む。ｎチャネルトランジ
スタＴｒ１，Ｔｒ２のドレインはともに疑似ＧＮＤ線３
０に接続され、そのソースはともに接地される。ｎチャ
ネルトランジスタＴｒ１のゲートは疑似ＧＮＤ線３０に
接続され、ｎチャネルトランジスタＴｒ２のゲートは内
部発生信号φを受ける。
【０１９３】通常モードにおいてテストモードイネーブ
ル信号φｔｅｓｔが「Ｌ」レベルである場合は、ｐチャ
ネルトランジスタＴｒ１２８がオンしｎチャネルトラン
ジスタＴｒ１２９がオフする。ｐチャネルトランジスタ
Ｔｒ１２８がオンすると、差動増幅回路７１の電源ノー
ド７１ａに電源電位Ｖｃｃが印加され、差動増幅回路７
１が活性化される。疑似ＧＮＤ線３０の電位が基準電位
Ｖｒｅｆより低くなった場合は、差動増幅回路７１の出
力が「Ｈ」レベルになってｎチャネルトランジスタＴｒ
３がオンし、疑似ＧＮＤ線３０が充電される。疑似ＧＮ
Ｄ線３０の電位が基準電位Ｖｒｅｆより高くなった場合
は、差動増幅回路７１の出力が「Ｌ」レベルになってｎ
チャネルトランジスタＴｒ３がオフし、疑似ＧＮＤ線３
０の充電が停止される。
【０１９４】また、加速テストモードにおいてテストモ
ードイネーブル信号φｔｅｓｔが「Ｈ」レベルである場
合は、ｐチャネルトランジスタＴｒ１２８がオフし、ｎ
チャネルトランジスタＴｒ１２９がオンする。ｐチャネ
ルトランジスタＴｒ１２８がオフすると、差動増幅回路
７１の電源ノード７１ａへの電源電位Ｖｃｃの印加が停
止され、差動増幅回路７１は非活性化される。また、ｎ
チャネルトランジスタＴｒがオンするので、差動増幅回
路７１の出力ノードが接地され、ｎチャネルトランジス
タＴｒ３がオフする。したがって、疑似ＧＮＤ線３０の
充電が停止される。放電回路１９ｂの動作は図２で示し
た疑似ＧＮＤレベル発生回路と同じであるので説明は省
略される。
【０１９５】なお、加速テストモードへのセットおよび
リセットのタイミングは第１の実施例で示したのと同じ
である。また、第１の実施例と同様の効果が得られる。
【０１９６】図８６は第１０の発明の第３の実施例を示
す回路ブロック図である。この実施例では、第１および
第２の実施例のようにテストモードイネーブル信号φｔ
ｅｓｔをゲートに受けるｎチャネルトランジスタＴｒ１
２７を別途設けることなく、疑似ＧＮＤレベル発生回路
１９の中に疑似ＧＮＤ線３０を接地電位Ｖｓｓに引くた
めに既に設けられているサイズの大きなｎチャネルトラ
ンジスタＴｒを用いる。上述した実施例ではｎチャネル
トランジスタＴｒ２のゲートには内部発生信号φが入力
されていたが、この実施例では内部発生信号φとテスト
モードイネーブル信号φｔｅｓｔがＮＯＲゲート１３０
に入力され、ＮＯＲゲート１３０の出力がｎチャネルト
ランジスタＴｒ２のゲートに入力される。
【０１９７】加速テストモードへのセットおよびリセッ
トのタイミングは第１の実施例で示したものと同様であ
る。通常動作時にはテストモードイネーブル信号φｔｅ
ｓｔが「Ｌ」レベルであるためｎチャネルトランジスタ
Ｔｒ２は内部発生信号φで制御される。しかし、加速モ
ードのセットサイクルに入りテストモードイネーブル信
号φｔｅｓｔが「Ｈ」レベルになると、内部発生信号φ
の状態にかかわらずｎチャネルトランジスタＴｒ２のゲ
ートは「Ｈ」レベルとなる。したがってｎチャネルトラ
ンジスタＴｒ２がオンして疑似ＧＮＤ線３０を接地電位
Ｖｓｓに引く。
【０１９８】この実施例においても第１の実施例と同様
の効果が得られる。図８７は第１０の発明の第４の実施
例を示す回路図、図８８はその動作を示すタイムチャー
トである。この実施例の基本的な回路構成は第１、第２
および第３の実施例と同様であり、図８７には図示して
いないが疑似ＧＮＤレベル発生回路１９やｎチャネルト
ランジスタＴｒ１２７なども設けられている。この実施
例では、それらに加え、そのドレインに電源電位Ｖｃｃ
が印加され、そのソースが疑似ＧＮＤ線３０に接続さ
れ、そのゲートが後述するワンショットパルス信号φｔ
ｅｓｔ′を受けるｎチャネルトランジスタＴｒ１３０が
設けられている。このｎチャネルトランジスタＴｒ１３
０は、加速テストモード時に接地電位Ｖｓｓ（０Ｖ）に
プルダウンされた疑似ＧＮＤ線３０をリセットサイクル
時に通常の疑似ＧＮＤレベルＶｓｓ′（０．５Ｖ）に戻
す動作の補助をする。
【０１９９】次に、動作を説明する。加速テストモード
時においては、テストモードイネーブル信号φｔｅｓｔ
が「Ｈ」レベルでありｎチャネルトランジスタＴｒ１２
７がオンして疑似ＧＮＤ線３０が接地電位Ｖｓｓ（０
Ｖ）にプルダウンされていた。次いで、第１の実施例で
示したタイミングでリセットサイクルに入ると、テスト
モードイネーブル信号φｔｅｓｔが「Ｌ」レベルに立下
がりｎチャネルトランジスタＴｒ１２７がオフする。ま
た、テストモードイネーブル信号φｔｅｓｔの立下がり
を基にしてワンショットパルス信号φｔｅｓｔ′が生成
され、ワンショットパルス信号φｔｅｓｔ′はｎチャネ
ルトランジスタＴｒ１３０のゲートに入力される。応じ
て、ｎチャネルトランジスタＴｒ１３０が導通状態にな
り、疑似ＧＮＤ線３０は疑似ＧＮＤレベルＶｓｓ′
（０．５Ｖ）まで素早くプルアップされる。
【０２００】この実施例では、充電用のトランジスタＴ
ｒ１３０としてｎチャネルトランジスタを使用したが、
ｐチャネルトランジスタを使用してもよい。但し、この
場合は、ワンショットパルス信号φｔｅｓｔ′を反転す
る必要がある。
【０２０１】図８９は第１０の発明の第５の実施例を示
す回路ブロック図である。図８９を参照して、この実施
例においては、テストモードイネーブル信号φｔｅｓｔ
に応じて切換わる切換スイッチ１３２が設けられてい
る。切換スイッチ１３２の一方切換端子１３２ａは疑似
ＧＮＤレベル発生回路１９の出力に接続され、その他方
切換端子１３２ｂは接地された外部パッド１３１に接続
され、その共通端子１３２ｃは疑似ＧＮＤ線３０に接続
される。
【０２０２】通常モードにおいてテストモードイネーブ
ル信号φｔｅｓｔが「Ｌ」レベルである場合は、切換ス
イッチ１３２の共通端子１３２ｃは一方切換端子１３２
ａと導通し、疑似ＧＮＤ線３０は疑似ＧＮＤレベルＶｓ
ｓ′になる。加速テストモードにおいてテストモードイ
ネーブル信号φｔｅｓｔが「Ｈ」レベルになると、切換
スイッチ１３２の共通端子１３２ｃは他方切換端子１３
２ｂと導通し、疑似ＧＮＤ線３０は接地電位Ｖｓｓにな
る。
【０２０３】なお、切換スイッチ１３２は、たとえば図
９０に示すように、２つのｎチャネルトランジスタＴｒ
１３１，Ｔｒ１３２で構成される。ｎチャネルトランジ
スタＴｒ１３１，Ｔｒ１３２のドレインはそれぞれ切換
端子１３２ｂ，１３２ａとなり、そのソースはともに共
通端子１３２ｃとなり、そのゲートはそれぞれテストモ
ードイネーブル信号φｔｅｓｔおよびその相補信号／φ
ｔを受ける。
【０２０４】この実施例においても、第１の実施例と同
じ効果が得られる。第４の実施例と組合わせてもよい。
【０２０５】図９１は第１０の発明の第６の実施例によ
るＤＲＡＭチップの構成を示すブロック図、図９２はそ
の要部拡大図である。図９１および図９２を参照して、
このＤＲＡＭチップは、複数のメモリアレイ領域１４１
と、その間に設けられた周辺回路領域１４２を含む。ま
た、各メモリアレイ領域１４１は、ロウ方向に配列され
た複数のサブアレイ１４３と、サブアレイ１４３の間お
よび両端に設けられた複数のセンスアンプ帯１４４と、
ロウデコーダ１４５と、コラムデコーダ１４６とを含
む。
【０２０６】サブアレイ１４３は、ロウおよびコラム方
向に配列された複数のメモリセル（図示せず）と、各ロ
ウに対応して設けられたワード線（図示せず）と、各コ
ラムに対応して設けられたビット線対ＢＬ，／ＢＬとを
含む。センスアンプ帯１４４は、各コラムに対応して設
けられたセンスアンプ２を含み、各センスアンプ２は対
応するビット線対ＢＬ，／ＢＬと接続されている。ま
た、各センスアンプ帯１４４のセンスアンプ２はセンス
ドライブラインＳＮに共通接続されている。
【０２０７】周辺回路領域１４２は、疑似ＧＮＤレベル
発生回路１９によって疑似ＧＮＤレベルＶｓｓ′が印加
される疑似ＧＮＤ線３０と、外部パッド１３１を介して
接地される接地線１４７と、各センスアンプ帯１４４に
対応して設けられた切換スイッチ１３２を含む。切換ス
イッチ１３２は、疑似ＧＮＤ線３０とセンスドライブラ
インＳＮの間に接続されたｎチャネルトランジスタＴｒ
１３２と、接地線１４７とセンスドライブラインＳＮの
間に接続されたｎチャネルトランジスタＴｒ１３１とを
含む。ｎチャネルトランジスタＴｒ１３２，Ｔｒ１３１
は、それぞれセンスアンプ活性化信号Ｓ０Ｎ１，Ｓ０Ｎ
２によって制御される。
【０２０８】センスアンプ活性化信号Ｓ０Ｎ１は、図９
３に示すように、センスアンプ活性化信号Ｓ０Ｎおよび
テストモードイネーブル信号φｔｅｓｔを受けるゲート
回路１６１から出力される。ゲート回路１６１は、通常
モードにおいてテストモードイネーブル信号φｔｅｓｔ
が「Ｌ」レベルである場合は、センスアンプ活性化信号
Ｓ０Ｎをそのまま出力させる。また、ゲート回路１６１
は、テストモードにおいてテストモードイネーブル信号
φｔｅｓｔが「Ｈ」レベルである場合は、センスアンプ
活性化信号Ｓ０Ｎに関係なく常に「Ｌ」レベルを出力す
る。
【０２０９】また、センスアンプ活性化信号Ｓ０Ｎ２
は、図９４に示すように、センスアンプ活性化信号Ｓ０
Ｎおよびテストモードイネーブル信号φｔｅｓｔを受け
るＡＮＤゲート回路１６２から出力される。ＡＮＤゲー
ト回路１６２は、通常モードにおいてテストモードイネ
ーブル信号φｔｅｓｔが「Ｌ」レベルである場合は、セ
ンスアンプ活性化信号Ｓ０Ｎに関係なく常に「Ｌ」レベ
ルを出力する。また、ＡＮＤゲート回路１６２は、テス
トモードにおいてテストモードイネーブル信号φｔｅｓ
ｔが「Ｈ」レベルである場合は、センスアンプ活性化信
号Ｓ０Ｎをそのまま出力させる。
【０２１０】次に、動作を説明する。通常モードにおい
てはセンスアンプ活性化信号Ｓ０Ｎ１が「Ｈ」レベルに
なったことに応じてｎチャネルトランジスタＴｒ１３２
がオンし、センスドライブラインＳＮに疑似ＧＮＤレベ
ルＶｓｓ′が印加される。また、テストモードにおいて
は活性化信号Ｓ０Ｎ２が「Ｈ」レベルになったことに応
じてｎチャネルトランジスタＴｒ１３１がオンし、セン
スドライブラインＳＮが接地される。
【０２１１】この実施例においても第１の実施例と同じ
効果が得られる。なお、図９５に示すように、疑似ＧＮ
Ｄ線３０および接地線１４７をそれぞれメッシュ状に形
成し、メモリセル領域１４１を覆うようにして設け、各
センスアンプ帯１４４のセンスドライブラインＳＮと疑
似ＧＮＤ線３０および接地線１４７を複数の切換スイッ
チ１３２で接続すれば、各配線ＳＮ３０，１４７の配線
抵抗を低減でき、配線抵抗による電位の浮き上がりを防
止できる。
【０２１２】なお、センスアンプ２や切換スイッチ１３
２などはシリコン基板表面に形成され、接地線１４７や
疑似ＧＮＤ線３０は互いに絶縁されてシリコン基板の上
方に順次積層される。
【０２１３】図９６は第１０の発明の第７の実施例によ
るＤＲＡＭチップの構成を示す要部拡大図である。図９
６を参照して、このＤＲＡＭチップにおいては、周辺回
路領域１４２は、各センスアンプ帯１４４に対応して設
けられたｎチャネルトランジスタＴｒ１３３と、疑似Ｇ
ＮＤレベル発生回路１９によって疑似ＧＮＤレベルＶｓ
ｓ′が印加される疑似ＧＮＤ線３０と、テストモードイ
ネーブル信号φｔｅｓｔに応じて疑似ＧＮＤ線３０を接
地させるｎチャネルトランジスタＴｒ１２７を含む。各
ｎチャネルトランジスタＴｒ１３３は、各センスアンプ
帯１４４のセンスドライブラインＳＮと疑似ＧＮＤ線３
０の間に接続され、そのゲートはセンスアンプ活性化信
号Ｓ０Ｎを受ける。ｎチャネルトランジスタＴｒ１２７
は、外部パッド１３１と疑似ＧＮＤ線３０の間に接続さ
れ、そのゲートはテストモードイネーブル信号φｔｅｓ
ｔを受ける。
【０２１４】次に、動作を説明する。通常モードにおい
てはテストモードイネーブル信号φｔｅｓｔは「Ｌ」レ
ベルであり、ｎチャネルトランジスタＴｒ１２７がオフ
して疑似ＧＮＤ線３０は疑似ＧＮＤレベルＶｓｓ′とな
る。テストモードにおいてはテストモードイネーブル信
号φｔｅｓｔが「Ｈ」レベルになり、ｎチャネルトラン
ジスタＴｒ１２７がオンして疑似ＧＮＤ線３０は接地さ
れる。センスアンプ活性化信号Ｓ０Ｎが「Ｈ」レベルに
なるとｎチャネルトランジスタＴｒ１３３がオンしてセ
ンスアンプ２が活性化される。
【０２１５】この実施例においても、第１の実施例と同
じ効果が得られる。また、第６の実施例に比べ、トラン
ジスタ数および配線数を減少することができる。
【０２１６】なお、図９７に示すように、疑似ＧＮＤ線
３０をメッシュ状に形成し、メモリセル領域１４１を覆
うようにして設け、各センスアンプ帯１４４のセンスド
ライブラインＳＮと疑似ＧＮＤ線３０を複数の切換スイ
ッチ１３２で接続すれば、各配線ＳＮ，３０の配線抵抗
を低減でき、配線抵抗による電位の浮き上がりを防止で
きる。
【０２１７】図９８は第１０の発明の第８の実施例を示
すブロック図、図９９はその動作を示すタイムチャート
である。図９８を参照して、この実施例は、メモリアレ
イ１５０と、メモリアレイ１５０のワード線ＷＬを駆動
するためのワードドライバ１０と、切換スイッチ１３２
を含む。ワードドライバ１０の高レベル電位のライン１
０ａには電源電位Ｖｃｃから昇圧された高電源電位Ｖｐ
ｐが印加される。ワードドライバ１０の低レベル電位の
ライン１０ｂは切換スイッチ１３２の共通端子１３２ｃ
に接続され、切換スイッチ１３２の一方切換端子１３２
ａは接地線１４７に接続され、切換スイッチ１３２の他
方切換端子１３２ｂは疑似ＧＮＤ線３０に接続される。
切換スイッチ１３２は、図８９で示したものと同じであ
って、テストモードイネーブル信号φｔｅｓｔによって
制御される。
【０２１８】次に、動作を説明する。図８３で示したタ
イミングで通常モードから加速テストモードのセットサ
イクルに入りテストモードイネーブル信号φｔｅｓｔが
「Ｈ」レベルに立上がると、切換スイッチ１３２により
ワードドライバ１０の低レベル電位のライン１０ｂは接
地電位Ｖｓｓ（０Ｖ）から疑似ＧＮＤレベルＶｓｓ′
（０．５Ｖ）に切換わる。これにより、ワード線ＷＬの
非選択レベルは接地電位Ｖｓｓ（０Ｖ）から疑似ＧＮＤ
レベルＶｓｓ′（０．５Ｖ）に上昇し、ディスターブリ
フレッシュ特性が悪化する。したがって、リフレッシュ
テスト時間の短縮化を図れる。次いで、リセットサイク
ルに入ると、テストモードイネーブル信号φｔｅｓｔが
「Ｌ」レベルに立下がり、ワードドライバ１０の低レベ
ル電位のライン１０ｂが再び接地電位Ｖｓｓ（０Ｖ）に
切換わり通常動作に戻る。
【０２１９】なお、上記第１〜第７の実施例と組合わせ
れば、ディスターブリフレッシュ特性をさらに悪化させ
ることができ、テスト時間短縮の効果はさらに増す。
【０２２０】図１００は第１０の発明の第９の実施例を
示すブロック図である。図１００を参照して、この実施
例はウェル１５１中に形成されたメモリアレイ１５０
と、メモリアレイ１５０のワード線ＷＬを駆動させるた
めのワードドライバ１０と、メモリアレイ１５０のビッ
ト線対ＢＬ，／ＢＬに接続されたセンスアンプ帯１４４
を含む。また、この実施例は、負電位Ｖｂｂを発生する
負電位発生回路１５２と、接地される外部パッド１３１
と、負電位Ｖｂｂまたは接地電位Ｖｓｓを切換えてウェ
ル１５１に供給するための切換スイッチ１３２を含む。
切換スイッチ１３２の一方切換端子１３２ａは負電位発
生回路１５２の出力に接続され、その他方切換端子１３
２ｂは外部パッド１３１に接続され、その共通端子１３
２ｃはウェル１５１に接続される。切換スイッチ１３２
は、図８９で示したものと同じであって、テストモード
イネーブル信号φｔｅｓｔによって制御される。
【０２２１】次に、動作について説明する。通常モード
においてはテストモードイネーブル信号φｔｅｓｔが
「Ｌ」レベルであり切換スイッチ１３２の共通端子１３
２ｃは一方切換端子１３２ａと導通し、ウェル１５１に
は負電位発生回路１５１により負電位Ｖｂｂが印加され
る。これにより、メモリセルトランジスタＭＴのサブリ
ーク電流が小さく抑えられ、メモリセルＭＣのディスタ
ーブリフレッシュ特性が良好に保たれる。
【０２２２】次いで図８３で示したタイミングで加速テ
ストモードのセットタイミングに入ると、テストモード
イネーブル信号φｔｅｓｔが「Ｈ」レベルに立上がり、
切換スイッチ１３２の共通端子１３２ｃが他方切換端子
１３２ｂと導通し、ウェル１５１が外部パッド１３１を
介して接地される。したがって、メモリセルトランジス
タＭＴのサブリーク電流が増加し、メモリセルＭＣのデ
ィスターブリフレッシュ特性が悪化する。よって、テス
ト時間の短縮化が図られる。次いで、リセットサイクル
に入ると、テストモードイネーブル信号φｔｅｓｔが
「Ｌ」レベルに立下がり、ウェル１５１には再び負電位
Ｖｂｂが印加される。
【０２２３】なお、上記第１〜第８の実施例と組合わせ
れば、メモリセルＭＣのディスターブリフレッシュ特性
を一層悪化させることができ、テスト時間短縮の効果は
さらに増す。
【０２２４】
【発明の効果】請求項１に係る発明によれば、ビット線
とメモリセルとセンスアンプ群の低レベル電位のライン
を接地電位よりも高い電位に設定するようにしたので、
ディスターブリフレッシュに強くなり、メモリセルトラ
ンジスタのしきい値電圧を低く設定でき、信頼性の向上
を図ることができ、昇圧電圧発生回路も不要にでき、ト
リプルウェル構造を不要にできる。
【０２２５】請求項２１の発明では、ビット線とメモリ
セルとセンスアンプの低レベルの電位のラインを接地電
位よりも高くしかつこの電位が一定となるように補償す
るようにしたので、請求項１と同様の効果を得ることが
できる。
【０２２６】請求項２２に係る発明によれば、センスア
ンプの駆動時に、センスアンプ駆動ラインの低レベルの
電位を接地電位よりも高い電位に設定するようにしたの
で、請求項１と同様の効果を得ることができる。
【０２２７】請求項３７に係る発明によれば、センスア
ンプを駆動したとき、転送ゲートのゲート電位を接地電
位とし、ビット線の低レベル電位を転送ゲートのしきい
値電圧だけ高くすることができるので、請求項１と同様
の効果が得られる。
【０２２８】請求項４１に係る発明では、ビット線とメ
モリセルとセンスアンプの低レベル電位のラインを接地
電位よりも高くするとともに、高レベル電位を外部から
供給される電源のレベルよりも低い電位に設定すること
により、サブスレッショルドリーク電流を減少させるこ
とができる。
【０２２９】請求項５０に係る発明では、半導体装置の
使用時と非使用時とで高レベル電位と低レベル電位とを
変化させるようにしたので、半導体装置の非使用時にお
ける電流消費の少なくできる。
【０２３０】請求項５１に係る発明では、チップの使用
時と非使用時とで基板電位発生手段と昇圧電圧発生手段
とから発生される昇圧電圧の電位と負レベル電位とを任
意の電位に切換えるようにしたので、リフレッシュの間
隔を延ばすことができ、消費電流の低減を図ることがで
きる。
【０２３１】請求項５２に係る発明では、設定された低
レベル電位を補償することにより、スタンバイ時に低レ
ベル電位が低下するのを防止できる。
【０２３２】請求項５３に係る発明では、メモリセルの
データの保持時間をテストするときに、接地電位よりも
高い電位に設定された低レベル電位のラインを接地電位
に強制する。したがって、テスト時にのみメモリセルの
ディスターブリフレッシュ特性を悪化させることがで
き、テスト時間の短縮化を図ることができる。
【０２３３】請求項５５に係る発明では、メモリセルの
データの保持時間をテストするときに、ワード線駆動手
段の低レベル電位のラインを接地電位よりも高い電位に
設定するので、テスト時にのみメモリセルのディスター
ブリフレッシュ特性を悪化させることができ、テスト時
間の短縮化を図ることができる。
【０２３４】請求項５７に係る発明では、メモリセルの
データの保持時間をテストするときに、半導体基板の基
板電位を通常時の負レベルの基板電位よりも高く設定す
るので、テスト時にのみメモリセルのディスターブリフ
レッシュ特性を悪化させることができ、テスト時間の短
縮化を図ることができる。
【図面の簡単な説明】
【図１】 従来例とこの発明の概念を対比して説明する
ための図である。
【図２】 第１の発明の第１実施例を示す回路図であ
る。
【図３】 図２の動作を説明するためのタイムチャート
である。
【図４】 第１の発明の第２実施例を示す回路図であ
る。
【図５】 第２の発明の第１実施例を示す回路図であ
る。
【図６】 第２の発明の第２実施例を示す回路図であ
る。
【図７】 第２の発明の第３実施例を示す回路図であ
る。
【図８】 第２の発明の第４実施例を示す回路図であ
る。
【図９】 図８の動作を説明するためのタイムチャート
である。
【図１０】 第３の発明の第１実施例を示す回路図であ
る。
【図１１】 図１０に示した実施例の動作を説明するた
めのタイムチャートである。
【図１２】 第３の発明の第２実施例を示す回路図であ
る。
【図１３】 図１２の動作を説明するためのタイムチャ
ートである。
【図１４】 第３の発明の第３実施例の動作を説明する
ためのタイムチャートである。
【図１５】 第４の発明の第１実施例を示す回路図であ
る。
【図１６】 図１５のスイッチ回路の一例を示す図であ
る。
【図１７】 図１５の動作を説明するためのタイムチャ
ートである。
【図１８】 第４の発明の第２実施例を示すブロック図
である。
【図１９】 図１８に示したスイッチ回路の一例を示す
回路図である。
【図２０】 図１８の動作を説明するためのタイムチャ
ートである。
【図２１】 第４の発明の第３実施例の動作を説明する
ためのタイムチャートである。
【図２２】 第５の発明の第１実施例を示す回路図であ
る。
【図２３】 第６の発明の第１実施例を示す回路図であ
る。
【図２４】 図２３の動作を説明するためのタイムチャ
ートである。
【図２５】 第６の発明の第２実施例を示す回路図であ
る。
【図２６】 第６の発明の第３実施例を示す回路図であ
る。
【図２７】 図２６の動作を説明するためのタイムチャ
ートである。
【図２８】 第６の発明の第４実施例を示す回路図であ
る。
【図２９】 第６の発明の第５実施例を示す回路図であ
る。
【図３０】 第６の発明の第６実施例を示す回路図であ
る。
【図３１】 第６の発明の第７実施例を示す回路図であ
る。
【図３２】 第６の発明の第８実施例を示す回路図であ
る。
【図３３】 図３２のカレントセンサを比較回路として
用いた実施例を示す回路図である。
【図３４】 カレントセンサの他の例を示す回路図であ
る。
【図３５】 カレントセンサのさらに他の例を示す回路
図である。
【図３６】 ヒステリシス特性を持たせたカレントセン
サの回路図である。
【図３７】 第６の発明をメモリセルのデータの保持時
間をテストするテスト回路に適用した例を示すブロック
図である。
【図３８】 第６の発明を各メモリブロックごとに適用
した一例を示す図である。
【図３９】 第６の発明を各メモリブロックごとに適用
した他の例を示す図である。
【図４０】 第６の発明を各メモリブロックに適用した
さらに他の例を示す図である。
【図４１】 第６の発明を各メモリブロックに適用した
その他の実施例を示す図である。
【図４２】 第７の発明の第１実施例を示す回路図であ
る。
【図４３】 図４２に示した実施例の動作を説明するた
めのタイムチャートである。
【図４４】 メモリセルのサブスレッショルド電流の流
れる経路を説明するための図である。
【図４５】 第７の発明の第１実施例の断面図である。
【図４６】 行プリデコーダ出力Ｘｉ，ｊ，ｋの発生回
路を示す図である。
【図４７】 マスタロウデコード信号φｘｉの発生回路
を示す図である。
【図４８】 ワード線駆動信号発生回路を示す回路図で
ある。
【図４９】 コラムＳＦＵ／Ｌ信号発生回路を示す図で
ある。
【図５０】 ＣＳＬ信号を発生する回路図である。
【図５１】 第７の発明の第２実施例を示す回路図であ
る。
【図５２】 図５１の実施例の動作を説明するためのタ
イムチャートである。
【図５３】 第７の発明の第３実施例を示す回路図であ
る。
【図５４】 図５３に示した実施例の動作を説明するた
めのタイムチャートである。
【図５５】 第７の発明の第４実施例を示す回路図であ
る。
【図５６】 図５５に示した実施例の動作を説明するた
めのタイムチャートである。
【図５７】 第８の発明の原理を説明するための図であ
る。
【図５８】 第８の発明においてワード線のサブスレッ
ショルドリーク電流を説明するための図である。
【図５９】 第８の発明の第１実施例を示す回路図であ
る。
【図６０】 図５９に示した実施例におけるＩＣ動作電
圧を示す図である。
【図６１】 図５９に示した実施例における基準電圧の
変化を示す図である。
【図６２】 図５９に示した基準電圧を発生するための
基準電圧発生回路の一例を示す電気回路図である。
【図６３】 図６２に示した基準電圧発生回路の改良例
を示す図である。
【図６４】 図６２に示した基準電圧発生回路のさらに
他の改良例を示す図である。
【図６５】 図６４に示した基準電圧発生回路の動作を
説明するための波形図である。
【図６６】 基準電圧発生回路のさらに他の例を示す図
である。
【図６７】 基準電圧発生回路のさらにその他の例を示
す回路図である。
【図６８】 チップを使用していないときに、リフレッ
シュ動作を行なう場合に、消費電力の低減を行なうよう
にした実施例の回路図である。
【図６９】 図６８の動作を説明するためのタイムチャ
ートである。
【図７０】 図６８の動作を説明するためのタイムチャ
ートである。
【図７１】 チップの非使用時に基板電位発生回路と昇
圧電圧発生回路の動作を制御するようにした実施例を説
明するための図である。
【図７２】 基板電位発生回路の一例を示す図である。
【図７３】 昇圧電圧発生回路の一例を示す図である。
【図７４】 第８の発明を用いた場合のＬＳＩ内部での
回路図である。
【図７５】 第９の発明の一実施例を示す図である。
【図７６】 図７５に示した基準電圧Ｖｒｅｆとゲート
電圧Ｖｐを発生するための回路図である。
【図７７】 図７６に示した抵抗をトランジスタに代え
て構成した一例を示す図である。
【図７８】 図７５に示した実施例の改良例を示す図で
ある。
【図７９】 第９の発明の他の実施例を示す回路図であ
る。
【図８０】 図７８に示した例の改良例を示す図であ
る。
【図８１】 図８０に示した例の改良例を示す図であ
る。
【図８２】 第１０の発明の第１の実施例を示す回路ブ
ロック図である。
【図８３】 図８２に示した実施例の動作を説明するた
めのタイムチャートである。
【図８４】 第１０の発明の第２の実施例を示す回路ブ
ロック図である。
【図８５】 図８４に示した実施例の疑似ＧＮＤレベル
発生回路を示す回路図である。
【図８６】 第１０の発明の第３の実施例を示す回路ブ
ロック図である。
【図８７】 第１０の発明の第４の実施例を示す回路ブ
ロック図である。
【図８８】 図８７の実施例の動作を説明するためのタ
イムチャートである。
【図８９】 第１０の発明の第５の実施例を示す回路ブ
ロック図である。
【図９０】 図８９に示した実施例の切換スイッチを示
す回路図である。
【図９１】 第１０の発明の第６の実施例を示す回路ブ
ロック図である。
【図９２】 図９１に示した実施例の要部拡大図であ
る。
【図９３】 センスアンプ活性化信号Ｓ０Ｎ１を出力す
る回路を示す回路ブロック図である。
【図９４】 センスアンプ活性化信号Ｓ０Ｎ２を出力す
る回路を示す回路ブロック図である。
【図９５】 図９２に示した例の改良例を示す図であ
る。
【図９６】 第１０の発明の第７の実施例を示す要部拡
大図である。
【図９７】 図９６に示した例の改良例を示す図であ
る。
【図９８】 第１０の発明の第８の実施例を示す回路ブ
ロック図である。
【図９９】 図９８に示した実施例の動作を説明するた
めのタイムチャートである。
【図１００】 第１０の発明の第９の実施例を示す回路
ブロック図である。
【図１０１】 従来の半導体メモリセルアレイの回路図
である。
【図１０２】 図１０１に示したメモリセルアレイの動
作を説明するためのタイムチャートである。
【符号の説明】
２，４，１３ センスアンプ、５ 内部回路、 ７ ク
ランプ回路、 ８ 差動増幅回路、９ 負電位発生回
路、１０ ワードドライバ、１１ ロウデコーダ、１２
スイッチ、１５ サスティン回路、１６ 発振器、１
７ ポンピング回路、１８ 基準電圧発生回路、１９
疑似ＧＮＤレベル発生回路、２０ 比較回路、２１ 抵
抗、３０ 疑似ＧＮＤ線、３１，３２ カレントセン
サ、４０，４１ 制御回路、５０ メモリブロック、６
１ 行アドレスバッファ、６２ 行プリデコーダ、６３
サブデコーダ、６４ 行デコーダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 藤島 一康 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 大石 司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 有本 和民 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 築出 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (57)

    【特許請求の範囲】
  1. 【請求項１】 それぞれが複数のビット線のうちの１本
    と複数のワード線のうちの１本とに接続された複数のメ
    モリセルを含むメモリセルアレイ、 前記メモリセルアレイから前記ビット線に読出された微
    小電位差を増幅するためのセンスアンプ、 前記メモリセルアレイからのデータの読出および前記メ
    モリセルアレイへのデータの書込を制御する制御手段、
    および前記ビット線と前記メモリセルと前記センスアン
    プの低レベル電位のラインを接地電位よりも高い電位に
    設定するための電位設定手段を備えた、半導体記憶装
    置。
  2. 【請求項２】 前記電位設定手段は、そのしきい値電圧
    だけ前記低レベル電位のラインの電位を高めるための第
    １の半導体素子を含む、請求項１の半導体記憶装置。
  3. 【請求項３】 前記電位設定手段は、前記第１の半導体
    素子に対して並列に接続され、大電流が流れる期間に相
    当する信号に応じて導通し、前記低レベル電位のライン
    の電位を放電するための第２の半導体素子を含む、請求
    項２の半導体記憶装置。
  4. 【請求項４】 前記電位設定手段は、 前記低レベル電位とほぼ等しい基準電圧を発生する基準
    電圧発生手段、および前記低レベル電位のラインと前記
    基準電圧発生手段から発生された基準電圧とを比較し、
    前記低レベル電位のラインの電位を前記接地電位よりも
    高い電位に補償するための電位補償手段を含む、請求項
    ３の半導体記憶装置。
  5. 【請求項５】 前記電位補償手段は、 前記低レベル電位のラインの電位と前記基準電圧とを比
    較する比較手段、および前記比較手段の比較出力に応じ
    て、電源ラインの電位を前記低レベル電位のラインに供
    給して、前記接地電位よりも高い電位に設定するための
    スイッチング手段を含む、請求項４の半導体記憶装置。
  6. 【請求項６】 前記電位設定手段は、前記低レベル電位
    のラインに断続的に電源電位を供給して、そのラインの
    電位を接地電位よりも高いレベルに補償するためのサス
    ティン手段を含む、請求項３の半導体記憶装置。
  7. 【請求項７】 前記サスティン手段は、 断続的に発振する発振回路、および前記発振回路の発振
    出力に応じて、前記電源電圧を前記低レベル電位のライ
    ンに供給するためのポンピング回路を含む、請求項６の
    半導体記憶装置。
  8. 【請求項８】 前記電位設定手段は、 前記低レベル電位のラインの電位とほぼ等しい基準電圧
    を発生する基準電圧発生手段、 前記基準電圧発生手段からの基準電圧と前記低レベル電
    位のラインの電位とを比較する比較手段、および前記比
    較手段の比較出力に応じて、前記低レベル電位のライン
    の電位を前記接地電位側に放電するスイッチング手段を
    含む、請求項１の半導体記憶装置。
  9. 【請求項９】 さらに、前記スイッチング手段と前記低
    レベル電位のラインとの間に接続され、前記低レベル電
    位のラインの電位が前記接地電位よりも高い電位から低
    下するのを防止するレベル低下防止手段を含む、請求項
    ８の半導体記憶装置。
  10. 【請求項１０】 前記レベル低下防止手段はダイオード
    を含む、請求項９の半導体記憶装置。
  11. 【請求項１１】 さらに、前記スイッチング手段および
    前記ダイオードの接続点と接地電位との間に接続され、
    電位変動を吸収するためのデカップリング用のコンデン
    サを含む、請求項１０の半導体記憶装置。
  12. 【請求項１２】 さらに、大電流が流れる期間に相当す
    る信号に応じて、前記電圧比較手段を不能化させる電圧
    比較停止手段、および前記大電流が流れる期間に相当す
    る信号に応じて、前記スイッチング手段を強制的に動作
    させ、前記低レベル電位のラインの電位が浮上がるのを
    防止する浮上がり防止手段を含む、請求項８の半導体記
    憶装置。
  13. 【請求項１３】 前記センスアンプは、その低レベルの
    電位のラインと接地間に接続され、そのしきい値電圧分
    だけ前記低レベル電位のラインの電位を高めるためのス
    イッチング素子を含む、請求項１の半導体記憶装置。
  14. 【請求項１４】 前記スイッチング素子は、大電流が流
    れる期間に相当する信号に応じて導通する、請求項１３
    の半導体記憶装置。
  15. 【請求項１５】 前記スイッチング素子は、その入力電
    極が接地電位以下になったことに応じて導通し、 さらに、負電位の電圧を発生する負電位電圧発生手段、
    および前記大電流が流れる期間に相当する信号に応じ
    て、その期間だけ前記負電位電圧発生手段から発生され
    た負電位の電圧を前記スイッチング素子の入力電極に与
    えて応答時間を速くするための切換手段を含む、請求項
    １４の半導体記憶装置。
  16. 【請求項１６】 前記切換手段は、前記大電流が流れる
    期間に相当する期間の前半の期間において前記スイッチ
    ング素子の入力電極に接地電位を与え、後半の期間に前
    記負電位を前記スイッチング素子の入力電極に与えるこ
    とを特徴とする、請求項１５の半導体記憶装置。
  17. 【請求項１７】 さらに、前記ワード線を駆動するため
    のワード線駆動手段を含み、 前記ワード線駆動手段の低レベル電位のラインを接地側
    または前記電位設定手段の出力側に切換えるための切換
    手段を含む、請求項１の半導体記憶装置。
  18. 【請求項１８】 前記切換手段は、前記ワード線が第１
    の論理から第２の論理に立上がる前に前記接地電位側か
    ら前記電位設定手段の出力側に切換えることを特徴とす
    る、請求項１７の半導体記憶装置。
  19. 【請求項１９】 前記メモリセルアレイは複数ブロック
    単位で配置されていて、 前記切換手段は、前記各ブロック単位で前記ワード線が
    第１の論理から第２の論理に立上がる前に、前記接地電
    位側から前記電位設定手段の出力側に切換えることを特
    徴とする、請求項１７の半導体記憶装置。
  20. 【請求項２０】 前記切換手段は、前記各ブロック内に
    おいて、選択されたワード線が第１の論理から第２の論
    理に立上げられた後、選択されていないワード線を前記
    電位設定手段の出力側から接地電位側に切換えることを
    特徴とする、請求項１９の半導体記憶装置。
  21. 【請求項２１】 それぞれが複数のビット線のうちの１
    本と、複数のワード線のうちの１本とに接続されたメモ
    リセルを含むメモリセルアレイ、 前記メモリセルアレイから前記ビット線に読出された微
    小電位差を増幅するためのセンスアンプ、 前記メモリセルアレイからのデータの読出および前記メ
    モリセルアレイへのデータの書込を制御する制御手段、 前記ビット線と前記メモリセルと前記センスアンプの低
    レベルの電位のラインを接地電位よりも高い電位に設定
    するための電位設定手段、 前記電位設定手段によって設定された接地電位よりも高
    い電位が低下したことに応じて、その電位が上昇するよ
    うに補償する電位上昇補償手段、および前記電位設定手
    段によって設定された接地電位よりも高い電位が上昇し
    たことに応じて、その電位が降下するように補償する電
    位降下補償手段を備えた、半導体記憶装置。
  22. 【請求項２２】 それぞれが複数のビット線のうちの１
    本と複数のワード線のうちの１本とに接続されたメモリ
    セルを含むメモリセルアレイ、 前記メモリセルアレイから前記ビット線に読出された微
    小電位差を増幅するためのセンスアンプ、 前記メモリセルアレイからのデータの読出および前記メ
    モリセルアレイへのデータの書込を制御する制御手段、 前記センスアンプを駆動するための駆動ライン、および
    前記センスアンプの駆動時に、前記センスアンプ駆動ラ
    インの低レベルの電位を接地電位よりも高い電位に設定
    する電位設定手段を備えた、半導体記憶装置。
  23. 【請求項２３】 前記電位設定手段は、前記センスアン
    プ駆動ラインを接地電位よりも高くかつ前記ビット線の
    プリチャージレベルよりも低い電位に設定することを特
    徴とする、請求項２２の半導体記憶装置。
  24. 【請求項２４】 前記電位設定手段は、前記センスアン
    プ駆動ラインを前記ワード線が選択されていないときの
    レベルよりも高いレベルに設定することを特徴とする、
    請求項２２の半導体記憶装置。
  25. 【請求項２５】 前記電位設定手段は、 前記接地電位よりも高い電位を発生する電位発生回路、
    および前記センスアンプの駆動時に、前記電位発生回路
    から発生された電位を前記センスアンプ駆動ラインに供
    給するための半導体素子を含む、請求項２２〜２４のい
    ずれかに記載の半導体記憶装置。
  26. 【請求項２６】 前記電位設定手段は、 前記センスアンプを駆動する初期の期間において、前記
    センスアンプ駆動ラインを接地電位に強制する第１の電
    位強制手段、および前記センスアンプを駆動する初期の
    期間経過後において、前記センスアンプ駆動ラインを接
    地電位よりも高い電位に強制する第２の電位強制手段を
    含む、請求項２２〜２４のいずれかに記載の半導体記憶
    装置。
  27. 【請求項２７】 前記第２の電位強制手段は、 前記接地電位よりも高い電圧を発生する電位発生回路、
    および前記電位発生回路から出力された電圧を前記セン
    スアンプ駆動ラインに供給するための第１の半導体素子
    を含む、請求項２６の半導体記憶装置。
  28. 【請求項２８】 前記第２の電位強制手段は、 前記センスアンプを駆動する初期の期間経過後に導通す
    る第２の半導体素子、および前記第２の半導体素子と接
    地間にダイオード接続されるトランジスタ素子を含む、
    請求項２６の半導体記憶装置。
  29. 【請求項２９】 前記電位設定手段は、前記センスアン
    プ駆動時に、予め定める基準電圧と前記センスアンプ駆
    動ラインの電圧を比較する比較手段、および前記比較手
    段の比較出力に応じて、前記センスアンプ駆動ラインの
    低レベルの電位を接地電位よりも高い電位に放電する第
    １の半導体素子を含む、請求項２２の半導体記憶装置。
  30. 【請求項３０】 さらに、前記センスアンプの非駆動時
    に前記第１の半導体素子を非導通に強制するための第２
    の半導体素子を含む、請求項２９の半導体記憶装置。
  31. 【請求項３１】 さらに、前記センスアンプ駆動ライン
    の電圧をレベル変換して、前記比較手段に比較入力とし
    て与えるレベル変換手段を含む、請求項２９の半導体記
    憶装置。
  32. 【請求項３２】 前記比較手段は、前記センスアンプの
    非駆動時に前記第１の半導体素子に負電位の電圧を与え
    ることを特徴とする、請求項２９の半導体記憶装置。
  33. 【請求項３３】 前記比較手段は、電流比較回路を含
    む、請求項３０の半導体記憶装置。
  34. 【請求項３４】 前記電流比較回路は、比較レベルにヒ
    ステリシス特性を持たせるためのヒステリシス制御手段
    を含む、請求項３３の半導体記憶装置。
  35. 【請求項３５】 さらに、前記メモリセルのデータの保
    持時間をテストするためのテスト回路、および前記テス
    ト回路によって前記メモリセルをテストするときに、前
    記センスアンプ駆動ラインを接地電位に強制するための
    接地電位強制手段を含む、請求項２２の半導体記憶装
    置。
  36. 【請求項３６】 前記メモリセルアレイは複数ブロック
    単位で配置されていて、 前記電位設定手段は各ブロックごとに設けられる、請求
    項２２の半導体記憶装置。
  37. 【請求項３７】 それぞれが複数のビット線のうちの１
    本と複数のワード線のうちの１本とに接続されたメモリ
    セルを含むメモリセルアレイ、 前記メモリセルアレイから前記ビット線に読出された微
    小電位差を増幅するためのセンスアンプ、 前記ビット線と前記センスアンプとの間に接続される転
    送ゲート、および前記センスアンプを駆動したとき、前
    記転送ゲートのゲート電位を接地電位とし、前記ビット
    線の低レベル電位を前記転送ゲートのしきい値電圧だけ
    高くなるように制御する制御手段を備えた、半導体記憶
    装置。
  38. 【請求項３８】 前記制御手段は、前記センスアンプを
    駆動したときの前記ビット線の低レベル電位を前記セン
    スアンプの低レベル電位よりも高い電位に切換える切換
    手段を含む、請求項３７の半導体記憶装置。
  39. 【請求項３９】 前記制御手段は、前記センスアンプを
    駆動したときの低レベル電位が前記センスアンプ駆動終
    了前の前記ビット線の低レベル電位よりも高くなるよう
    に前記センスアンプの低レベル電位を切換える切換手段
    を備えた、請求項３７の半導体記憶装置。
  40. 【請求項４０】 さらに、前記センスアンプを駆動する
    ための駆動ラインを含み、 前記切換手段は、前記センスアンプ駆動開始時に前記セ
    ンスアンプの駆動ラインを接地電位に接続し、初期セン
    ス動作後、前記駆動ラインを前記接地電位よりも高い電
    位に切換えることを特徴とする、請求項３７の半導体記
    憶装置。
  41. 【請求項４１】 それぞれが複数のビット線のうちの１
    本と複数のワード線のうちの１本とに接続されたメモリ
    セルを含むメモリセルアレイ、 前記メモリセルアレイから前記ビット線に読出された微
    小電位差を増幅するためのセンスアンプ、 前記メモリセルアレイからのデータの読出および前記メ
    モリセルアレイへのデータの書込を制御する制御手段、
    および前記ビット線と前記メモリセルと前記センスアン
    プの低レベル電位のラインを接地電位よりも高い電位に
    設定し、かつ高レベル電位を外部から供給される電源電
    圧のレベルよりも低い電位に設定するための電位設定手
    段を備えた、半導体記憶装置。
  42. 【請求項４２】 前記電位設定手段は、前記低レベル電
    位と前記高レベル電位をそれぞれ任意の電位に設定可能
    であることを特徴とする、請求項４１の半導体記憶装
    置。
  43. 【請求項４３】 前記電位設定手段は、前記低レベル電
    位と前記高レベル電位との電位差を一定に保った状態で
    前記低レベル電位と前記高レベル電位とを任意に設定可
    能であることを特徴とする、請求項４２の半導体記憶装
    置。
  44. 【請求項４４】 前記電位設定手段は、 第１の基準電位に基づいて、前記高レベル電位を設定す
    るための高レベル電位設定手段と、 第２の基準電位に基づいて、前記低レベル電位を設定す
    るための低レベル電位設定手段とを含む、請求項４１〜
    ４３のいずれかに記載の半導体記憶装置。
  45. 【請求項４５】 さらに、前記第１の基準電位と前記第
    ２の基準電位を発生するための基準電位発生手段を含
    む、請求項４４の半導体記憶装置。
  46. 【請求項４６】 前記基準電位発生手段は、前記第１の
    基準電位と前記第２の基準電位とのレベル差を一定に保
    った状態で発生することを特徴とする、請求項４５の半
    導体記憶装置。
  47. 【請求項４７】 前記電位設定手段は、一定の期間だけ
    前記低レベル電位を前記接地電位とほぼ等しい電位に切
    換えるための切換手段を含む、請求項４１〜４３のいず
    れかに記載の半導体記憶装置。
  48. 【請求項４８】 前記電位設定手段は、 それぞれが前記第１の基準電位を任意の電位に設定する
    ために並列接続された複数の第１の抵抗と、 それぞれが前記複数の第１の抵抗に対応して直列接続さ
    れ、溶断されることによって対応の第１の抵抗を無効に
    する複数の第１のヒューズと、 それぞれが前記第２の基準電位を任意の電位に設定する
    ために並列接続された複数の第２の抵抗と、 それぞれが前記複数の第２の抵抗に対応して直列接続さ
    れ、溶断されることによって対応の第２の抵抗を無効に
    する複数の第２のヒューズとを含む、請求項４１〜４３
    のいずれかに記載の半導体記憶装置。
  49. 【請求項４９】 さらに、前記複数の第１および第２の
    ヒューズのそれぞれに対して直列接続され、それぞれを
    導通または非導通にして前記第１および第２の基準電位
    を調節するための複数のトランジスタを含む、請求項４
    ８の半導体記憶装置。
  50. 【請求項５０】 外部から電源電圧が供給される内部回
    路を有する半導体記憶装置であって、 前記内部回路に供給される高レベルの電位を前記外部か
    ら供給される電源電圧とは異なる電位に設定するととも
    に、前記内部回路に供給される低レベルの電位を接地電
    位とは異なる電位に設定するための電位設定手段、およ
    び前記半導体記憶装置の使用時と非使用時とで前記電位
    設定手段によって設定される高レベルの電位と低レベル
    の電位とを変化させるための手段を備えた、半導体記憶
    装置。
  51. 【請求項５１】 半導体基板上にチップが形成された半
    導体記憶装置であって、 それぞれが複数のビット線のうちの１本と複数のワード
    線のうちの１本とに接続されたメモリセルを含むメモリ
    セルアレイ、 前記メモリセルアレイからビット線に読出された微小電
    位差を増幅するためのセンスアンプ、 前記メモリセルアレイからのデータの読出およびメモリ
    セルアレイへのデータの書込を制御する制御手段、 前記半導体基板に負レベルの基板電位を供給するための
    基板電位発生手段、 前記ワード線に供給する昇圧電圧を発生するための昇圧
    電圧発生手段および、 チップの使用時と非使用時とで前記昇圧電圧の電位と前
    記負レベル電位を任意の電位に切換える電位設定手段と
    を備えた半導体記憶装置。
  52. 【請求項５２】 それぞれが複数のビット線のうちの１
    本と複数のワード線のうちの１本とに接続された複数の
    メモリセルを含むメモリセルアレイ、 前記メモリセルアレイから前記ビット線に読出された微
    小電位差を増幅するためのセンスアンプ、 前記メモリセルアレイからのデータの読出および前記メ
    モリセルアレイへのデータの書込を制御する制御手段、 前記ビット線と前記メモリセルと前記センスアンプの低
    レベル電位のラインを接地電位よりも高い電位に設定す
    るための電位設定手段、および前記電位設定手段によっ
    て設定された低レベル電位を補償するための電位補償手
    段を備えた、半導体記憶装置。
  53. 【請求項５３】 半導体基板上にチップが形成された半
    導体記憶装置であって、 それぞれが複数のビット線のうちの１本と複数のワード
    線のうちの１本とに接続されたメモリセルを含むメモリ
    セルアレイ、 前記メモリセルアレイからビット線に読出された微小電
    位差を増幅するためのセンスアンプ、 前記メモリセルアレイからのデータの読出およびメモリ
    セルアレイへのデータの書込を制御する制御手段、 前記ビット線と前記メモリセルと前記センスアンプの低
    レベル電位のラインを接地電位よりも高い電位に設定す
    るための電位設定手段、および前記メモリセルのデータ
    の保持時間をテストするときに、前記ビット線と前記メ
    モリセルと前記センスアンプの低レベル電位のラインを
    接地電位に強制するための接地電位強制手段を備えた、
    半導体記憶装置。
  54. 【請求項５４】 さらに、前記ワード線を駆動するため
    のワード線駆動手段、および前記メモリセルのデータ保
    持時間をテストするときに、前記ワード線駆動手段の低
    レベル電位のラインを接地側から前記電位設定手段の出
    力側に切換えるための切換手段を含む、請求項５３に記
    載の半導体記憶装置。
  55. 【請求項５５】 半導体基板上にチップが形成された半
    導体記憶装置であって、 それぞれが複数のビット線のうちの１本と複数のワード
    線のうちの１本とに接続されたメモリセルを含むメモリ
    セルアレイ、 前記ワード線を駆動するためのワード線駆動手段、 前記メモリセルアレイからビット線に読出された微小電
    位差を増幅するためのセンスアンプ、 前記メモリセルアレイからのデータの読出およびメモリ
    セルアレイへのデータの書込を制御する制御手段、およ
    び前記メモリセルのデータの保持時間をテストするとき
    に、前記ワード線駆動手段の低レベル電位のラインを接
    地電位よりも高い電位に設定するための電位設定手段を
    備えた、半導体記憶装置。
  56. 【請求項５６】 さらに、前記半導体基板に負レベルの
    基板電位を供給するための基板電位発生手段、および前
    記メモリセルのデータの保持時間をテストするときに、
    前記半導体基板の基板電位を前記負レベルの基板電位よ
    りも高く設定するための基板電位設定手段を含む、請求
    項５３ないし５５のいずれかに記載の半導体記憶装置。
  57. 【請求項５７】 半導体基板上にチップが形成された半
    導体記憶装置であって、 それぞれが複数のビット線のうちの１本と複数のワード
    線のうちの１本とに接続されたメモリセルを含むメモリ
    セルアレイ、 前記メモリセルアレイからビット線に読出された微小電
    位差を増幅するためのセンスアンプ、 前記メモリセルアレイからのデータの読出およびメモリ
    セルアレイへのデータの書込を制御する制御手段、およ
    び前記半導体基板に負レベルの基板電位を供給するため
    の基板電位発生手段、 前記メモリセルのデータの保持時間をテストするとき
    に、前記半導体基板の基板電位を前記負レベルの基板電
    位よりも高く設定するための基板電位設定手段を備え
    た、半導体記憶装置。
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