JPH0945890A - オーミック電極構造、半導体装置およびその製造方法 - Google Patents
オーミック電極構造、半導体装置およびその製造方法Info
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- JPH0945890A JPH0945890A JP8125159A JP12515996A JPH0945890A JP H0945890 A JPH0945890 A JP H0945890A JP 8125159 A JP8125159 A JP 8125159A JP 12515996 A JP12515996 A JP 12515996A JP H0945890 A JPH0945890 A JP H0945890A
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Abstract
(57)【要約】
【課題】 高温熱処理に対して接触抵抗が低く安定なオ
ーミック電極を形成できるようにする。また、Ｐ型およ
びＮ型双方の導電型の半導体層上に同時にオーミック電
極を容易に形成できるようにする。 【解決手段】 化合物半導体基板１上に形成されたＩｎ
xＧａ1-xＡｓ（０＜ｘ≦１）層２上にＳｉＮ膜を堆積
し、その上に各々蒸着させたＰｔ層３ａおよびＴｉ／Ｐ
ｔ／Ａｕ金属層４の一部を除去してオーミック電極を形
成する。
ーミック電極を形成できるようにする。また、Ｐ型およ
びＮ型双方の導電型の半導体層上に同時にオーミック電
極を容易に形成できるようにする。 【解決手段】 化合物半導体基板１上に形成されたＩｎ
xＧａ1-xＡｓ（０＜ｘ≦１）層２上にＳｉＮ膜を堆積
し、その上に各々蒸着させたＰｔ層３ａおよびＴｉ／Ｐ
ｔ／Ａｕ金属層４の一部を除去してオーミック電極を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置
に設けられるオーミック電極構造、並びにそのオーミッ
ク電極構造を有する半導体装置およびその製造方法に関
する。
に設けられるオーミック電極構造、並びにそのオーミッ
ク電極構造を有する半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】従来、化合物半導体装置において、ｎ−
ＧａＡｓに対するオーミックコンタクトをとる方法とし
ては、ｎ−ＧａＡｓ上にＩｎxＧａ1-xＡｓ（０＜ｘ≦
１）層をエピタキシャル成長させ、その上に金属あるい
は合金を積層してオーミック電極構造を形成する方法が
知られている。図９、図１０に従来のオーミック電極構
造の例を示す。
ＧａＡｓに対するオーミックコンタクトをとる方法とし
ては、ｎ−ＧａＡｓ上にＩｎxＧａ1-xＡｓ（０＜ｘ≦
１）層をエピタキシャル成長させ、その上に金属あるい
は合金を積層してオーミック電極構造を形成する方法が
知られている。図９、図１０に従来のオーミック電極構
造の例を示す。
【０００３】図９の従来例においては、ｎ−ＧａＡｓか
らなる化合物半導体層１上にＩｎxＧａ1-xＡｓ層２を積
層し、その上にＴｉ層４１／Ｐｔ層４２／Ａｕ層４３か
らなる金属層をこの順に積層している。
らなる化合物半導体層１上にＩｎxＧａ1-xＡｓ層２を積
層し、その上にＴｉ層４１／Ｐｔ層４２／Ａｕ層４３か
らなる金属層をこの順に積層している。
【０００４】一方、図１０の従来例においては、Ｉｎx
Ｇａ1-xＡｓ層２と、電極を形成する金属層（４１等）
との間にタングステンシリサイド（ＷＳｉ）からなるバ
リア層５を介在させた構造となっている（特開平１−１
９４４６８号）。
Ｇａ1-xＡｓ層２と、電極を形成する金属層（４１等）
との間にタングステンシリサイド（ＷＳｉ）からなるバ
リア層５を介在させた構造となっている（特開平１−１
９４４６８号）。
【０００５】
【発明が解決しようとする課題】しかしながら、図９の
従来例の場合、電極を形成する金属層（Ｔｉ／Ｐｔ／Ａ
ｕ）と、化合物半導体層１上に積層された格子不整合の
ＩｎxＧａ1-xＡｓ層２とが反応しやすいため、電極形成
後における熱処理温度をあまり高く上げることができな
いという問題がある。たとえば、その一つの理由は、こ
の積層構造のものに対して、３９０℃、１分間の熱処理
を施すと、接触抵抗ρCが１Ｅ−８Ωｃｍ2から１Ｅ−５
Ωｃｍ2まで３桁程度も増大してしまうためである。
従来例の場合、電極を形成する金属層（Ｔｉ／Ｐｔ／Ａ
ｕ）と、化合物半導体層１上に積層された格子不整合の
ＩｎxＧａ1-xＡｓ層２とが反応しやすいため、電極形成
後における熱処理温度をあまり高く上げることができな
いという問題がある。たとえば、その一つの理由は、こ
の積層構造のものに対して、３９０℃、１分間の熱処理
を施すと、接触抵抗ρCが１Ｅ−８Ωｃｍ2から１Ｅ−５
Ωｃｍ2まで３桁程度も増大してしまうためである。
【０００６】一方、図１０の従来例においては、Ｉｎx
Ｇａ1-xＡｓ層２と、電極を形成する金属層（４１等）
との間にＷＳｉからなるバリア層５が介在するため、４
００℃以上の熱処理でも接触抵抗の増大は見られず安定
している。しかし、この従来例においては以下の問題点
がある。すなわち、ＷＳｉをスパッタリング法で形成し
た場合、ＷとＳｉとでスパッタ効率が違っているために
組成制御が困難である。また、ＷＳｉは焼結体なので純
度をあまり上げることができない。さらに、ＷＳｉは一
般に柱状多結晶構造を取るために、加工性が悪く、プロ
セスが複雑になるという問題点がある。
Ｇａ1-xＡｓ層２と、電極を形成する金属層（４１等）
との間にＷＳｉからなるバリア層５が介在するため、４
００℃以上の熱処理でも接触抵抗の増大は見られず安定
している。しかし、この従来例においては以下の問題点
がある。すなわち、ＷＳｉをスパッタリング法で形成し
た場合、ＷとＳｉとでスパッタ効率が違っているために
組成制御が困難である。また、ＷＳｉは焼結体なので純
度をあまり上げることができない。さらに、ＷＳｉは一
般に柱状多結晶構造を取るために、加工性が悪く、プロ
セスが複雑になるという問題点がある。
【０００７】更には、以上の問題点に加えて、同一基板
上にＰ型およびＮ型双方の導電型の半導体層を備えたヘ
テロ接合バイポーラトランジスタなどの半導体装置の場
合には、各々に対するオーミック電極材料が異なるの
で、別々に電極を形成する必要があり、プロセスが複雑
になったり、各電極の膜厚や特性にバラツキが生じ易く
なるという問題がある。
上にＰ型およびＮ型双方の導電型の半導体層を備えたヘ
テロ接合バイポーラトランジスタなどの半導体装置の場
合には、各々に対するオーミック電極材料が異なるの
で、別々に電極を形成する必要があり、プロセスが複雑
になったり、各電極の膜厚や特性にバラツキが生じ易く
なるという問題がある。
【０００８】本発明は、このような従来技術の課題を解
決すべくなされたものであり、高温熱処理に対して接触
抵抗が低く安定し、容易に形成できるオーミック電極構
造を提供することを目的とする。
決すべくなされたものであり、高温熱処理に対して接触
抵抗が低く安定し、容易に形成できるオーミック電極構
造を提供することを目的とする。
【０００９】また、本発明は、Ｐ型およびＮ型双方の導
電型の半導体層にオーミックコンタクトがとれる電極を
容易に形成できる半導体装置およびその製造方法を提供
することを他の目的とする。
電型の半導体層にオーミックコンタクトがとれる電極を
容易に形成できる半導体装置およびその製造方法を提供
することを他の目的とする。
【００１０】
【課題を解決するための手段】本発明のオーミック電極
構造は、ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層と、該Ｉｎ
xＧａ1-xＡｓ層上に設けられたＰｔ層またはＰｄ層と、
該Ｐｔ層または該Ｐｄ層上に設けられた１層以上の金属
層とを具備し、そのことにより上記目的が達成される。
構造は、ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層と、該Ｉｎ
xＧａ1-xＡｓ層上に設けられたＰｔ層またはＰｄ層と、
該Ｐｔ層または該Ｐｄ層上に設けられた１層以上の金属
層とを具備し、そのことにより上記目的が達成される。
【００１１】本発明の半導体装置は、同一基板上にＰ型
およびＮ型双方の導電型の半導体層を備えた半導体装置
において、Ｐ型およびＮ型双方の導電型の半導体層上
に、Ｐｔ層またはＰｄ層と、該Ｐｔ層または該Ｐｄ層上
の１層以上の金属層とが積層された電極が、それぞれ少
なくとも１つ以上形成され、そのことにより上記目的が
達成される。
およびＮ型双方の導電型の半導体層を備えた半導体装置
において、Ｐ型およびＮ型双方の導電型の半導体層上
に、Ｐｔ層またはＰｄ層と、該Ｐｔ層または該Ｐｄ層上
の１層以上の金属層とが積層された電極が、それぞれ少
なくとも１つ以上形成され、そのことにより上記目的が
達成される。
【００１２】本発明の半導体装置の製造方法は、同一基
板上にＰ型およびＮ型双方の導電型の半導体層を備えた
半導体装置の製造方法であって、Ｐ型およびＮ型双方の
導電型の半導体層が形成された基板上にＰｔ層またはＰ
ｄ層を形成し、該Ｐｔ層または該Ｐｄ層上に１層以上の
金属層を形成する工程と、該Ｐ型およびＮ型双方の導電
型の半導体層上に、該Ｐｔ層または該Ｐｄ層および金属
層を島状にパターン形成する工程とを含み、そのことに
より上記目的が達成される。
板上にＰ型およびＮ型双方の導電型の半導体層を備えた
半導体装置の製造方法であって、Ｐ型およびＮ型双方の
導電型の半導体層が形成された基板上にＰｔ層またはＰ
ｄ層を形成し、該Ｐｔ層または該Ｐｄ層上に１層以上の
金属層を形成する工程と、該Ｐ型およびＮ型双方の導電
型の半導体層上に、該Ｐｔ層または該Ｐｄ層および金属
層を島状にパターン形成する工程とを含み、そのことに
より上記目的が達成される。
【００１３】本発明の半導体装置の製造方法において、
最外表面がｎ−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層であ
るＮ型半導体層を前記基板上に備えると共に、該Ｎ型半
導体層の該基板側にＰ型半導体層を備えた状態から、該
ｎ−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層およびその下層
を部分的に除去してＰ型半導体層を露出させる工程を含
むようにすることができる。
最外表面がｎ−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層であ
るＮ型半導体層を前記基板上に備えると共に、該Ｎ型半
導体層の該基板側にＰ型半導体層を備えた状態から、該
ｎ−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層およびその下層
を部分的に除去してＰ型半導体層を露出させる工程を含
むようにすることができる。
【００１４】本発明の半導体装置の製造方法において、
最外表面が該ｎ−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層で
あるＮ型半導体層を前記基板上に備えた状態から、該ｎ
−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層を除去した後に、
その露出部にＰ型領域を形成する工程を含むようにする
ことができる。
最外表面が該ｎ−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層で
あるＮ型半導体層を前記基板上に備えた状態から、該ｎ
−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層を除去した後に、
その露出部にＰ型領域を形成する工程を含むようにする
ことができる。
【００１５】本発明の半導体装置の製造方法において、
前記金属層の前記基板側が前記Ｐｄ層である場合に、該
金属層を構成する層にＰｔ層の代わりにＰｄ層を形成す
るようにすることができる。
前記金属層の前記基板側が前記Ｐｄ層である場合に、該
金属層を構成する層にＰｔ層の代わりにＰｄ層を形成す
るようにすることができる。
【００１６】以下に、本発明の作用につき説明する。
【００１７】本発明のオーミック電極構造にあっては、
図１に示すように、化合物半導体層１の上に形成された
ＩｎxＧａ1-xＡｓ層２と金属層４との間にＰｔ層３ａが
形成されている。このため、高温において金属層４の金
属がＩｎxＧａ1-xＡｓ層２へと拡散し、また、ＩｎxＧ
ａ1-xＡｓ層２の金属が金属層４へと拡散するのを、上
記Ｐｔ層３ａが確実に防止する。従って、電極形成後に
おける熱処理温度を高くしても接触抵抗を低いレベルで
安定させることが可能となる。このことは、Ｐｔ層３ａ
をＰｄ層３ｂに代えても同様である。また、Ｐｔ層３ａ
およびＰｄ層３ｂは蒸着などにより容易に形成できるの
で、ＷＳｉ等を用いた場合に比べて電極形成が簡単にな
る。
図１に示すように、化合物半導体層１の上に形成された
ＩｎxＧａ1-xＡｓ層２と金属層４との間にＰｔ層３ａが
形成されている。このため、高温において金属層４の金
属がＩｎxＧａ1-xＡｓ層２へと拡散し、また、ＩｎxＧ
ａ1-xＡｓ層２の金属が金属層４へと拡散するのを、上
記Ｐｔ層３ａが確実に防止する。従って、電極形成後に
おける熱処理温度を高くしても接触抵抗を低いレベルで
安定させることが可能となる。このことは、Ｐｔ層３ａ
をＰｄ層３ｂに代えても同様である。また、Ｐｔ層３ａ
およびＰｄ層３ｂは蒸着などにより容易に形成できるの
で、ＷＳｉ等を用いた場合に比べて電極形成が簡単にな
る。
【００１８】本発明の半導体装置にあっては、同一基板
上のＰ型およびＮ型双方の導電型の半導体層上に、Ｐｔ
層またはＰｄ層と、該Ｐｔ層または該Ｐｄ層上の１層以
上の金属層とが積層された電極構造が各々少なくとも１
つ以上形成されている。このＰｔ層およびＰｄ層は、Ｐ
型およびＮ型双方の導電型の半導体層にオーミックコン
タクトをとるためのものである。よって、基板上にＰｔ
層またはＰｄ層と金属層とを蒸着し、Ｐ型およびＮ型双
方の導電型の半導体層上に、Ｐｔ層またはＰｄ層および
金属層の島状パターンを各々形成することにより、同時
に電極を形成することができる。
上のＰ型およびＮ型双方の導電型の半導体層上に、Ｐｔ
層またはＰｄ層と、該Ｐｔ層または該Ｐｄ層上の１層以
上の金属層とが積層された電極構造が各々少なくとも１
つ以上形成されている。このＰｔ層およびＰｄ層は、Ｐ
型およびＮ型双方の導電型の半導体層にオーミックコン
タクトをとるためのものである。よって、基板上にＰｔ
層またはＰｄ層と金属層とを蒸着し、Ｐ型およびＮ型双
方の導電型の半導体層上に、Ｐｔ層またはＰｄ層および
金属層の島状パターンを各々形成することにより、同時
に電極を形成することができる。
【００１９】このとき、最外表面がｎ−ＩｎxＧａ1-xＡ
ｓ（０＜ｘ≦１）層であるＮ型半導体層を前記基板上に
備えると共に、該Ｎ型半導体層の該基板側にＰ型半導体
層を備える場合には、ｎ−ＩｎxＧａ1-xＡｓ（０＜ｘ≦
１）層およびその下層を部分的に除去してＰ型半導体層
を露出させるようにするとよい。すると、その除去して
露出した部分をＰ型半導体層として利用でき、Ｐ型およ
びＮ型双方の導電型の半導体層上にオーミック電極構造
を同時に形成できるようになる。また、最外表面が該ｎ
−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層であるＮ型半導体
層を前記基板上に備えた状態から、該ｎ−ＩｎxＧａ1-x
Ａｓ（０＜ｘ≦１）層を除去した後に、その露出部にＰ
型領域を形成するようにするとよい。すると、そのＰ型
領域をＰ型半導体層として利用でき、Ｐ型およびＮ型双
方の導電型の半導体層上にオーミック電極構造を同時に
形成できるようになる。
ｓ（０＜ｘ≦１）層であるＮ型半導体層を前記基板上に
備えると共に、該Ｎ型半導体層の該基板側にＰ型半導体
層を備える場合には、ｎ−ＩｎxＧａ1-xＡｓ（０＜ｘ≦
１）層およびその下層を部分的に除去してＰ型半導体層
を露出させるようにするとよい。すると、その除去して
露出した部分をＰ型半導体層として利用でき、Ｐ型およ
びＮ型双方の導電型の半導体層上にオーミック電極構造
を同時に形成できるようになる。また、最外表面が該ｎ
−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層であるＮ型半導体
層を前記基板上に備えた状態から、該ｎ−ＩｎxＧａ1-x
Ａｓ（０＜ｘ≦１）層を除去した後に、その露出部にＰ
型領域を形成するようにするとよい。すると、そのＰ型
領域をＰ型半導体層として利用でき、Ｐ型およびＮ型双
方の導電型の半導体層上にオーミック電極構造を同時に
形成できるようになる。
【００２０】また、本発明にあっては、金属層の基板側
がＰｄ層である場合、金属層の一部または全部を構成す
るＰｔ層の代わりにＰｄ層を形成するとよい。この場
合、Ｐｔ層とＰｄ層とは同様の物理的作用があり、Ｐｔ
層の代わりにＰｄ層を用いても支障がない。このように
すると、金属層を構成する層と、金属層の下側の層とを
同一材料で形成でき、コスト的の低廉化が図れる。
がＰｄ層である場合、金属層の一部または全部を構成す
るＰｔ層の代わりにＰｄ層を形成するとよい。この場
合、Ｐｔ層とＰｄ層とは同様の物理的作用があり、Ｐｔ
層の代わりにＰｄ層を用いても支障がない。このように
すると、金属層を構成する層と、金属層の下側の層とを
同一材料で形成でき、コスト的の低廉化が図れる。
【００２１】
【発明の実施の形態】以下に、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２２】（実施形態１）図２に、本実施形態のオー
ミック電極構造の概略的な断面図を示す。このオーミッ
ク電極構造は、ＧａＡｓからなる化合物半導体層１の上
に、ｎ+−ＩｎxＧａ1-xＡｓ層（ｘ＝０．６６、濃度２
Ｅ１９ｃｍ-3）２が積層され、その上にＰｔ層３ａが積
層形成されている。さらにその上には、Ｔｉ層４１／Ｐ
ｔ層４２／Ａｕ層４３からなる電極４が形成されてい
る。なお、ｎ+−ＩｎxＧａ1-xＡｓ層２の上には、図示
しない窒化膜（ＳｉＮ）が形成されている。
ミック電極構造の概略的な断面図を示す。このオーミッ
ク電極構造は、ＧａＡｓからなる化合物半導体層１の上
に、ｎ+−ＩｎxＧａ1-xＡｓ層（ｘ＝０．６６、濃度２
Ｅ１９ｃｍ-3）２が積層され、その上にＰｔ層３ａが積
層形成されている。さらにその上には、Ｔｉ層４１／Ｐ
ｔ層４２／Ａｕ層４３からなる電極４が形成されてい
る。なお、ｎ+−ＩｎxＧａ1-xＡｓ層２の上には、図示
しない窒化膜（ＳｉＮ）が形成されている。
【００２３】このオーミック電極構造は、以下のように
して形成できる。まず、化合物半導体層１の上に、たと
えばＭＯＣＶＤ（有機金属気相成長）法を用いて厚み１
００ｎｍのｎ+−ＩｎxＧａ1-xＡｓ層２を積層し、その
上に、プラズマＣＶＤ（Ｐ−ＣＶＤ）法により厚み２５
０ｎｍの窒化膜（ＳｉＮ）（図示せず）を堆積する。
して形成できる。まず、化合物半導体層１の上に、たと
えばＭＯＣＶＤ（有機金属気相成長）法を用いて厚み１
００ｎｍのｎ+−ＩｎxＧａ1-xＡｓ層２を積層し、その
上に、プラズマＣＶＤ（Ｐ−ＣＶＤ）法により厚み２５
０ｎｍの窒化膜（ＳｉＮ）（図示せず）を堆積する。
【００２４】次に、フォトレジストに電極のパターニン
グを行ってマスクを形成し、これを利用してＳｉＮ膜を
バッファードフッ酸によりエッチング除去して、Ｉｎx
Ｇａ1-xＡｓ層２の表面を露出させる。
グを行ってマスクを形成し、これを利用してＳｉＮ膜を
バッファードフッ酸によりエッチング除去して、Ｉｎx
Ｇａ1-xＡｓ層２の表面を露出させる。
【００２５】続いて、厚み５０ｎｍのＰｔ層３ａを蒸着
し、さらにその上に厚み５０ｎｍのＴｉ層４１／厚み５
０ｎｍのＰｔ層４２／厚み１００ｎｍのＡｕ層４３の順
に蒸着を行う。
し、さらにその上に厚み５０ｎｍのＴｉ層４１／厚み５
０ｎｍのＰｔ層４２／厚み１００ｎｍのＡｕ層４３の順
に蒸着を行う。
【００２６】その後、リフトオフ法を用いて電極形成部
分以外の不要な部分を除去し、電極形成部分にＰｔ層３
ａおよびＴｉ層４１／Ｐｔ層４２／Ａｕ層４３からなる
金属層４を残した。
分以外の不要な部分を除去し、電極形成部分にＰｔ層３
ａおよびＴｉ層４１／Ｐｔ層４２／Ａｕ層４３からなる
金属層４を残した。
【００２７】このようにして得られるオーミック電極構
造の接触抵抗ρCは３Ｅ−７Ωｃｍ2と十分に低かった。
また、図３に示すように、３９０℃で１分間／４１０℃
で１分間の高温熱処理を数回繰り返しても接触抵抗には
変化が見られず、安定していた。
造の接触抵抗ρCは３Ｅ−７Ωｃｍ2と十分に低かった。
また、図３に示すように、３９０℃で１分間／４１０℃
で１分間の高温熱処理を数回繰り返しても接触抵抗には
変化が見られず、安定していた。
【００２８】このような構造のオーミック電極構造は、
耐熱性を必要とするトランジスタのオーミック電極に有
用であり、特にヘテロジャンクション・バイポーラ・ト
ランジスタ（ＨＢＴ）のエミッタ電極として極めて好適
である。
耐熱性を必要とするトランジスタのオーミック電極に有
用であり、特にヘテロジャンクション・バイポーラ・ト
ランジスタ（ＨＢＴ）のエミッタ電極として極めて好適
である。
【００２９】（実施形態２）この実施形態では、同一基
板上にＰ型およびＮ型双方の導電型の半導体層が形成さ
れた半導体装置の一例として、ＨＢＴのエミッタオーミ
ック電極と、ベースオーミック電極とに本発明のオーミ
ック電極構造を適用した例について説明する。 図４に
本実施形態の半導体装置の断面図を示す。このＨＢＴ
は、半絶縁性ＧａＡｓ基板６１上に、ｎ+−ＧａＡｓサ
ブコレクタ層（濃度５Ｅ１８ｃｍ-3）６２が積層されて
いる。その上にｎ−ＧａＡｓコレクタ層（濃度２Ｅ１６
ｃｍ-3）６３が積層され、さらにその上にｐ+−ＧａＡ
ｓベース層（濃度２Ｅ１９ｃｍ-3）６４が積層されてい
る。その上にｎ−ＡｌxＧａ1-xＡｓグレイディッド層
（ｘ＝０→０．３、濃度５Ｅ１７ｃｍ-3）６５、ｎ−Ａ
ｌxＧａ1-xＡｓエミッタ層（ｘ＝０．３、濃度５Ｅ１７
ｃｍ-3）６６、ｎ−ＡｌxＧａ1-xＡｓグレイディッド層
（ｘ＝０．３→０、濃度５Ｅ１７ｃｍ-3）６７、ｎ+−
ＧａＡｓコンタクト層（濃度５Ｅ１８ｃｍ-3）６８、ｎ
+−ＩｎyＧａ1-yＡｓグレイディッド層（ｙ＝０→０．
３、濃度２Ｅ１９ｃｍ-3）６９、ｎ+−ＩｎyＧａ1-yＡ
ｓキャップ層（ｙ＝０．５、濃度２Ｅ１９ｃｍ-3）６１
０が積層されている。
板上にＰ型およびＮ型双方の導電型の半導体層が形成さ
れた半導体装置の一例として、ＨＢＴのエミッタオーミ
ック電極と、ベースオーミック電極とに本発明のオーミ
ック電極構造を適用した例について説明する。 図４に
本実施形態の半導体装置の断面図を示す。このＨＢＴ
は、半絶縁性ＧａＡｓ基板６１上に、ｎ+−ＧａＡｓサ
ブコレクタ層（濃度５Ｅ１８ｃｍ-3）６２が積層されて
いる。その上にｎ−ＧａＡｓコレクタ層（濃度２Ｅ１６
ｃｍ-3）６３が積層され、さらにその上にｐ+−ＧａＡ
ｓベース層（濃度２Ｅ１９ｃｍ-3）６４が積層されてい
る。その上にｎ−ＡｌxＧａ1-xＡｓグレイディッド層
（ｘ＝０→０．３、濃度５Ｅ１７ｃｍ-3）６５、ｎ−Ａ
ｌxＧａ1-xＡｓエミッタ層（ｘ＝０．３、濃度５Ｅ１７
ｃｍ-3）６６、ｎ−ＡｌxＧａ1-xＡｓグレイディッド層
（ｘ＝０．３→０、濃度５Ｅ１７ｃｍ-3）６７、ｎ+−
ＧａＡｓコンタクト層（濃度５Ｅ１８ｃｍ-3）６８、ｎ
+−ＩｎyＧａ1-yＡｓグレイディッド層（ｙ＝０→０．
３、濃度２Ｅ１９ｃｍ-3）６９、ｎ+−ＩｎyＧａ1-yＡ
ｓキャップ層（ｙ＝０．５、濃度２Ｅ１９ｃｍ-3）６１
０が積層されている。
【００３０】各半導体層は、サブコレクタ層６２、キャ
ップ層６１０およびベース層６４の一部を露出させるよ
うに部分的に除去されている。ベース層６４の露出部上
には、Ｐｔ層６１２ａおよびＴｉ／Ｐｔ／Ａｕからなる
金属層が積層されてベースオーミック電極６１２が形成
されている。また、キャップ層６１０の上には、Ｐｔ層
６１１ａ、Ｔｉ／Ｐｔ／Ａｕからなる金属層が積層され
てエミッタオーミック電極６１１が形成されている。ま
た、サブコレクタ層６２の露出部上には、ＡｕＧｅ／Ｎ
ｉ／Ａｕからなるコレクタ電極６１３が形成されてい
る。
ップ層６１０およびベース層６４の一部を露出させるよ
うに部分的に除去されている。ベース層６４の露出部上
には、Ｐｔ層６１２ａおよびＴｉ／Ｐｔ／Ａｕからなる
金属層が積層されてベースオーミック電極６１２が形成
されている。また、キャップ層６１０の上には、Ｐｔ層
６１１ａ、Ｔｉ／Ｐｔ／Ａｕからなる金属層が積層され
てエミッタオーミック電極６１１が形成されている。ま
た、サブコレクタ層６２の露出部上には、ＡｕＧｅ／Ｎ
ｉ／Ａｕからなるコレクタ電極６１３が形成されてい
る。
【００３１】このＨＢＴは、以下のようにして作製でき
る。まず、ＧａＡｓ基板６１上に、おのおのＭＢＥ法等
により、厚み５００ｎｍのｎ+−ＧａＡｓサブコレクタ
層６２、厚み７００ｎｍのｎ−ＧａＡｓコレクタ層６
３、厚み８０ｎｍのｐ+−ＧａＡｓベース層６４、厚み
２０ｎｍのｎ−ＡｌxＧａ1-xＡｓグレイディッド層６
５、厚み１２０ｎｍのｎ−ＡｌxＧａ1-xＡｓエミッタ層
６６、厚み２０ｎｍのグレイディッド層６７、厚み１０
０ｎｍのｎ+−ＧａＡｓコンタクト層６８、厚み５０ｎ
ｍのｎ+−ＩｎyＧａ1-yＡｓグレイディッド層６９、厚
み５０ｎｍのｎ+−ＩｎyＧａ1-yＡｓキャップ層６１０
を順次形成する。
る。まず、ＧａＡｓ基板６１上に、おのおのＭＢＥ法等
により、厚み５００ｎｍのｎ+−ＧａＡｓサブコレクタ
層６２、厚み７００ｎｍのｎ−ＧａＡｓコレクタ層６
３、厚み８０ｎｍのｐ+−ＧａＡｓベース層６４、厚み
２０ｎｍのｎ−ＡｌxＧａ1-xＡｓグレイディッド層６
５、厚み１２０ｎｍのｎ−ＡｌxＧａ1-xＡｓエミッタ層
６６、厚み２０ｎｍのグレイディッド層６７、厚み１０
０ｎｍのｎ+−ＧａＡｓコンタクト層６８、厚み５０ｎ
ｍのｎ+−ＩｎyＧａ1-yＡｓグレイディッド層６９、厚
み５０ｎｍのｎ+−ＩｎyＧａ1-yＡｓキャップ層６１０
を順次形成する。
【００３２】この状態の基板上にエミッタメサエッチン
グ用のマスクをフォトリソグラフィー法によりレジスト
で形成する。次に、リン酸系のエッチャントを用いて、
キャップ層６１０、グレイディッド層６９、コンタクト
層６８、グレイディッド層６７、エミッタ層６６および
グレイディッド層６５を、ｐ+−ＧａＡｓベース層６４
が露出するまでエッチング除去する。
グ用のマスクをフォトリソグラフィー法によりレジスト
で形成する。次に、リン酸系のエッチャントを用いて、
キャップ層６１０、グレイディッド層６９、コンタクト
層６８、グレイディッド層６７、エミッタ層６６および
グレイディッド層６５を、ｐ+−ＧａＡｓベース層６４
が露出するまでエッチング除去する。
【００３３】この状態の基板上にベースメサエッチング
用のマスクをフォトリソグラフィー法によりレジストで
形成する。
用のマスクをフォトリソグラフィー法によりレジストで
形成する。
【００３４】次に、サブコレクタ層６２が露出するまで
ベース層６４およびコレクタ層６３を、たとえばリン酸
系のエッチャントを用いてエッチング除去する。
ベース層６４およびコレクタ層６３を、たとえばリン酸
系のエッチャントを用いてエッチング除去する。
【００３５】次に、レジストマスクを除去してＰ−ＣＶ
Ｄ法により厚み２５０ｎｍのＳｉＮ膜を堆積する。その
上に、レジストを塗布してＮ型コンタクトであるエミッ
タオーミック電極形成部分とＰ型コンタクトであるベー
スオーミック電極形成部分とをフォトリソグラフィー法
で同時に開口する。このレジストパターンをマスクとし
てＳｉＮ膜をフッ酸によりエッチング除去して、キャッ
プ層６１０、ベース層６４の表面を露出させる。
Ｄ法により厚み２５０ｎｍのＳｉＮ膜を堆積する。その
上に、レジストを塗布してＮ型コンタクトであるエミッ
タオーミック電極形成部分とＰ型コンタクトであるベー
スオーミック電極形成部分とをフォトリソグラフィー法
で同時に開口する。このレジストパターンをマスクとし
てＳｉＮ膜をフッ酸によりエッチング除去して、キャッ
プ層６１０、ベース層６４の表面を露出させる。
【００３６】続いて、厚み５０ｎｍのＰｔ層６１１ａ、
６１２ａを蒸着し、さらにその上に厚み５０ｎｍのＴｉ
層／厚み５０ｎｍのＰｔ層／厚み１００ｎｍのＡｕ層の
順に蒸着を行う。
６１２ａを蒸着し、さらにその上に厚み５０ｎｍのＴｉ
層／厚み５０ｎｍのＰｔ層／厚み１００ｎｍのＡｕ層の
順に蒸着を行う。
【００３７】その後、レジストマスクを溶解除去（リフ
トオフ）して電極形成部分以外の不要なＰｔ層６１１
ａ、６１２ａおよびＴｉ層／Ｐｔ層／Ａｕ層からなる金
属層を除去し、エミッタオーミック電極６１１とベース
オーミック電極６１２を形成する。
トオフ）して電極形成部分以外の不要なＰｔ層６１１
ａ、６１２ａおよびＴｉ層／Ｐｔ層／Ａｕ層からなる金
属層を除去し、エミッタオーミック電極６１１とベース
オーミック電極６１２を形成する。
【００３８】続いて、同様のリフトオフにより、ＡｕＧ
ｅ／Ｎｉ／Ａｕからなるコレクタ電極１３を蒸着形成す
る。ベース電極６１２とコレクタ電極６１３とのオーミ
ック接触は、３９０℃、１分の熱処理により同時に行わ
れる。
ｅ／Ｎｉ／Ａｕからなるコレクタ電極１３を蒸着形成す
る。ベース電極６１２とコレクタ電極６１３とのオーミ
ック接触は、３９０℃、１分の熱処理により同時に行わ
れる。
【００３９】その後、コレクタメサエッチング用のマス
クをフォトリソグラフィー法によりレジストで形成し、
コレクタメサエッチングを行って素子間分離を行う。最
後にレジストマスクを除去して、図４に示したようなＨ
ＢＴが完成する。
クをフォトリソグラフィー法によりレジストで形成し、
コレクタメサエッチングを行って素子間分離を行う。最
後にレジストマスクを除去して、図４に示したようなＨ
ＢＴが完成する。
【００４０】このようにして得られたＨＢＴにおいて、
エミッタオーミック電極６１１の接触抵抗は３Ｅ−７Ω
ｃｍ2と十分に低い値が得られた。また、ベースオーミ
ック電極６１２の接触抵抗も１Ｅ−６Ωｃｍ2と良好な
値が得られた。また、エミッタオーミック電極とベース
オーミック電極とを同時に形成できるので、低コストに
半導体装置を作製することができた。
エミッタオーミック電極６１１の接触抵抗は３Ｅ−７Ω
ｃｍ2と十分に低い値が得られた。また、ベースオーミ
ック電極６１２の接触抵抗も１Ｅ−６Ωｃｍ2と良好な
値が得られた。また、エミッタオーミック電極とベース
オーミック電極とを同時に形成できるので、低コストに
半導体装置を作製することができた。
【００４１】この実施形態では、エミッタアップＮＰＮ
構造のＨＢＴを用いたが、本発明はコレクタアップ型Ｈ
ＢＴやＰＮＰ型ＨＢＴにも適用することができる。ま
た、基板もＧａＡｓ基板に限られず、どんな半導体基板
であっても適当な遷移層を介してＩｎＧａＡｓ層に至る
ことができれば、本発明を適用することができる。
構造のＨＢＴを用いたが、本発明はコレクタアップ型Ｈ
ＢＴやＰＮＰ型ＨＢＴにも適用することができる。ま
た、基板もＧａＡｓ基板に限られず、どんな半導体基板
であっても適当な遷移層を介してＩｎＧａＡｓ層に至る
ことができれば、本発明を適用することができる。
【００４２】（実施形態３）この実施形態では、ＧａＡ
ｓ基板を用いたＪ−ＦＥＴ（接合型電界効果トランジス
タ）について説明する。
ｓ基板を用いたＪ−ＦＥＴ（接合型電界効果トランジス
タ）について説明する。
【００４３】図５に本実施形態の半導体装置の断面図を
示す。このＪ−ＦＥＴは、半絶縁性ＧａＡｓ基板７１上
に、ｎ−ＧａＡｓ層（濃度２Ｅ１６ｃｍ-3）７２および
ｎ+−ＩｎxＧａ1-xＡｓ層（ｘ＝０．５、濃度２Ｅ１９
ｃｍ-3）７４が積層形成されている。最外表面であるｎ
+−ＩｎxＧａ1-xＡｓ層７４は一部除去されて、露出さ
れたｎ−ＧａＡｓ層７２部分にゲートとなるＰ型領域７
３が形成されている。ｎ+−ＩｎxＧａ1-xＡｓ層７４上
およびＰ型領域７３には、Ｐｔ層７５ａおよびＴｉ／Ｐ
ｔ／Ａｕからなる金属層が積層されてオーミック電極７
５が形成されている。
示す。このＪ−ＦＥＴは、半絶縁性ＧａＡｓ基板７１上
に、ｎ−ＧａＡｓ層（濃度２Ｅ１６ｃｍ-3）７２および
ｎ+−ＩｎxＧａ1-xＡｓ層（ｘ＝０．５、濃度２Ｅ１９
ｃｍ-3）７４が積層形成されている。最外表面であるｎ
+−ＩｎxＧａ1-xＡｓ層７４は一部除去されて、露出さ
れたｎ−ＧａＡｓ層７２部分にゲートとなるＰ型領域７
３が形成されている。ｎ+−ＩｎxＧａ1-xＡｓ層７４上
およびＰ型領域７３には、Ｐｔ層７５ａおよびＴｉ／Ｐ
ｔ／Ａｕからなる金属層が積層されてオーミック電極７
５が形成されている。
【００４４】このＪ−ＦＥＴは、以下のようにして作製
できる。まず、半絶縁性基板７１上に、ＭＢＥ成長法等
により、厚み１５０ｎｍのｎ−ＧａＡｓ層７２および厚
み１５０ｎｍのｎ+−ＩｎxＧａ1-xＡｓ層７４を順次積
層する。
できる。まず、半絶縁性基板７１上に、ＭＢＥ成長法等
により、厚み１５０ｎｍのｎ−ＧａＡｓ層７２および厚
み１５０ｎｍのｎ+−ＩｎxＧａ1-xＡｓ層７４を順次積
層する。
【００４５】次に、ゲートとなる部分を形成するため
に、最外表面であるｎ+−ＩｎxＧａ1-xＡｓ層７４をリ
セス除去し、公知の方法、例えばＺｎイオン注入と活性
化によりＰ型領域７３を形成する。
に、最外表面であるｎ+−ＩｎxＧａ1-xＡｓ層７４をリ
セス除去し、公知の方法、例えばＺｎイオン注入と活性
化によりＰ型領域７３を形成する。
【００４６】続いてレジストを塗布し、フォトリソグラ
フィー法によりソース形成部分、ゲート形成部分および
ドレイン形成部分を同時に開口して、電極形成用マスク
とする。
フィー法によりソース形成部分、ゲート形成部分および
ドレイン形成部分を同時に開口して、電極形成用マスク
とする。
【００４７】その後、Ｐｔ層７５ａおよびＴｉ／Ｐｔ／
Ａｕからなる金属層を蒸着し、レジストマスクを溶解除
去して電極７５を形成することにより、図５に示したよ
うなＪ−ＦＥＴが完成する。
Ａｕからなる金属層を蒸着し、レジストマスクを溶解除
去して電極７５を形成することにより、図５に示したよ
うなＪ−ＦＥＴが完成する。
【００４８】このようにして得られたＪ−ＥＦＴにおい
て、電極７５の接触抵抗は３Ｅ−７Ωｃｍ2であった。
また、Ｐ型領域上とＮ型領域上とにオーミックコンタク
トが取れる電極を同時に形成できるので、低コストに半
導体装置を作製することができた。
て、電極７５の接触抵抗は３Ｅ−７Ωｃｍ2であった。
また、Ｐ型領域上とＮ型領域上とにオーミックコンタク
トが取れる電極を同時に形成できるので、低コストに半
導体装置を作製することができた。
【００４９】尚、Ｐｔを電極として用いた従来技術の例
としては、特公平２−２４３８４号、特開平３−２３９
３６４号、特開平３−２１９６７４号がある。このう
ち、特公平２−２４３８４号は、Ｐ型ＧａＡｓに対する
オーミック電極としてＰｔ電極を用いたものである。ま
た、特開平３−２３９３６４号は、Ｐｔ／Ｔｉ／Ｐｔ／
Ａｕ電極の上部にＩｎ等を含む低融点半田金属を接続し
て、半田金属の拡散を防ぐと共に、密着強度の低下を防
止したものである。特開平３−２１９６７４号は、Ｐｔ
／Ｔｉ／Ｐｔ／Ａｕ電極パッドを用いることにより、ワ
イヤボンディング時の電極剥がれを防止したものであ
る。
としては、特公平２−２４３８４号、特開平３−２３９
３６４号、特開平３−２１９６７４号がある。このう
ち、特公平２−２４３８４号は、Ｐ型ＧａＡｓに対する
オーミック電極としてＰｔ電極を用いたものである。ま
た、特開平３−２３９３６４号は、Ｐｔ／Ｔｉ／Ｐｔ／
Ａｕ電極の上部にＩｎ等を含む低融点半田金属を接続し
て、半田金属の拡散を防ぐと共に、密着強度の低下を防
止したものである。特開平３−２１９６７４号は、Ｐｔ
／Ｔｉ／Ｐｔ／Ａｕ電極パッドを用いることにより、ワ
イヤボンディング時の電極剥がれを防止したものであ
る。
【００５０】これに対し、本発明は、ＩｎxＧａ1-xＡｓ
層（０＜ｘ≦１）と１層以上の金属層との間にＰｔ層を
形成することにより接触抵抗が低く安定し、電極形成が
容易なオーミック電極構造を提供するものである。ま
た、Ｐ型およびＮ型双方の半導体層と１層以上の金属層
との間にＰｔ層を形成することにより、Ｐ型およびＮ型
双方の半導体層にオーミックコンタクトが取れる電極を
容易に形成できる半導体装置およびその製造方法を提供
するものである。よって、上記従来技術のいずれとも異
なるものである。
層（０＜ｘ≦１）と１層以上の金属層との間にＰｔ層を
形成することにより接触抵抗が低く安定し、電極形成が
容易なオーミック電極構造を提供するものである。ま
た、Ｐ型およびＮ型双方の半導体層と１層以上の金属層
との間にＰｔ層を形成することにより、Ｐ型およびＮ型
双方の半導体層にオーミックコンタクトが取れる電極を
容易に形成できる半導体装置およびその製造方法を提供
するものである。よって、上記従来技術のいずれとも異
なるものである。
【００５１】以上の各実施形態においては、オーミック
電極構造にＰｔ層を用いているが、本発明はこれに限ら
ず、オーミック電極構造のＰｔ層の代わりにＰｄ層を同
様にして用いることができる。以下に、そのＰｄ層を用
いた場合の各実施形態につき説明する。
電極構造にＰｔ層を用いているが、本発明はこれに限ら
ず、オーミック電極構造のＰｔ層の代わりにＰｄ層を同
様にして用いることができる。以下に、そのＰｄ層を用
いた場合の各実施形態につき説明する。
【００５２】（実施形態４）図６は、本実施形態のオー
ミック電極構造の概略的な断面図を示す。このオーミッ
ク電極構造は、ＧａＡｓからなる化合物半導体層１の上
に、ｎ+−ＩｎxＧａ1-xＡｓ層（ｘ＝０．６６、濃度２
Ｅ１９ｃｍ-3）２が積層され、その上にＰｄ層３ｂが積
層形成されている。さらにその上には、Ｔｉ層４１／Ｐ
ｔ層４２／Ａｕ層４３からなる電極４が形成されてい
る。なお、ｎ+−ＩｎxＧａ1-xＡｓ層２の上には、図示
しない窒化膜（ＳｉＮ）が形成されている。
ミック電極構造の概略的な断面図を示す。このオーミッ
ク電極構造は、ＧａＡｓからなる化合物半導体層１の上
に、ｎ+−ＩｎxＧａ1-xＡｓ層（ｘ＝０．６６、濃度２
Ｅ１９ｃｍ-3）２が積層され、その上にＰｄ層３ｂが積
層形成されている。さらにその上には、Ｔｉ層４１／Ｐ
ｔ層４２／Ａｕ層４３からなる電極４が形成されてい
る。なお、ｎ+−ＩｎxＧａ1-xＡｓ層２の上には、図示
しない窒化膜（ＳｉＮ）が形成されている。
【００５３】このオーミック電極構造は、以下のように
して形成できる。まず、化合物半導体層１の上に、ｎ+
−ＩｎxＧａ1-xＡｓ層（ｘ＝０．６６、濃度２Ｅ１９ｃ
ｍ-3）２を形成し、その上に、Ｐ−ＣＶＤ法により窒化
膜（ＳｉＮ）を２５０ｎｍ堆積させる。
して形成できる。まず、化合物半導体層１の上に、ｎ+
−ＩｎxＧａ1-xＡｓ層（ｘ＝０．６６、濃度２Ｅ１９ｃ
ｍ-3）２を形成し、その上に、Ｐ−ＣＶＤ法により窒化
膜（ＳｉＮ）を２５０ｎｍ堆積させる。
【００５４】次に、フォトレジストで電極のパターニン
グを行ってマスクを形成し、このマスクを利用してＳｉ
Ｎ膜をバッファードフッ酸でエッチング除去し、ｎ+−
ＩｎxＧａ1-xＡｓ層２の表面を露出させる。
グを行ってマスクを形成し、このマスクを利用してＳｉ
Ｎ膜をバッファードフッ酸でエッチング除去し、ｎ+−
ＩｎxＧａ1-xＡｓ層２の表面を露出させる。
【００５５】続いて、厚み５０ｎｍのＰｄ層３ｂを蒸着
し、続いて、その上に、厚み５０ｎｍのＴｉ層４１／厚
み５０ｎｍのＰｔ層４２／厚み１００ｎｍのＡｕ層４３
の順に蒸着を行う。
し、続いて、その上に、厚み５０ｎｍのＴｉ層４１／厚
み５０ｎｍのＰｔ層４２／厚み１００ｎｍのＡｕ層４３
の順に蒸着を行う。
【００５６】その後、リフトオフ法を用いて電極形成部
分以外の不要な部分を除去し、電極形成部分にＰｄ層３
ｂおよびＴｉ層４１／Ｐｔ層４２／Ａｕ層４３からなる
金属層４を残した。
分以外の不要な部分を除去し、電極形成部分にＰｄ層３
ｂおよびＴｉ層４１／Ｐｔ層４２／Ａｕ層４３からなる
金属層４を残した。
【００５７】このようにして形成したオーミック電極構
造の接触抵抗（ρC）は３Ｅ−７Ωｃｍ2と十分に低かっ
た。また、この接触抵抗は、実施形態１と同様の図３に
示すように、９０℃で１ｍｉｎ、４１０℃で１ｍｉｎの
高温熱処理を数回繰り返しても変化がみられなかった。
造の接触抵抗（ρC）は３Ｅ−７Ωｃｍ2と十分に低かっ
た。また、この接触抵抗は、実施形態１と同様の図３に
示すように、９０℃で１ｍｉｎ、４１０℃で１ｍｉｎの
高温熱処理を数回繰り返しても変化がみられなかった。
【００５８】（実施形態５）この実施形態では、同一基
板上にＰ型およびＮ型双方の導電型を有する半導体が形
成された半導体装置の一例として、ヘテロ接合バイポー
ラトランジスタ（ＨＢＴ）のエミッタオーミック電極と
ベースオーミック電極とに本願発明を用いている。
板上にＰ型およびＮ型双方の導電型を有する半導体が形
成された半導体装置の一例として、ヘテロ接合バイポー
ラトランジスタ（ＨＢＴ）のエミッタオーミック電極と
ベースオーミック電極とに本願発明を用いている。
【００５９】図７に、本実施形態の半導体装置の断面図
を示す。このＨＢＴは、半絶縁性ＧａＡｓ基板６１上
に、ｎ+−ＧａＡｓサブコレクタ層（濃度５Ｅ１８ｃｍ
-3）６２が積層されている。その上にｎ−ＧａＡｓコレ
クタ層（濃度２Ｅ１６ｃｍ-3）６３が積層され、さらに
その上にｐ+−ＧａＡｓベース層（濃度２Ｅ１９ｃ
ｍ-3）６４が積層されている。その上にｎ−ＡｌxＧａ
1-xＡｓグレイディッド層（ｘ＝０→０．３、濃度５Ｅ
１７ｃｍ-3）６５、ｎ−ＡｌxＧａ1-xＡｓエミッタ層
（ｘ＝０．３、濃度５Ｅ１７ｃｍ-3）６６、ｎ−Ａｌx
Ｇａ1-xＡｓグレイディッド層（ｘ＝０．３→０、濃度
５Ｅ１７ｃｍ-3）６７、ｎ+−ＧａＡｓコンタクト層
（濃度５Ｅ１８ｃｍ-3）６８、ｎ+−ＩｎyＧａ1-yＡｓ
グレイディッド層（ｙ＝０→０．３、濃度２Ｅ１９ｃｍ
-3）６９、ｎ+−ＩｎyＧａ1-yＡｓキャップ層（ｙ＝
０．５、濃度２Ｅ１９ｃｍ-3）６１０が積層されてい
る。
を示す。このＨＢＴは、半絶縁性ＧａＡｓ基板６１上
に、ｎ+−ＧａＡｓサブコレクタ層（濃度５Ｅ１８ｃｍ
-3）６２が積層されている。その上にｎ−ＧａＡｓコレ
クタ層（濃度２Ｅ１６ｃｍ-3）６３が積層され、さらに
その上にｐ+−ＧａＡｓベース層（濃度２Ｅ１９ｃ
ｍ-3）６４が積層されている。その上にｎ−ＡｌxＧａ
1-xＡｓグレイディッド層（ｘ＝０→０．３、濃度５Ｅ
１７ｃｍ-3）６５、ｎ−ＡｌxＧａ1-xＡｓエミッタ層
（ｘ＝０．３、濃度５Ｅ１７ｃｍ-3）６６、ｎ−Ａｌx
Ｇａ1-xＡｓグレイディッド層（ｘ＝０．３→０、濃度
５Ｅ１７ｃｍ-3）６７、ｎ+−ＧａＡｓコンタクト層
（濃度５Ｅ１８ｃｍ-3）６８、ｎ+−ＩｎyＧａ1-yＡｓ
グレイディッド層（ｙ＝０→０．３、濃度２Ｅ１９ｃｍ
-3）６９、ｎ+−ＩｎyＧａ1-yＡｓキャップ層（ｙ＝
０．５、濃度２Ｅ１９ｃｍ-3）６１０が積層されてい
る。
【００６０】各半導体層は、サブコレクタ層６２、キャ
ップ層６１０およびベース層６４の一部を露出させるよ
うに部分的に除去されている。ベース層６４の露出部上
には、Ｐｄ層６１２ｂおよびＴｉ／Ｐｔ／Ａｕからなる
金属層が積層されてベースオーミック電極６１２が形成
されている。また、キャップ層６１０の上には、Ｐｄ層
６１１ｂ、Ｔｉ／Ｐｔ／Ａｕからなる金属層が積層され
てエミッタオーミック電極６１１が形成されている。ま
た、サブコレクタ層６２の露出部上には、ＡｕＧｅ／Ｎ
ｉ／Ａｕからなるコレクタ電極６１３が形成されてい
る。
ップ層６１０およびベース層６４の一部を露出させるよ
うに部分的に除去されている。ベース層６４の露出部上
には、Ｐｄ層６１２ｂおよびＴｉ／Ｐｔ／Ａｕからなる
金属層が積層されてベースオーミック電極６１２が形成
されている。また、キャップ層６１０の上には、Ｐｄ層
６１１ｂ、Ｔｉ／Ｐｔ／Ａｕからなる金属層が積層され
てエミッタオーミック電極６１１が形成されている。ま
た、サブコレクタ層６２の露出部上には、ＡｕＧｅ／Ｎ
ｉ／Ａｕからなるコレクタ電極６１３が形成されてい
る。
【００６１】このＨＢＴは、以下のようにして作製でき
る。
る。
【００６２】まず、半絶縁性ＧａＡｓ基板６１上に、お
のおのＭＢＥ法等により、厚み５００ｎｍのｎ+−Ｇａ
Ａｓサブコレクタ層６２、厚み７００ｎｍのｎ−ＧａＡ
ｓコレクタ層６３、厚み８０ｎｍのｐ+−ＧａＡｓベー
ス層６４、厚み２０ｎｍのｎ−ＡｌxＧａ1-xＡｓグレイ
ディッド層６５、厚み１２０ｎｍのｎ−ＡｌxＧａ1-xＡ
ｓエミッタ層６６、厚み２０ｎｍのグレイディッド層６
７、厚み１００ｎｍのｎ+−ＧａＡｓコンタクト層６
８、厚み５０ｎｍのｎ+−ＩｎyＧａ1-yＡｓグレイディ
ッド層６９、厚み５０ｎｍのｎ+−ＩｎyＧａ1-yＡｓキ
ャップ層６１０を順次形成する。
のおのＭＢＥ法等により、厚み５００ｎｍのｎ+−Ｇａ
Ａｓサブコレクタ層６２、厚み７００ｎｍのｎ−ＧａＡ
ｓコレクタ層６３、厚み８０ｎｍのｐ+−ＧａＡｓベー
ス層６４、厚み２０ｎｍのｎ−ＡｌxＧａ1-xＡｓグレイ
ディッド層６５、厚み１２０ｎｍのｎ−ＡｌxＧａ1-xＡ
ｓエミッタ層６６、厚み２０ｎｍのグレイディッド層６
７、厚み１００ｎｍのｎ+−ＧａＡｓコンタクト層６
８、厚み５０ｎｍのｎ+−ＩｎyＧａ1-yＡｓグレイディ
ッド層６９、厚み５０ｎｍのｎ+−ＩｎyＧａ1-yＡｓキ
ャップ層６１０を順次形成する。
【００６３】次に、この基板上にエミッタメサエッチン
グ用のマスクを、フォトリソグラフィー法によりレジス
トで形成する。次に、リン酸系のエッチャント（Ｈ3Ｐ
Ｏ4：Ｈ2Ｏ2：Ｈ2Ｏの混合液）を用いて、キャップ層６
１０、グレイデイッド層６９、コンタクト層６８、グレ
イデイッド層６７、エミッタ層６６およびグレイデイッ
ド層６５を、ｐ+−ＧａＡｓベース層６４が露出するま
でエッチング除去する。
グ用のマスクを、フォトリソグラフィー法によりレジス
トで形成する。次に、リン酸系のエッチャント（Ｈ3Ｐ
Ｏ4：Ｈ2Ｏ2：Ｈ2Ｏの混合液）を用いて、キャップ層６
１０、グレイデイッド層６９、コンタクト層６８、グレ
イデイッド層６７、エミッタ層６６およびグレイデイッ
ド層６５を、ｐ+−ＧａＡｓベース層６４が露出するま
でエッチング除去する。
【００６４】次に、この状態の基板上にベースメサエッ
チング用マスクをフォトリソグラフィー法によりレジス
トで形成する。
チング用マスクをフォトリソグラフィー法によりレジス
トで形成する。
【００６５】次に、サブコレクタ層６２が露出するまで
ベース層６４およびコレクタ層６３をエッチングを行
う。
ベース層６４およびコレクタ層６３をエッチングを行
う。
【００６６】次に、レジストマスクを除去して、Ｐ−Ｃ
ＶＤ法によりＳｉＮ膜を２５０ｎｍ堆積する。
ＶＤ法によりＳｉＮ膜を２５０ｎｍ堆積する。
【００６７】次に、その上にレジスト塗布し、Ｎ型コン
タクトであるエミッタオーミック電極形成予定部分とＰ
型コンタクトであるベースオーミック電極形成予定部分
とをフォトリソグラフィ法で同時に開口する。このレジ
ストパターンをマスクとしてＳｉＮ膜をフッ酸によりエ
ッチング除去して、キャップ層６１０、ベース層６４の
表面を露出させる。
タクトであるエミッタオーミック電極形成予定部分とＰ
型コンタクトであるベースオーミック電極形成予定部分
とをフォトリソグラフィ法で同時に開口する。このレジ
ストパターンをマスクとしてＳｉＮ膜をフッ酸によりエ
ッチング除去して、キャップ層６１０、ベース層６４の
表面を露出させる。
【００６８】続いて、厚み５０ｎｍのＰｄ層６１１ｂ、
６１２ｂを蒸着し、続いて、その上に厚み５０ｎｍのＴ
ｉ層／厚み５０ｎｍのＰｔ層／厚み１００ｎｍのＡｕ層
の順に蒸着を行う。
６１２ｂを蒸着し、続いて、その上に厚み５０ｎｍのＴ
ｉ層／厚み５０ｎｍのＰｔ層／厚み１００ｎｍのＡｕ層
の順に蒸着を行う。
【００６９】その後、前記レジストマスクを溶解除去
（リフトオフ）して電極形成予定部分以外の不要なＰｄ
層６１１ｂ、６１２ｂおよびＴｉ層／Ｐｔ層／Ａｕ層か
らなる金属層を除去し、エミッタオーミック電極６１１
とベースオーミック電極６１２を形成する。
（リフトオフ）して電極形成予定部分以外の不要なＰｄ
層６１１ｂ、６１２ｂおよびＴｉ層／Ｐｔ層／Ａｕ層か
らなる金属層を除去し、エミッタオーミック電極６１１
とベースオーミック電極６１２を形成する。
【００７０】続いて、同様のリフトオフにより、コレク
タ電極６１３としてＡｕＧｅ／Ｎｉ／Ａｕを蒸着形成す
る。ベース電極６１２とコレクタ電極６１３とのオーミ
ック接触は、３９０℃、１ｍｉｎの熱処理により同時に
形成される。
タ電極６１３としてＡｕＧｅ／Ｎｉ／Ａｕを蒸着形成す
る。ベース電極６１２とコレクタ電極６１３とのオーミ
ック接触は、３９０℃、１ｍｉｎの熱処理により同時に
形成される。
【００７１】次に、今までと同様に、コレクタメサエッ
チング用マスクをフォトリソグラフィー法によりレジス
トで形成し、コレクタメサエッチングを行って素子間分
離を行う。最後にレジストマスクを除去して、図７に示
したようなＨＢＴが完成する。
チング用マスクをフォトリソグラフィー法によりレジス
トで形成し、コレクタメサエッチングを行って素子間分
離を行う。最後にレジストマスクを除去して、図７に示
したようなＨＢＴが完成する。
【００７２】このようにして得られたＨＢＴにおいて、
エミッタオーミック電極６１１の接触抵抗は３Ｅ−７Ω
ｃｍ2と十分低い値が得られた。
エミッタオーミック電極６１１の接触抵抗は３Ｅ−７Ω
ｃｍ2と十分低い値が得られた。
【００７３】上述した本実施形態においては、エミッタ
オーミック電極６１１とベースオーミック電極６１２と
にＰｄ層／Ｔｉ層／Ｐｔ層／Ａｕ層を用いているが、本
発明はこれに限らず、Ｐｔ層の代わりにＰｄ層を用い、
Ｐｄ層／Ｔｉ層／Ｐｄ層／Ａｕ層とすることもできる。
この場合は、Ｐｔ層を使わずに済み、コストダウンが図
れるという効果がある。
オーミック電極６１１とベースオーミック電極６１２と
にＰｄ層／Ｔｉ層／Ｐｔ層／Ａｕ層を用いているが、本
発明はこれに限らず、Ｐｔ層の代わりにＰｄ層を用い、
Ｐｄ層／Ｔｉ層／Ｐｄ層／Ａｕ層とすることもできる。
この場合は、Ｐｔ層を使わずに済み、コストダウンが図
れるという効果がある。
【００７４】この実施形態では、エミッタアップＮＰＮ
型のＨＢＴを用いているが、コレクタアップ型ＨＢＴ、
ＰＮＰ型ＨＢＴにも適用できる。また、基板もＧａＡｓ
基板に限られず、どんな半導体基板であっても適当な遷
移層を介してＩｎＧａＡｓ層に至ることができれば、本
発明を適用することができる。
型のＨＢＴを用いているが、コレクタアップ型ＨＢＴ、
ＰＮＰ型ＨＢＴにも適用できる。また、基板もＧａＡｓ
基板に限られず、どんな半導体基板であっても適当な遷
移層を介してＩｎＧａＡｓ層に至ることができれば、本
発明を適用することができる。
【００７５】（実施形態６）本実施形態では、その他の
デバイスへの適用として、Ｊ−ＦＥＴ（接合型電界効果
トランジスタ）に本発明を用いた例を示す。
デバイスへの適用として、Ｊ−ＦＥＴ（接合型電界効果
トランジスタ）に本発明を用いた例を示す。
【００７６】図８に、本実施形態の半導体装置の断面図
を示す。このＪ−ＦＥＴでは、基板にＩｎＰを用いてお
り、半絶縁性ＩｎＰ基板８１上に、ｎ−ＩｎＧａＡｓ層
８２、ｎ−ＩｎＧａＡｓ層８４が積層形成されている。
最外表面であるｎ−ＩｎＧａＡｓ層８４は一部除去され
て、露出されたｎ−ＩｎＧａＡｓ層８２部分にゲートと
なるＰ型領域８３が形成されている。ｎ−ＩｎＧａＡｓ
層８４上およびＰ型領域８３上には、Ｐｄ層８５ｂおよ
びＴｉ／Ｐｔ／Ａｕからなる金属層が積層されてオーミ
ック電極８５が形成されている。
を示す。このＪ−ＦＥＴでは、基板にＩｎＰを用いてお
り、半絶縁性ＩｎＰ基板８１上に、ｎ−ＩｎＧａＡｓ層
８２、ｎ−ＩｎＧａＡｓ層８４が積層形成されている。
最外表面であるｎ−ＩｎＧａＡｓ層８４は一部除去され
て、露出されたｎ−ＩｎＧａＡｓ層８２部分にゲートと
なるＰ型領域８３が形成されている。ｎ−ＩｎＧａＡｓ
層８４上およびＰ型領域８３上には、Ｐｄ層８５ｂおよ
びＴｉ／Ｐｔ／Ａｕからなる金属層が積層されてオーミ
ック電極８５が形成されている。
【００７７】このＪ‐ＦＥＴは、以下のようにして作製
される。 まず、半絶縁性ＩｎＰ基板８１上に、ＭＢＥ
成長法等によりｎ−ＩｎＧａＡｓ層８２、ｎ−ＩｎＧａ
Ａｓ層８４を順次積層する。
される。 まず、半絶縁性ＩｎＰ基板８１上に、ＭＢＥ
成長法等によりｎ−ＩｎＧａＡｓ層８２、ｎ−ＩｎＧａ
Ａｓ層８４を順次積層する。
【００７８】次に、フォトレジストにより、ゲート領域
となるＰ型領域８３の上方を開口した状態のマスクを形
成し、リン酸系のエッチャント（Ｈ3ＰＯ4：Ｈ2Ｏ2：Ｈ
2Ｏの混合液）を用いてｎ−ＩｎＧａＡｓ層８４をエッ
チング除去する。続いて、よく知られている方法、例え
ばＺｎのイオン注入と活性化によりＰ型領域８３を形成
する。
となるＰ型領域８３の上方を開口した状態のマスクを形
成し、リン酸系のエッチャント（Ｈ3ＰＯ4：Ｈ2Ｏ2：Ｈ
2Ｏの混合液）を用いてｎ−ＩｎＧａＡｓ層８４をエッ
チング除去する。続いて、よく知られている方法、例え
ばＺｎのイオン注入と活性化によりＰ型領域８３を形成
する。
【００７９】次に、Ｐ−ＣＶＤ法（プラズマＣＶＤ法）
によりＳｉＮ膜を２５０ｎｍ堆積する。続いてレジスト
を塗布し、フォトリソグラフィー法によりソース形成部
分、ゲート形成部分およびドレイン形成部分を同時に開
口し、電極形成用マスクとする。
によりＳｉＮ膜を２５０ｎｍ堆積する。続いてレジスト
を塗布し、フォトリソグラフィー法によりソース形成部
分、ゲート形成部分およびドレイン形成部分を同時に開
口し、電極形成用マスクとする。
【００８０】その後、厚み５０ｎｍのＰｄ層８５ｂおよ
び厚み５０ｎｍのＴｉ／厚み５０ｎｍのＰｔ／厚み１０
０ｎｍのＡｕ層からなる金属層を蒸着し、前記レジスト
からなるマスクを溶解除去し、オーミック電極８５を形
成することにより、図８に示したようなＪ‐ＦＥＴが完
了する。
び厚み５０ｎｍのＴｉ／厚み５０ｎｍのＰｔ／厚み１０
０ｎｍのＡｕ層からなる金属層を蒸着し、前記レジスト
からなるマスクを溶解除去し、オーミック電極８５を形
成することにより、図８に示したようなＪ‐ＦＥＴが完
了する。
【００８１】このように製造されたＪ‐ＦＥＴにおい
て、オーミック電極８５の抵触抵抗も同様に、十分低く
熱的にも安定していた。また、Ｐ型領域上とＮ型領域上
とにオーミックコンタクトが取れる電極を同時に形成で
きるので、低コストに半導体装置を作製することができ
た。
て、オーミック電極８５の抵触抵抗も同様に、十分低く
熱的にも安定していた。また、Ｐ型領域上とＮ型領域上
とにオーミックコンタクトが取れる電極を同時に形成で
きるので、低コストに半導体装置を作製することができ
た。
【００８２】以上、本発明の実施形態について説明した
が、本発明は上記実施形態に限られない。Ｐｔ層やＰｄ
層の上の金属層は、上記実施形態のように３層に限定さ
れるものではなく、１層以上何層であってもよい。ま
た、上記実施形態に示した以外の電極用の金属を用いて
もよい。
が、本発明は上記実施形態に限られない。Ｐｔ層やＰｄ
層の上の金属層は、上記実施形態のように３層に限定さ
れるものではなく、１層以上何層であってもよい。ま
た、上記実施形態に示した以外の電極用の金属を用いて
もよい。
【００８３】また、上述した各実施形態ではＰｔ層、Ｐ
ｄ層や、その上の金属層は蒸着法で形成しているが、こ
れらの各層はスパッタ法、ＣＶＤ法等の他の方法で形成
してもよい。
ｄ層や、その上の金属層は蒸着法で形成しているが、こ
れらの各層はスパッタ法、ＣＶＤ法等の他の方法で形成
してもよい。
【００８４】また、ｎ−ＩｎxＧａ1-xＡｓ層の混晶比ｘ
および濃度も上記実施形態に示したものに限らない。混
晶比ｘは、大きいほどバンドギャップが小さくなり、接
触抵抗も小さくなる。また、濃度が高いほど接触抵抗が
小さくなり、濃度が低いほど接触抵抗が大きくなる。従
って、ｎ−ＩｎxＧａ1-xＡｓ層の混晶比ｘおよび濃度
は、接触抵抗が１Ｅ−６Ωｃｍ2以下であるように選択
することが望ましい。
および濃度も上記実施形態に示したものに限らない。混
晶比ｘは、大きいほどバンドギャップが小さくなり、接
触抵抗も小さくなる。また、濃度が高いほど接触抵抗が
小さくなり、濃度が低いほど接触抵抗が大きくなる。従
って、ｎ−ＩｎxＧａ1-xＡｓ層の混晶比ｘおよび濃度
は、接触抵抗が１Ｅ−６Ωｃｍ2以下であるように選択
することが望ましい。
【００８５】Ｐｔ層やＰｄ層の厚みは５０ｎｍとした
が、金属層の金属がＩｎxＧａ1-xＡｓ層へと拡散し、ま
た、ＩｎxＧａ1-xＡｓ層の金属が金属層へと拡散するの
を防ぐことができる膜厚であればよく、例えば１０ｎｍ
〜１００ｎｍであるのが望ましい。
が、金属層の金属がＩｎxＧａ1-xＡｓ層へと拡散し、ま
た、ＩｎxＧａ1-xＡｓ層の金属が金属層へと拡散するの
を防ぐことができる膜厚であればよく、例えば１０ｎｍ
〜１００ｎｍであるのが望ましい。
【００８６】
【発明の効果】以上の説明から明かなように、本発明の
オーミック電極構造によれば、ＩｎxＧａ1-xＡｓ層と金
属層との間にＰｔ層またはＰｄ層が形成されているの
で、高温熱処理に対して接触抵抗を低いレベルで安定さ
せることができる。Ｐｔ層およびＰｄ層は容易に形成で
きるので、電極形成を簡単に行うことができる。
オーミック電極構造によれば、ＩｎxＧａ1-xＡｓ層と金
属層との間にＰｔ層またはＰｄ層が形成されているの
で、高温熱処理に対して接触抵抗を低いレベルで安定さ
せることができる。Ｐｔ層およびＰｄ層は容易に形成で
きるので、電極形成を簡単に行うことができる。
【００８７】また、本発明の半導体装置によれば、Ｐ型
およびＮ型双方の導電型の半導体層上に各々Ｐｔ層また
はＰｄ層と金属層とが積層された電極が形成されている
ので、同時に電極を形成することができ、より容易に低
コストな半導体装置を作製することができる。
およびＮ型双方の導電型の半導体層上に各々Ｐｔ層また
はＰｄ層と金属層とが積層された電極が形成されている
ので、同時に電極を形成することができ、より容易に低
コストな半導体装置を作製することができる。
【図１】本発明に係るオーミック電極構造の一例を示す
断面図である。
断面図である。
【図２】実施形態１のオーミック電極構造の断面図であ
る。
る。
【図３】実施形態１のオーミック電極構造の熱処理に対
する抵抗値の変化を示すグラフである。
する抵抗値の変化を示すグラフである。
【図４】実施形態２の半導体装置の断面図である。
【図５】実施形態３の半導体装置の断面図である。
【図６】実施形態４のオーミック電極構造の断面図であ
る。
る。
【図７】実施形態５の半導体装置の断面図である。
【図８】実施形態６の半導体装置の断面図である。
【図９】従来のオーミック電極構造の断面図である。
【図１０】他の従来のオーミック電極構造の断面図であ
る。
る。
１ 化合物半導体層 ２ ＩｎxＧａ1-xＡｓ層 ３ａ、６１１ａ、６１２ａ、７５ａ Ｐｔ層 ３ｂ、６１１ｂ、６１２ｂ、８５ｂ Ｐｄ層 ４ 金属層 ４１ Ｔｉ層 ４２ Ｐｔ層 ４３ Ａｕ層 ５ タングステンシリサイド層 ６１ 半絶縁性ＧａＡｓ基板 ６２ サブコレクタ層 ６３ コレクタ層 ６４ ベース層 ６５、６７、６９ グレイディッド層 ６６ エミッタ層 ６８ コンタクト層 ６１０ キャップ層 ６１１ エミッタ電極 ６１２ ベース電極 ６１３ コレクタ電極 ７１ 半絶縁性ＧａＡｓ基板 ７２ ｎ−ＧａＡｓ層 ７３ Ｐ型領域 ７４ ｎ+−ＩｎＧａＡｓ層 ７５ 電極 ８１ 半絶縁性ＩｎＰ基板 ８２ ｎ−ＩｎＧａＡｓ層 ８３ Ｐ型領域 ８４ ｎ−ＩｎＧａＡｓ層 ８５ 電極
Claims (6)
- 【請求項１】 ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層と、
該ＩｎxＧａ1-xＡｓ層上に設けられたＰｔ層またはＰｄ
層と、該Ｐｔ層または該Ｐｄ層上に設けられた１層以上
の金属層とを具備するオーミック電極構造。 - 【請求項２】 同一基板上にＰ型およびＮ型双方の導電
型の半導体層を備えた半導体装置において、 Ｐ型およびＮ型双方の導電型の半導体層上に、Ｐｔ層ま
たはＰｄ層と、該Ｐｔ層または該Ｐｄ層上の１層以上の
金属層とが積層された電極が、それぞれ少なくとも１つ
以上形成されている半導体装置。 - 【請求項３】 同一基板上にＰ型およびＮ型双方の導電
型の半導体層を備えた半導体装置の製造方法であって、 Ｐ型およびＮ型双方の導電型の半導体層が形成された基
板上にＰｔ層またはＰｄ層を形成し、該Ｐｔ層または該
Ｐｄ層上に１層以上の金属層を形成する工程と、 該Ｐ型およびＮ型双方の導電型の半導体層上に、該Ｐｔ
層または該Ｐｄ層および金属層を島状にパターン形成す
る工程とを含む半導体装置の製造方法。 - 【請求項４】 最外表面がｎ−ＩｎxＧａ1-xＡｓ（０＜
ｘ≦１）層であるＮ型半導体層を前記基板上に備えると
共に、該Ｎ型半導体層の該基板側にＰ型半導体層を備え
た状態から、該ｎ−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層
およびその下層を部分的に除去してＰ型半導体層を露出
させる工程を含む請求項３に記載の半導体装置の製造方
法。 - 【請求項５】 最外表面が該ｎ−ＩｎxＧａ1-xＡｓ（０
＜ｘ≦１）層であるＮ型半導体層を前記基板上に備えた
状態から、該ｎ−ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）層を
除去した後に、その露出部にＰ型領域を形成する工程を
含む請求項３に記載の半導体装置の製造方法。 - 【請求項６】 前記金属層の前記基板側が前記Ｐｄ層で
ある場合に、該金属層を構成する層にＰｔ層の代わりに
Ｐｄ層を形成する請求項３〜５のいずれか一つに記載の
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8125159A JPH0945890A (ja) | 1995-05-25 | 1996-05-20 | オーミック電極構造、半導体装置およびその製造方法 |
| US08/652,303 US6188137B1 (en) | 1995-05-25 | 1996-05-23 | Ohmic electrode structure, semiconductor device including such ohmic electrode structure, and method for producing such semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-126911 | 1995-05-25 | ||
| JP12691195 | 1995-05-25 | ||
| JP8125159A JPH0945890A (ja) | 1995-05-25 | 1996-05-20 | オーミック電極構造、半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945890A true JPH0945890A (ja) | 1997-02-14 |
| JPH0945890A5 JPH0945890A5 (ja) | 2004-07-22 |
Family
ID=26461671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8125159A Withdrawn JPH0945890A (ja) | 1995-05-25 | 1996-05-20 | オーミック電極構造、半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6188137B1 (ja) |
| JP (1) | JPH0945890A (ja) |
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|---|---|---|---|---|
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| US6858522B1 (en) * | 2000-09-28 | 2005-02-22 | Skyworks Solutions, Inc. | Electrical contact for compound semiconductor device and method for forming same |
| TWI276230B (en) * | 2001-12-04 | 2007-03-11 | Epitech Corp Ltd | Structure and manufacturing method of light emitting diode |
| US8569889B1 (en) | 2011-02-09 | 2013-10-29 | Nlight Photonics Corporation | Nano thick Pt metallization layer |
| US9214538B2 (en) * | 2011-05-16 | 2015-12-15 | Eta Semiconductor Inc. | High performance multigate transistor |
| CN110610991A (zh) * | 2019-09-27 | 2019-12-24 | 厦门市三安集成电路有限公司 | 外延结构和低导通电压晶体管 |
| CN112993063B (zh) * | 2021-01-28 | 2022-08-19 | 湖北光安伦芯片有限公司 | 一种光通信芯片欧姆接触电极的制作方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220966A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置 |
| JPS6010774A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| JPH01194468A (ja) | 1988-01-29 | 1989-08-04 | Fujitsu Ltd | オーミック電極構造 |
| JPH0246773A (ja) * | 1988-08-09 | 1990-02-16 | Toshiba Corp | 化合物半導体装置およびその電極形成方法 |
| JPH03219674A (ja) | 1990-01-25 | 1991-09-27 | Toshiba Corp | 半導体装置の電極構造及びその製造方法 |
| JPH03239364A (ja) | 1990-02-16 | 1991-10-24 | Toshiba Corp | 半導体装置の電極構造 |
| JP3093774B2 (ja) * | 1990-04-02 | 2000-10-03 | 住友電気工業株式会社 | 電極構造 |
| GB9015871D0 (en) * | 1990-07-19 | 1990-09-05 | Secr Defence | Ohmic contact for p-type gaas |
| US5296698A (en) * | 1991-02-28 | 1994-03-22 | Sumitomo Electric Industries, Ltd. | Lateral photo-sensing device, opt-electronic integrated circuit using the lateral photo-sensing device and photo-logic device using the lateral photo-sensing device |
| US5280190A (en) * | 1991-03-21 | 1994-01-18 | Industrial Technology Research Institute | Self aligned emitter/runner integrated circuit |
| JP3278951B2 (ja) * | 1992-10-23 | 2002-04-30 | ソニー株式会社 | オーミック電極の形成方法 |
| JPH06310706A (ja) | 1993-04-20 | 1994-11-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1996
- 1996-05-20 JP JP8125159A patent/JPH0945890A/ja not_active Withdrawn
- 1996-05-23 US US08/652,303 patent/US6188137B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6188137B1 (en) | 2001-02-13 |
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Legal Events
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