JPH07245557A - パワーｍｏｓトランジスタの駆動回路 - Google Patents
パワーｍｏｓトランジスタの駆動回路Info
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- JPH07245557A JPH07245557A JP3269094A JP3269094A JPH07245557A JP H07245557 A JPH07245557 A JP H07245557A JP 3269094 A JP3269094 A JP 3269094A JP 3269094 A JP3269094 A JP 3269094A JP H07245557 A JPH07245557 A JP H07245557A
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Abstract
(57)【要約】
【目的】駆動回路の出力インピーダンスの低下を防止す
るとともに、パワーＭＯＳトランジスタを駆動するため
の損失を抑える。 【構成】高低電圧電源間には、パワーＭＯＳトランジス
タ駆動用の制御信号によって動作するトランジスタ２，
３からなるコンプリメンタリトランジスタが接続されて
いる。コンプリメンタリトランジスタのエミッタ共通接
続点にはパワーＭＯＳトランジスタ１のゲートが接続さ
れている。又、そのベース共通接続点には、前記制御信
号に基づいて当該コンプリメンタリトランジスタを活性
領域にて動作させる定電流回路Ｃ１，Ｃ２が接続されて
いる。この駆動回路では、コンプリメンタリトランジス
タを活性領域にて動作させるので、抵抗を使用すること
なく出力インピーダンスの低下を防止でき、当該抵抗に
よる駆動損失及び発熱を防止することができる。
るとともに、パワーＭＯＳトランジスタを駆動するため
の損失を抑える。 【構成】高低電圧電源間には、パワーＭＯＳトランジス
タ駆動用の制御信号によって動作するトランジスタ２，
３からなるコンプリメンタリトランジスタが接続されて
いる。コンプリメンタリトランジスタのエミッタ共通接
続点にはパワーＭＯＳトランジスタ１のゲートが接続さ
れている。又、そのベース共通接続点には、前記制御信
号に基づいて当該コンプリメンタリトランジスタを活性
領域にて動作させる定電流回路Ｃ１，Ｃ２が接続されて
いる。この駆動回路では、コンプリメンタリトランジス
タを活性領域にて動作させるので、抵抗を使用すること
なく出力インピーダンスの低下を防止でき、当該抵抗に
よる駆動損失及び発熱を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明はパワーＭＯＳトランジス
タの駆動回路に関するものである。
タの駆動回路に関するものである。
【０００２】
【従来の技術】図６は、近年、高速スイッチング素子と
して多用されるＮチャネルパワーＭＯＳトランジスタ
（以下、「ＦＥＴ」という。）３１の駆動回路を示して
いる。
して多用されるＮチャネルパワーＭＯＳトランジスタ
（以下、「ＦＥＴ」という。）３１の駆動回路を示して
いる。
【０００３】この駆動回路はＮＰＮ形のトランジスタ３
２、ＰＮＰ形のトランジスタ３３及び同一の抵抗値Ｒを
有する抵抗３４，３５とから構成されている。トランジ
スタ３２，３３のベースは互いに接続され、その両ベー
スは入力端子３６に接続されている。そして、トランジ
スタ３２，３３の各エミッタは互いに接続され、これら
トランジスタ３２，３３により共通のコンプリメンタリ
トランジスタが形成されている。そして、一方のトラン
ジスタ３２のコレクタは抵抗３４を介して高電圧電源
（＋Ｅボルト）に接続され、他方のトランジスタ３３の
コレクタは抵抗３５を介して低電圧電源（−Ｅボルト）
に接続されている。又、トランジスタ３２，３３のエミ
ッタ側共通接続点はＦＥＴ３１のゲートに接続されてい
る。そして、このＦＥＴ３１のオープンドレイン端子に
負荷が接続されている。
２、ＰＮＰ形のトランジスタ３３及び同一の抵抗値Ｒを
有する抵抗３４，３５とから構成されている。トランジ
スタ３２，３３のベースは互いに接続され、その両ベー
スは入力端子３６に接続されている。そして、トランジ
スタ３２，３３の各エミッタは互いに接続され、これら
トランジスタ３２，３３により共通のコンプリメンタリ
トランジスタが形成されている。そして、一方のトラン
ジスタ３２のコレクタは抵抗３４を介して高電圧電源
（＋Ｅボルト）に接続され、他方のトランジスタ３３の
コレクタは抵抗３５を介して低電圧電源（−Ｅボルト）
に接続されている。又、トランジスタ３２，３３のエミ
ッタ側共通接続点はＦＥＴ３１のゲートに接続されてい
る。そして、このＦＥＴ３１のオープンドレイン端子に
負荷が接続されている。
【０００４】このように構成された駆動回路において、
入力端子３６に正電圧（＋Ｅボルト）が印加されると、
トランジスタ３２はオンされ、トランジスタ３３はオフ
される。そして、高電圧電源から抵抗３４及びトランジ
スタ３２を介してＦＥＴ３１のゲートに電流が流れ、Ｆ
ＥＴ３１がオンされる。
入力端子３６に正電圧（＋Ｅボルト）が印加されると、
トランジスタ３２はオンされ、トランジスタ３３はオフ
される。そして、高電圧電源から抵抗３４及びトランジ
スタ３２を介してＦＥＴ３１のゲートに電流が流れ、Ｆ
ＥＴ３１がオンされる。
【０００５】又、入力端子３６に負電圧（−Ｅボルト）
が印加されると、トランジスタ３２がオフされ、トラン
ジスタ３３はオンされる。そして、トランジスタ３３、
抵抗３５を介して低電圧電源へ向かう電流が流れ、ＦＥ
Ｔ３１がオフされる。
が印加されると、トランジスタ３２がオフされ、トラン
ジスタ３３はオンされる。そして、トランジスタ３３、
抵抗３５を介して低電圧電源へ向かう電流が流れ、ＦＥ
Ｔ３１がオフされる。
【０００６】これら抵抗３４，３５は、前記トランジス
タ３２，３３のオン・オフ制御の過程において生じる高
電圧電源から低電圧電源に流れる貫通電流を小さくして
いる。又、両抵抗３４，３５は、トランジスタ３２，３
３が飽和領域にて使用されることに起因する出力インピ
ーダンスの低下を防止している。そして、この出力イン
ピーダンスの低下を防止することにより、当該駆動回路
の寄生振動を防止している。
タ３２，３３のオン・オフ制御の過程において生じる高
電圧電源から低電圧電源に流れる貫通電流を小さくして
いる。又、両抵抗３４，３５は、トランジスタ３２，３
３が飽和領域にて使用されることに起因する出力インピ
ーダンスの低下を防止している。そして、この出力イン
ピーダンスの低下を防止することにより、当該駆動回路
の寄生振動を防止している。
【０００７】
【発明が解決しようとする課題】しかしながら、両抵抗
３４，３５は、当該駆動回路の駆動損失を大きくしてい
るという問題がある。
３４，３５は、当該駆動回路の駆動損失を大きくしてい
るという問題がある。
【０００８】つまり、抵抗３４，３５による損失Ｐｒ
（ワット）は、抵抗３４，３５にかかる電圧Ｖｒ及び抵
抗値Ｒ等により次のように求められる。まず、抵抗３
４，３５にかかる電圧はＶｒは次式により表される。
（ワット）は、抵抗３４，３５にかかる電圧Ｖｒ及び抵
抗値Ｒ等により次のように求められる。まず、抵抗３
４，３５にかかる電圧はＶｒは次式により表される。
【０００９】Ｖｒ＝±２Ｅｅｘｐ（−ｔ／τ） （τ＝
Ｃ・Ｒ：τは時定数であり、ＣはＦＥＴ６のゲート・ソ
ース間の容量を示す。）… このとき、抵抗３４，３５による損失Ｐｒは、次式に
て表される。
Ｃ・Ｒ：τは時定数であり、ＣはＦＥＴ６のゲート・ソ
ース間の容量を示す。）… このとき、抵抗３４，３５による損失Ｐｒは、次式に
て表される。
【００１０】Ｐｒ＝２ｆ∫（Ｖｒ2 ／Ｒ）ｄｔ ＝４ｆ・Ｃ・Ｅ2 … （但し、積分は０〜無限大まで
行うものとし、ｆは周波数である。）となり、抵抗３
４，３５による損失Ｐｒが比較的大きな値となる。
行うものとし、ｆは周波数である。）となり、抵抗３
４，３５による損失Ｐｒが比較的大きな値となる。
【００１１】又、特開平２−６３３１７号公報の図面第
１図〜第６図には、図面毎にＦＥＴを駆動する駆動回路
がそれぞれ示されている。これら駆動回路は、いずれも
コンプリメンタリトランジスタを構成するトランジスタ
Ｑ9 ，Ｑ10が、抵抗Ｒ5 ，Ｒ 9 のいずれか一つの抵抗の
みと直列に接続されているため、トランジスタＱ9 ，Ｑ
10のオン・オフ制御の過程において生じる貫通電流が大
きくなり、駆動回路自体の発熱が大きくなるという問題
がある。
１図〜第６図には、図面毎にＦＥＴを駆動する駆動回路
がそれぞれ示されている。これら駆動回路は、いずれも
コンプリメンタリトランジスタを構成するトランジスタ
Ｑ9 ，Ｑ10が、抵抗Ｒ5 ，Ｒ 9 のいずれか一つの抵抗の
みと直列に接続されているため、トランジスタＱ9 ，Ｑ
10のオン・オフ制御の過程において生じる貫通電流が大
きくなり、駆動回路自体の発熱が大きくなるという問題
がある。
【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は出力インピーダンスの低
下を防止するとともに、パワーＭＯＳトランジスタを駆
動するための損失を抑えることが可能なパワーＭＯＳト
ランジスタの駆動回路を提供することにある。
れたものであって、その目的は出力インピーダンスの低
下を防止するとともに、パワーＭＯＳトランジスタを駆
動するための損失を抑えることが可能なパワーＭＯＳト
ランジスタの駆動回路を提供することにある。
【００１３】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、パワーＭＯＳトランジスタ
駆動用の制御信号によって動作する第１及び第２のバイ
ポーラトランジスタからなるコンプリメンタリトランジ
スタを高低電圧電源間に接続し、そのコンプリメンタリ
トランジスタのエミッタ又はコレクタの共通接続点にパ
ワーＭＯＳトランジスタのゲートを接続するとともに、
コンプリメンタリトランジスタのベース共通接続点に、
前記制御信号に基づいて当該コンプリメンタリトランジ
スタを活性領域にて動作させる定電流信号を出力する定
電流回路を接続したことをその要旨とする。
め、請求項１記載の発明は、パワーＭＯＳトランジスタ
駆動用の制御信号によって動作する第１及び第２のバイ
ポーラトランジスタからなるコンプリメンタリトランジ
スタを高低電圧電源間に接続し、そのコンプリメンタリ
トランジスタのエミッタ又はコレクタの共通接続点にパ
ワーＭＯＳトランジスタのゲートを接続するとともに、
コンプリメンタリトランジスタのベース共通接続点に、
前記制御信号に基づいて当該コンプリメンタリトランジ
スタを活性領域にて動作させる定電流信号を出力する定
電流回路を接続したことをその要旨とする。
【００１４】請求項２記載の発明は、請求項１記載の発
明において、前記定電流回路は、定電流ダイオード及び
ダイオードよりなることをその要旨とする。請求項３記
載の発明は、高低電圧電源間に、第１及び第２のバイポ
ーラトランジスタからなるコンプリメンタリトランジス
タを定電流回路を介して接続し、そのコンプリメンタリ
トランジスタのエミッタ又はコレクタの共通接続点にパ
ワーＭＯＳトランジスタのゲートを接続するとともに、
コンプリメンタリトランジスタのベース共通接続点に
は、パワーＭＯＳトランジスタ駆動用の制御信号が出力
されることをその要旨とする。
明において、前記定電流回路は、定電流ダイオード及び
ダイオードよりなることをその要旨とする。請求項３記
載の発明は、高低電圧電源間に、第１及び第２のバイポ
ーラトランジスタからなるコンプリメンタリトランジス
タを定電流回路を介して接続し、そのコンプリメンタリ
トランジスタのエミッタ又はコレクタの共通接続点にパ
ワーＭＯＳトランジスタのゲートを接続するとともに、
コンプリメンタリトランジスタのベース共通接続点に
は、パワーＭＯＳトランジスタ駆動用の制御信号が出力
されることをその要旨とする。
【００１５】
【作用】従って、請求項１記載の発明によれば、制御信
号に基づいてコンプリメンタリトランジスタには、定電
流回路により定電流信号が出力される。そして、コンプ
リメンタリトランジスタはその定電流信号によって活性
領域にて動作し、パワーＭＯＳトランジスタをオン・オ
フ制御する。このため、パワーＭＯＳトランジスタのオ
ン・オフ制御時に、コンプリメンタリトランジスタの出
力インピーダンスの低下が防止される。よって、この駆
動回路では、抵抗を使用することなく出力インピーダン
スの低下を防止できるので、その抵抗により生じる駆動
損失を無くし、当該駆動回路自体の駆動損失を低減する
ことができるとともに、抵抗により生じる発熱を防止す
ることができる。
号に基づいてコンプリメンタリトランジスタには、定電
流回路により定電流信号が出力される。そして、コンプ
リメンタリトランジスタはその定電流信号によって活性
領域にて動作し、パワーＭＯＳトランジスタをオン・オ
フ制御する。このため、パワーＭＯＳトランジスタのオ
ン・オフ制御時に、コンプリメンタリトランジスタの出
力インピーダンスの低下が防止される。よって、この駆
動回路では、抵抗を使用することなく出力インピーダン
スの低下を防止できるので、その抵抗により生じる駆動
損失を無くし、当該駆動回路自体の駆動損失を低減する
ことができるとともに、抵抗により生じる発熱を防止す
ることができる。
【００１６】請求項２記載の発明によれば、請求項１記
載の発明において、定電流回路は、定電流ダイオードと
ダイオードとからなっており、当該ダイオードによる電
圧降下によって、コンプリメンタリトランジスタにかか
る電圧を所定の値に設定できる。
載の発明において、定電流回路は、定電流ダイオードと
ダイオードとからなっており、当該ダイオードによる電
圧降下によって、コンプリメンタリトランジスタにかか
る電圧を所定の値に設定できる。
【００１７】請求項３記載の発明によれば、高低電圧電
源間に、パワーＭＯＳトランジスタ駆動用の制御信号に
よって動作するコンプリメンタリトランジスタを、抵抗
に代えて定電流回路を介して接続した。従って、この定
電流回路によって、当該駆動回路の出力インピーダンス
の低下が防止される。更に、パワーＭＯＳトランジスタ
の駆動時において、前記抵抗により生じる駆動損失を無
くし、当該駆動回路自体の駆動損失を低減することがで
きるとともに、抵抗により生じる発熱を防止することが
できる。
源間に、パワーＭＯＳトランジスタ駆動用の制御信号に
よって動作するコンプリメンタリトランジスタを、抵抗
に代えて定電流回路を介して接続した。従って、この定
電流回路によって、当該駆動回路の出力インピーダンス
の低下が防止される。更に、パワーＭＯＳトランジスタ
の駆動時において、前記抵抗により生じる駆動損失を無
くし、当該駆動回路自体の駆動損失を低減することがで
きるとともに、抵抗により生じる発熱を防止することが
できる。
【００１８】
【実施例】以下、本発明を具体化した一実施例を図１〜
図３に従って説明する。図１に示すように、Ｎチャネル
パワーＭＯＳトランジスタ（以下、「ＦＥＴ」とい
う。）１の駆動回路は、ＮＰＮ形のバイポーラトランジ
スタ２、ＰＮＰ形のバイポーラトランジスタ３、定電流
ダイオード４，５及びダイオード６，７とから構成され
ている。
図３に従って説明する。図１に示すように、Ｎチャネル
パワーＭＯＳトランジスタ（以下、「ＦＥＴ」とい
う。）１の駆動回路は、ＮＰＮ形のバイポーラトランジ
スタ２、ＰＮＰ形のバイポーラトランジスタ３、定電流
ダイオード４，５及びダイオード６，７とから構成され
ている。
【００１９】これらトランジスタ２，３は、そのエミッ
タを互いに接続することにより、共通のコンプリメンタ
リトランジスタを形成している。一方のトランジスタ２
のコレクタは高電圧電源（＋Ｅボルト）に、他方のトラ
ンジスタ３のコレクタは低電圧電源（−Ｅボルト）に接
続されている。そして、トランジスタ２，３のエミッタ
側共通接続点にはＦＥＴ１のゲートが接続されている。
タを互いに接続することにより、共通のコンプリメンタ
リトランジスタを形成している。一方のトランジスタ２
のコレクタは高電圧電源（＋Ｅボルト）に、他方のトラ
ンジスタ３のコレクタは低電圧電源（−Ｅボルト）に接
続されている。そして、トランジスタ２，３のエミッタ
側共通接続点にはＦＥＴ１のゲートが接続されている。
【００２０】トランジスタ２，３のベースには、定電流
ダイオード４及びダイオード６を直列に接続した定電流
回路Ｃ１と、定電流ダイオード５及びダイオード７を直
列に接続した定電流回路Ｃ２とが並列に接続されてい
る。そして、これら定電流回路Ｃ１，Ｃ２の他端側は入
力端子８に接続されている。このとき、定電流回路Ｃ
１，Ｃ２の電流を流す向きは互いに逆向きとなるように
設定されている。更に、定電流ダイオード４，５は、図
３に示すような定電流特性を示し、この定電流Ｉ0は本
実施例では、トランジスタ２，３を活性領域（不飽和領
域）で動作させる電流値である。そして、入力端子８に
正電圧（＋Ｅボルト）が印加されると、定電流回路Ｃ１
がコンプリメンタリトランジスタ側に定電流Ｉ0 の電流
を流し、トランジスタ２は活性領域で動作する。反対
に、入力端子８に負電圧（−Ｅボルト）が印加される
と、電流回路Ｃ２がコンプリメンタリトランジスタ側か
ら入力端子８に定電流Ｉ0 の電流を流し、トランジスタ
３は活性領域で動作する。
ダイオード４及びダイオード６を直列に接続した定電流
回路Ｃ１と、定電流ダイオード５及びダイオード７を直
列に接続した定電流回路Ｃ２とが並列に接続されてい
る。そして、これら定電流回路Ｃ１，Ｃ２の他端側は入
力端子８に接続されている。このとき、定電流回路Ｃ
１，Ｃ２の電流を流す向きは互いに逆向きとなるように
設定されている。更に、定電流ダイオード４，５は、図
３に示すような定電流特性を示し、この定電流Ｉ0は本
実施例では、トランジスタ２，３を活性領域（不飽和領
域）で動作させる電流値である。そして、入力端子８に
正電圧（＋Ｅボルト）が印加されると、定電流回路Ｃ１
がコンプリメンタリトランジスタ側に定電流Ｉ0 の電流
を流し、トランジスタ２は活性領域で動作する。反対
に、入力端子８に負電圧（−Ｅボルト）が印加される
と、電流回路Ｃ２がコンプリメンタリトランジスタ側か
ら入力端子８に定電流Ｉ0 の電流を流し、トランジスタ
３は活性領域で動作する。
【００２１】次に、この駆動回路の作用について図１，
図２に従って説明する。入力端子８に正電圧（＋Ｅボル
ト）を印加すると、定電流回路Ｃ１を介して一定の電流
値Ｉ0 の電流がトランジスタ２のベースに流れ、このベ
ース電流によってトランジスタ２が動作する。この電流
値Ｉ0 はトランジスタ２の飽和領域において流れる電流
の電流値よりも小さく、トランジスタ２は活性領域で駆
動する。従って、トランジスタ２のコレクタ電流は電流
値ｈFE0 ・Ｉ0 となり（ｈFE0 はトランジスタ２の増幅
率）、このコレクタ電流によってＦＥＴ１はオンされ
る。
図２に従って説明する。入力端子８に正電圧（＋Ｅボル
ト）を印加すると、定電流回路Ｃ１を介して一定の電流
値Ｉ0 の電流がトランジスタ２のベースに流れ、このベ
ース電流によってトランジスタ２が動作する。この電流
値Ｉ0 はトランジスタ２の飽和領域において流れる電流
の電流値よりも小さく、トランジスタ２は活性領域で駆
動する。従って、トランジスタ２のコレクタ電流は電流
値ｈFE0 ・Ｉ0 となり（ｈFE0 はトランジスタ２の増幅
率）、このコレクタ電流によってＦＥＴ１はオンされ
る。
【００２２】又、入力端子８に負電圧（−Ｅボルト）を
印加すると、定電流回路Ｃ２を介して一定の電流値Ｉ0
の電流がトランジスタ２側から入力端子８側に向かって
流れ、トランジスタ３が駆動される。この電流値Ｉ0 は
トランジスタ３の飽和領域において流れる電流の電流値
よりも小さく、トランジスタ３は活性領域で動作する。
従って、トランジスタ３のコレクタ電流は、電流値ｈ
FE1 ・Ｉ0 となり（ｈFE 1 はトランジスタ３の増幅
率）、このコレクタ電流によってＦＥＴ１はオフされ
る。
印加すると、定電流回路Ｃ２を介して一定の電流値Ｉ0
の電流がトランジスタ２側から入力端子８側に向かって
流れ、トランジスタ３が駆動される。この電流値Ｉ0 は
トランジスタ３の飽和領域において流れる電流の電流値
よりも小さく、トランジスタ３は活性領域で動作する。
従って、トランジスタ３のコレクタ電流は、電流値ｈ
FE1 ・Ｉ0 となり（ｈFE 1 はトランジスタ３の増幅
率）、このコレクタ電流によってＦＥＴ１はオフされ
る。
【００２３】このとき、この駆動回路における駆動損失
Ｐ（ワット）は、次式に基づいて求められる。 Ｐ＝２ｆ∫（Ｉ0 2・ｔ／Ｃ）ｄｔ ＝ｆ・Ｃ・Ｅ2 … 但し、積分は０〜δＴまで行うものとし、δＴ＝２Ｅ・
Ｃ／Ｉ0 、ＣはＦＥＴ８のゲート・ソース間の容量であ
り、ｆは周波数である。
Ｐ（ワット）は、次式に基づいて求められる。 Ｐ＝２ｆ∫（Ｉ0 2・ｔ／Ｃ）ｄｔ ＝ｆ・Ｃ・Ｅ2 … 但し、積分は０〜δＴまで行うものとし、δＴ＝２Ｅ・
Ｃ／Ｉ0 、ＣはＦＥＴ８のゲート・ソース間の容量であ
り、ｆは周波数である。
【００２４】従って、本実施例によれば、式に示す従
来例に比して、駆動回路の駆動損失を大幅に低減するこ
とができ、ＦＥＴ１のオン・オフ制御におけるスイッチ
ング性能を向上させることができる。
来例に比して、駆動回路の駆動損失を大幅に低減するこ
とができ、ＦＥＴ１のオン・オフ制御におけるスイッチ
ング性能を向上させることができる。
【００２５】又、ＦＥＴ１をオン・オフ制御する場合
に、トランジスタ２，３はその活性領域で動作されるた
め、各トランジスタ２，３の出力インピーダンスの低下
を防止することができる。このため、当該駆動回路の寄
生振動を防止することができ、安定した状態で駆動回路
を使用することができる。そして、抵抗を使用しないこ
とにより、前記抵抗による損失を防止できるとともに、
発熱を防止することができる。
に、トランジスタ２，３はその活性領域で動作されるた
め、各トランジスタ２，３の出力インピーダンスの低下
を防止することができる。このため、当該駆動回路の寄
生振動を防止することができ、安定した状態で駆動回路
を使用することができる。そして、抵抗を使用しないこ
とにより、前記抵抗による損失を防止できるとともに、
発熱を防止することができる。
【００２６】更に、定電流ダイオード４，５よりなる定
電流回路Ｃ１，Ｃ２によって、入力端子８からの入力電
圧の変動に関わらす、常に一定のベース電流をトランジ
スタ２，３に流すことができるので、常にトランジスタ
２，３を活性領域で使用することができる。よって、入
力端子８から入力される電圧が変動しても、トランジス
タ２，３には一定のベース電流が流れ続け、安定した状
態でＦＥＴ１をオン・オフ制御することができる。即
ち、定電流回路Ｃ１はＦＥＴ１をオンする場合にトラン
ジスタ２に流れるベース電流を常に一定に保ち、定電流
回路Ｃ２はＦＥＴ１をオフする場合にトランジスタ３に
流れるベース電流を常に一定に保つことにより、ＦＥＴ
１のオン・オフ制御をより安定した状態で行うことがで
きる。
電流回路Ｃ１，Ｃ２によって、入力端子８からの入力電
圧の変動に関わらす、常に一定のベース電流をトランジ
スタ２，３に流すことができるので、常にトランジスタ
２，３を活性領域で使用することができる。よって、入
力端子８から入力される電圧が変動しても、トランジス
タ２，３には一定のベース電流が流れ続け、安定した状
態でＦＥＴ１をオン・オフ制御することができる。即
ち、定電流回路Ｃ１はＦＥＴ１をオンする場合にトラン
ジスタ２に流れるベース電流を常に一定に保ち、定電流
回路Ｃ２はＦＥＴ１をオフする場合にトランジスタ３に
流れるベース電流を常に一定に保つことにより、ＦＥＴ
１のオン・オフ制御をより安定した状態で行うことがで
きる。
【００２７】この場合、ダイオード６，７により生じる
電圧降下によって、容易にコンプリメンタリトランジス
タのベースに所定の電圧を印加することができ、ＦＥＴ
１を更に安定した状態で制御することができる。
電圧降下によって、容易にコンプリメンタリトランジス
タのベースに所定の電圧を印加することができ、ＦＥＴ
１を更に安定した状態で制御することができる。
【００２８】尚、本発明は上記実施例に限定されるもの
ではなく、発明の趣旨を逸脱しない範囲で、構成の一部
を適宜に変更して次のように実施することもできる。 （１）上記実施例において、図４に示すように、定電流
ダイオード４，５として、ノーマリオン（デプレショ
ン）形のＦＥＴ９，１０を使用して、定電流回路Ｃ１，
Ｃ２を構成してもよい。
ではなく、発明の趣旨を逸脱しない範囲で、構成の一部
を適宜に変更して次のように実施することもできる。 （１）上記実施例において、図４に示すように、定電流
ダイオード４，５として、ノーマリオン（デプレショ
ン）形のＦＥＴ９，１０を使用して、定電流回路Ｃ１，
Ｃ２を構成してもよい。
【００２９】（２）上記実施例では、定電流回路Ｃ１，
Ｃ２を、定電流ダイオード４，５及びダイオード６，７
より構成した。これを、単に定電流ダイオード４，５か
ら定電流回路Ｃ１，Ｃ２を構成してもよい。
Ｃ２を、定電流ダイオード４，５及びダイオード６，７
より構成した。これを、単に定電流ダイオード４，５か
ら定電流回路Ｃ１，Ｃ２を構成してもよい。
【００３０】（３）上記実施例では、定電流回路Ｃ１，
Ｃ２をトランジスタ２，３のベースに接続した。これ
を、図５に示すように、入力端子８を直接トランジスタ
２，３のベースに接続し、定電流回路としての定電流ダ
イオード１１をトランジスタ２のコレクタと高電圧電源
との間に、定電流回路としての定電流ダイオード１２を
トランジスタ３のコレクタと低電圧電源との間に接続し
てもよい。
Ｃ２をトランジスタ２，３のベースに接続した。これ
を、図５に示すように、入力端子８を直接トランジスタ
２，３のベースに接続し、定電流回路としての定電流ダ
イオード１１をトランジスタ２のコレクタと高電圧電源
との間に、定電流回路としての定電流ダイオード１２を
トランジスタ３のコレクタと低電圧電源との間に接続し
てもよい。
【００３１】即ち、入力端子８に正電圧（＋Ｅボルト）
が印加されると、トランジスタ２はオン（飽和領域）さ
れ、トランジスタ３はオフ（遮断領域）される。する
と、トランジスタ２には、高電圧電源から定電流ダイオ
ード１１を介して一定の電流値Ｉ0 のコレクタ電流が流
れ、ＦＥＴ１のゲートＧを通電し、当該ＦＥＴ１がオン
される。
が印加されると、トランジスタ２はオン（飽和領域）さ
れ、トランジスタ３はオフ（遮断領域）される。する
と、トランジスタ２には、高電圧電源から定電流ダイオ
ード１１を介して一定の電流値Ｉ0 のコレクタ電流が流
れ、ＦＥＴ１のゲートＧを通電し、当該ＦＥＴ１がオン
される。
【００３２】又、入力端子８に負電圧（−Ｅボルト）が
印加されると、トランジスタ２はオフされ、トランジス
タ３はオンされる。すると、トランジスタ３には、低電
圧電源に向かって定電流ダイオード１２を介して一定の
電流値Ｉ0 のコレクタ電流が流れ、ＦＥＴ１がオフされ
る。
印加されると、トランジスタ２はオフされ、トランジス
タ３はオンされる。すると、トランジスタ３には、低電
圧電源に向かって定電流ダイオード１２を介して一定の
電流値Ｉ0 のコレクタ電流が流れ、ＦＥＴ１がオフされ
る。
【００３３】又、この駆動回路における駆動損失Ｐは上
記実施例同様式にて表され、駆動損失を低下させるこ
とができ、ＦＥＴ１のオン・オフ制御におけるスイッチ
ング性能を向上させることができる。
記実施例同様式にて表され、駆動損失を低下させるこ
とができ、ＦＥＴ１のオン・オフ制御におけるスイッチ
ング性能を向上させることができる。
【００３４】更に、この駆動回路において、入力端子８
と、トランジスタ２，３との間に、前記定電流ダイオー
ド４，５を設けてもよい。この場合、当該駆動回路の出
力インピーダンスの低下を防止できるとともに、上記と
同様な効果を得ることができる。
と、トランジスタ２，３との間に、前記定電流ダイオー
ド４，５を設けてもよい。この場合、当該駆動回路の出
力インピーダンスの低下を防止できるとともに、上記と
同様な効果を得ることができる。
【００３５】更に又、前記定電流ダイオード１１，１２
にそれぞれダイオードを直列に接続してもよい。 （３）上記実施例では、ＮチャネルのＦＥＴ１を使用し
たが、ＰチャネルのＦＥＴを使用してもよい。
にそれぞれダイオードを直列に接続してもよい。 （３）上記実施例では、ＮチャネルのＦＥＴ１を使用し
たが、ＰチャネルのＦＥＴを使用してもよい。
【００３６】（４）上記実施例では、トランジスタ２，
３の各エミッタを互いに接続し、コンプリメンタリトラ
ンジスタを形成したが、トランジスタ２，３の各コレク
タを互いに接続してコンプリメンタリトランジスタを形
成してもよい。
３の各エミッタを互いに接続し、コンプリメンタリトラ
ンジスタを形成したが、トランジスタ２，３の各コレク
タを互いに接続してコンプリメンタリトランジスタを形
成してもよい。
【００３７】（５）上記実施例において、定電流回路Ｃ
１，Ｃ２を使用せず、入力端子８から入力される電圧
を、トランジスタ２，３が活性状態となる電圧に設定し
てもよい。この場合には、定電流回路Ｃ１，Ｃ２を使用
していないので、回路構成を簡単にできるとともに、入
力端子８から入力される電圧の調節により容易にトラン
ジスタ２，３を活性状態で使用することができる。
１，Ｃ２を使用せず、入力端子８から入力される電圧
を、トランジスタ２，３が活性状態となる電圧に設定し
てもよい。この場合には、定電流回路Ｃ１，Ｃ２を使用
していないので、回路構成を簡単にできるとともに、入
力端子８から入力される電圧の調節により容易にトラン
ジスタ２，３を活性状態で使用することができる。
【００３８】上記実施例から把握できる請求項以外の技
術思想について以下にその効果とともに記載する。 （１）上記実施例において、コンプリメンタリトランジ
スタに、抵抗に代えて定電流回路を接続したパワーＭＯ
Ｓトランジスタの駆動回路。
術思想について以下にその効果とともに記載する。 （１）上記実施例において、コンプリメンタリトランジ
スタに、抵抗に代えて定電流回路を接続したパワーＭＯ
Ｓトランジスタの駆動回路。
【００３９】この駆動回路によれば、抵抗による駆動損
失を防止することができ、スイッチング性能を向上でき
るとともに、抵抗による発熱を防止することができる。 （２）請求項３記載の駆動回路において、入力端子８
と、トランジスタ２，３との間に、前記定電流回路Ｃ
１，Ｃ２を設けたパワーＭＯＳトランジスタの駆動回
路。
失を防止することができ、スイッチング性能を向上でき
るとともに、抵抗による発熱を防止することができる。 （２）請求項３記載の駆動回路において、入力端子８
と、トランジスタ２，３との間に、前記定電流回路Ｃ
１，Ｃ２を設けたパワーＭＯＳトランジスタの駆動回
路。
【００４０】この駆動回路によれば、トランジスタ２，
３を活性状態にて使用することができるため、ＦＥＴ１
の駆動制御の過程において生じる前記貫通電流をより小
さくすることができる。
３を活性状態にて使用することができるため、ＦＥＴ１
の駆動制御の過程において生じる前記貫通電流をより小
さくすることができる。
【００４１】（３）請求項１記載の駆動回路において、
入力端子８に入力される電圧は、トランジスタ２，３が
活性状態となる電圧に設定されたパワーＭＯＳトランジ
スタの駆動回路。
入力端子８に入力される電圧は、トランジスタ２，３が
活性状態となる電圧に設定されたパワーＭＯＳトランジ
スタの駆動回路。
【００４２】この駆動回路によれば、定電流回路Ｃ１，
Ｃ２を使用していないので、回路構成を簡単にできると
ともに、入力端子８から入力される電圧の調節により容
易にトランジスタ２，３を活性状態で使用することがで
きる。
Ｃ２を使用していないので、回路構成を簡単にできると
ともに、入力端子８から入力される電圧の調節により容
易にトランジスタ２，３を活性状態で使用することがで
きる。
【００４３】
【発明の効果】以上詳述したように請求項１記載の発明
によれば、コンプリメンタリトランジスタを活性領域で
使用することにより、当該トランジスタの出力インピー
ダンスの低下を防止するとともに、パワーＭＯＳトラン
ジスタを駆動するための損失を抑えることができる優れ
た効果がある。請求項２記載の発明によれば、ダイオー
ドの電圧降下により、確実に所定の電圧をコンプリメン
タリトランジスタにかけることができ、より安定した状
態でパワーＭＯＳトランジスタを制御することができ
る。請求項３記載の発明によれば、定電流回路により、
駆動回路の出力インピーダンスの低下を防止するととも
に、パワーＭＯＳトランジスタを駆動するための損失を
抑えることができる優れた効果がある。
によれば、コンプリメンタリトランジスタを活性領域で
使用することにより、当該トランジスタの出力インピー
ダンスの低下を防止するとともに、パワーＭＯＳトラン
ジスタを駆動するための損失を抑えることができる優れ
た効果がある。請求項２記載の発明によれば、ダイオー
ドの電圧降下により、確実に所定の電圧をコンプリメン
タリトランジスタにかけることができ、より安定した状
態でパワーＭＯＳトランジスタを制御することができ
る。請求項３記載の発明によれば、定電流回路により、
駆動回路の出力インピーダンスの低下を防止するととも
に、パワーＭＯＳトランジスタを駆動するための損失を
抑えることができる優れた効果がある。
【図１】本発明を具体化した一実施例における駆動回路
を示す回路図である。
を示す回路図である。
【図２】一実施例において、入力端子に入力される電圧
と、ＦＥＴから出力される電圧との関係を示す説明図で
ある。
と、ＦＥＴから出力される電圧との関係を示す説明図で
ある。
【図３】一実施例において、定電流ダイオードの特性を
示す特性図である。
示す特性図である。
【図４】別例における駆動回路を示す回路図である。
【図５】別例における駆動回路を示す回路図である。
【図６】従来例における駆動回路を示す回路図である。
１…パワーＭＯＳトランジスタ（ＦＥＴ）、２，３…第
１及び第２のバイポーラトランジスタからなるコンプリ
メンタリトランジスタ、４，５…定電流ダイオード、
６，７…ダイオード、８…入力端子、９，１０…定電流
ダイオードとしてのノーマリオン形のＦＥＴ、１１，１
２…定電流ダイオード、Ｃ１，Ｃ２…定電流回路。
１及び第２のバイポーラトランジスタからなるコンプリ
メンタリトランジスタ、４，５…定電流ダイオード、
６，７…ダイオード、８…入力端子、９，１０…定電流
ダイオードとしてのノーマリオン形のＦＥＴ、１１，１
２…定電流ダイオード、Ｃ１，Ｃ２…定電流回路。
Claims (3)
- 【請求項１】 パワーＭＯＳトランジスタ駆動用の制御
信号によって動作する第１及び第２のバイポーラトラン
ジスタからなるコンプリメンタリトランジスタを高低電
圧電源間に接続し、そのコンプリメンタリトランジスタ
のエミッタ又はコレクタの共通接続点にパワーＭＯＳト
ランジスタのゲートを接続するとともに、コンプリメン
タリトランジスタのベース共通接続点に、前記制御信号
に基づいて当該コンプリメンタリトランジスタを活性領
域にて動作させる定電流信号を出力する定電流回路を接
続したパワーＭＯＳトランジスタの駆動回路。 - 【請求項２】 前記定電流回路は、定電流ダイオード及
びダイオードよりなる請求項１記載のパワーＭＯＳトラ
ンジスタの駆動回路。 - 【請求項３】 高低電圧電源間に、第１及び第２のバイ
ポーラトランジスタからなるコンプリメンタリトランジ
スタを定電流回路を介して接続し、そのコンプリメンタ
リトランジスタのエミッタ又はコレクタの共通接続点に
パワーＭＯＳトランジスタのゲートを接続するととも
に、コンプリメンタリトランジスタのベース共通接続点
には、パワーＭＯＳトランジスタ駆動用の制御信号が出
力されるパワーＭＯＳトランジスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269094A JPH07245557A (ja) | 1994-03-02 | 1994-03-02 | パワーｍｏｓトランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269094A JPH07245557A (ja) | 1994-03-02 | 1994-03-02 | パワーｍｏｓトランジスタの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245557A true JPH07245557A (ja) | 1995-09-19 |
Family
ID=12365865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3269094A Pending JPH07245557A (ja) | 1994-03-02 | 1994-03-02 | パワーｍｏｓトランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07245557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011033733A1 (ja) * | 2009-09-15 | 2011-03-24 | 三菱電機株式会社 | ゲート駆動回路 |
| WO2015033444A1 (ja) * | 2013-09-06 | 2015-03-12 | 三菱電機株式会社 | バッファ回路 |
-
1994
- 1994-03-02 JP JP3269094A patent/JPH07245557A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011033733A1 (ja) * | 2009-09-15 | 2011-03-24 | 三菱電機株式会社 | ゲート駆動回路 |
| CN102498668A (zh) * | 2009-09-15 | 2012-06-13 | 三菱电机株式会社 | 栅极驱动电路 |
| DE112010003761T5 (de) | 2009-09-15 | 2012-10-04 | Mitsubishi Electric Corporation | Gate-Ansteuerschaltung |
| JP5270761B2 (ja) * | 2009-09-15 | 2013-08-21 | 三菱電機株式会社 | ゲート駆動回路 |
| US8519751B2 (en) | 2009-09-15 | 2013-08-27 | Mitsubishi Electric Corporation | Gate drive circuit |
| WO2015033444A1 (ja) * | 2013-09-06 | 2015-03-12 | 三菱電機株式会社 | バッファ回路 |
| US9843318B2 (en) | 2013-09-06 | 2017-12-12 | Mitsubishi Electric Corporation | Buffer circuit |
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