JPH0724811Y2 - デジタルフィルタ - Google Patents
デジタルフィルタInfo
- Publication number
- JPH0724811Y2 JPH0724811Y2 JP1988162571U JP16257188U JPH0724811Y2 JP H0724811 Y2 JPH0724811 Y2 JP H0724811Y2 JP 1988162571 U JP1988162571 U JP 1988162571U JP 16257188 U JP16257188 U JP 16257188U JP H0724811 Y2 JPH0724811 Y2 JP H0724811Y2
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- Japan
- Prior art keywords
- output
- value
- input
- converter
- subtractor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 この考案はデジタル演算を用いてフィルタリングを行う
デジタルフィルタに関し、特にΣΔAD変換器に用いて好
適なデジタルフィルタに関するものである。
デジタルフィルタに関し、特にΣΔAD変換器に用いて好
適なデジタルフィルタに関するものである。
〈従来技術〉 アナログ信号をデジタル信号に変換するAD変換器とし
て、近年ΣΔAD変換器が注目を浴びている。第４図にこ
のΣΔAD変換器の基本構成を示す。アナログ信号Ainは
演算器１に入力され、この演算器１の出力は積分器２で
積分される。積分器２の出力は１ビットA/D変換器３で
デジタル信号に変換され、その出力は１ビットD/A変換
器４でアナログ信号に変換され、演算器１に入力され
る。演算器１はアナログ信号Ainと１ビットD/A変換器４
の出力の偏差を演算する。また、１ビットA/D変換器３
の出力は高調波ノイズを含んでいるので、デジタルフィ
ルタ５で高調波ノイズを除去した後レジスタ６で分周し
てデジタルデータDoutを得る。このようなΣΔAD変換器
はアナログ信号Ainの周波数帯域より十分高いクロック
で動作させることにより高精度の変換が可能であり、か
つアナログ回路部分が少ないためにLSI化が容易である
という特徴を有する。また、デジタルフィルタの出力の
間引き率を高くすると、観測出来る信号の帯域が狭くな
るが高精度のデシルタデータを得ることが出来、一方逆
に間引き率を低くすると、高精度データを得ることが出
来ないが信号帯域を広くすることが出来る。
て、近年ΣΔAD変換器が注目を浴びている。第４図にこ
のΣΔAD変換器の基本構成を示す。アナログ信号Ainは
演算器１に入力され、この演算器１の出力は積分器２で
積分される。積分器２の出力は１ビットA/D変換器３で
デジタル信号に変換され、その出力は１ビットD/A変換
器４でアナログ信号に変換され、演算器１に入力され
る。演算器１はアナログ信号Ainと１ビットD/A変換器４
の出力の偏差を演算する。また、１ビットA/D変換器３
の出力は高調波ノイズを含んでいるので、デジタルフィ
ルタ５で高調波ノイズを除去した後レジスタ６で分周し
てデジタルデータDoutを得る。このようなΣΔAD変換器
はアナログ信号Ainの周波数帯域より十分高いクロック
で動作させることにより高精度の変換が可能であり、か
つアナログ回路部分が少ないためにLSI化が容易である
という特徴を有する。また、デジタルフィルタの出力の
間引き率を高くすると、観測出来る信号の帯域が狭くな
るが高精度のデシルタデータを得ることが出来、一方逆
に間引き率を低くすると、高精度データを得ることが出
来ないが信号帯域を広くすることが出来る。
〈考案が解決すべき課題〉 この様なAD変換器では、実際の使用においては、用途に
よって高精度／狭帯域と低精度／広帯域両方の特性が必
要になるので、間引き率を可変出来ることが望ましい。
しかし、間引き率可変のデジタルフィルタは一般に構成
が複雑である為、用途によって間引き率が異なるデジタ
ルフィルタを開発しなければならないという課題があっ
た。
よって高精度／狭帯域と低精度／広帯域両方の特性が必
要になるので、間引き率を可変出来ることが望ましい。
しかし、間引き率可変のデジタルフィルタは一般に構成
が複雑である為、用途によって間引き率が異なるデジタ
ルフィルタを開発しなければならないという課題があっ
た。
〈考案の目的〉 この考案の目的は、簡単な構成で間引き率を可変出来る
デジタルフィルタを提供することにある。
デジタルフィルタを提供することにある。
〈課題を解決する為の手段〉 前記課題を解決する為に本考案では、ΣΔAD変換器に用
いられるデジタルフィルタにおいて、外部信号、例えば
１ビットA/D変換器の出力によって加算または減算が選
択出来る加減算器の一方の入力端子に1/Nに相当する値
を入力し、他方の入力端子にこの加減算器の出力を格納
するレジスタの出力を入力して、クロック信号に同期し
て1/Nに相当する値を累算する。また、クロック信号で
カウンタをカウントする。この様な構成において、前記
カウンタが所定の値になったときに前記レジスタに格納
された値を出力し、前記Ｎに関連する値をカウンタにプ
リセットすると共に、前記加減算器の前記他方の入力端
子に入力される値をゼロにするようにしたものである。
いられるデジタルフィルタにおいて、外部信号、例えば
１ビットA/D変換器の出力によって加算または減算が選
択出来る加減算器の一方の入力端子に1/Nに相当する値
を入力し、他方の入力端子にこの加減算器の出力を格納
するレジスタの出力を入力して、クロック信号に同期し
て1/Nに相当する値を累算する。また、クロック信号で
カウンタをカウントする。この様な構成において、前記
カウンタが所定の値になったときに前記レジスタに格納
された値を出力し、前記Ｎに関連する値をカウンタにプ
リセットすると共に、前記加減算器の前記他方の入力端
子に入力される値をゼロにするようにしたものである。
〈作用〉 Ｎを可変する事によって、簡単に間引き率を変えること
が出来る。
が出来る。
〈実施例〉 第４図で示したΣΔAD変換器に用いるデジタルフィルタ
では、その係数を１次のsinc関数とすると、間引きがＮ
のときの計算式は下記（１）式で表わされる。
では、その係数を１次のsinc関数とすると、間引きがＮ
のときの計算式は下記（１）式で表わされる。
ｙ（ｉ）：時点ｉのデジタルフィルタの出力 ｘ（ｉ）：時点ｉの１ビットA/D変換器の出力 ここにおいて、ｘ（ｉ）は実際には０または１である
が、上記（１）式では０の代わりに−１を用いる。ま
た、ｙ（ｉ）はＮ回に１回しか演算しない。従って、こ
の演算が出来、かつＮを簡単に変えられる構成とするこ
とにより、間引き率を変えることが出来る。
が、上記（１）式では０の代わりに−１を用いる。ま
た、ｙ（ｉ）はＮ回に１回しか演算しない。従って、こ
の演算が出来、かつＮを簡単に変えられる構成とするこ
とにより、間引き率を変えることが出来る。
第１図に本考案に係るデジタルフィルタの一実施例を示
す。第１図において、10はデコーダであり、値RATEが入
力され、1/Nに相当する値を出力する。値RATEと間引き
Ｎとの間にはＮ＝2RATEの関係がある。デコーダ10は4-1
6デコーダであり、４ビットの値RATEに対応する１本の
出力のみ「１」にし、かつ上位と下位を入れ替える。こ
のようにする事により、1/Nに相当する値を得ることが
できる。11は加減算器であり、その入力端子＋／−にデ
コーダ10の出力の最上位桁に「０」を加えた17桁が入力
される。また、端子A/Sには１ビットA/D変換器３の出力
が入力される。この入力が「１」のときは加減算器11は
加算器として働き、「０」のときは減算器として働く。
12は17桁のレジスタであり、加減算器11の出力が入力さ
れる。このレジスタ12にはクロックCLが入力され、レジ
スタ12はこのクロック12の立ち上がりで加減算器11の出
力を保持する。13はマルチプレクサであり、その入力端
子Ａには値０が、Ｂにはレジスタ12の出力が入力され
る。この入力端子Ａ、Ｂの入力は選択端子SELに印加さ
れる信号により選択される。14はデコーダであり、値RA
TEが入力される。デコーダ14の出力は15ビットであり、
第２図に示す値を出力する。すなわち、値RATEの桁以下
が全て「１」であり、その他の桁が全て「０」になる値
であり、Ｎ−１となる。15はカウンタであり、そのプリ
セット端子INにはデコーダ14の出力が、クロック端子に
はクロックCLが入力される。16はオアゲートであり、カ
ウンタ15のカウント値が「０」のときに高レベルになる
信号ZERO及びリセット信号RSが入力され、その出力はマ
ルチプレクサ13の選択端子SEL及びカウンタ15のプリセ
ット信号端子LOADに入力される。17はＤ型フリップフロ
ップであり、そのデータ端子Ｄにはオアゲート16の出力
が、クロック端子にはインバータ18で反転したクロック
CLが入力される。19は17桁のレジスタであり、レジスタ
12及びクロックとしてフリップフロップ17の出力が入力
される。レジスタ19の出力がデジタルフィルタの出力に
なる。なお、各信号経路に記載されている数字はその信
号の桁数を表わす。
す。第１図において、10はデコーダであり、値RATEが入
力され、1/Nに相当する値を出力する。値RATEと間引き
Ｎとの間にはＮ＝2RATEの関係がある。デコーダ10は4-1
6デコーダであり、４ビットの値RATEに対応する１本の
出力のみ「１」にし、かつ上位と下位を入れ替える。こ
のようにする事により、1/Nに相当する値を得ることが
できる。11は加減算器であり、その入力端子＋／−にデ
コーダ10の出力の最上位桁に「０」を加えた17桁が入力
される。また、端子A/Sには１ビットA/D変換器３の出力
が入力される。この入力が「１」のときは加減算器11は
加算器として働き、「０」のときは減算器として働く。
12は17桁のレジスタであり、加減算器11の出力が入力さ
れる。このレジスタ12にはクロックCLが入力され、レジ
スタ12はこのクロック12の立ち上がりで加減算器11の出
力を保持する。13はマルチプレクサであり、その入力端
子Ａには値０が、Ｂにはレジスタ12の出力が入力され
る。この入力端子Ａ、Ｂの入力は選択端子SELに印加さ
れる信号により選択される。14はデコーダであり、値RA
TEが入力される。デコーダ14の出力は15ビットであり、
第２図に示す値を出力する。すなわち、値RATEの桁以下
が全て「１」であり、その他の桁が全て「０」になる値
であり、Ｎ−１となる。15はカウンタであり、そのプリ
セット端子INにはデコーダ14の出力が、クロック端子に
はクロックCLが入力される。16はオアゲートであり、カ
ウンタ15のカウント値が「０」のときに高レベルになる
信号ZERO及びリセット信号RSが入力され、その出力はマ
ルチプレクサ13の選択端子SEL及びカウンタ15のプリセ
ット信号端子LOADに入力される。17はＤ型フリップフロ
ップであり、そのデータ端子Ｄにはオアゲート16の出力
が、クロック端子にはインバータ18で反転したクロック
CLが入力される。19は17桁のレジスタであり、レジスタ
12及びクロックとしてフリップフロップ17の出力が入力
される。レジスタ19の出力がデジタルフィルタの出力に
なる。なお、各信号経路に記載されている数字はその信
号の桁数を表わす。
次に、この実施例の動作を第３図に基づいて説明する。
第３図において、（Ａ）〜（Ｅ）はそれぞれクロック信
号CL、リセット信号RS、カウンタ15のZERO信号、オアゲ
ート16の出力及びフリップフロップ17の出力の変化を表
わす。クロック信号CLが立ち上がる手前の時刻t1でリセ
ット信号RSが高レベルになるとオアゲート16の出力も高
レベルになり、マルチプレクサ13は入力端子Ａの値ゼロ
を出力する。すなわち、加減算器11の一方の入力がゼロ
になる。次のクロック信号CLの立ち上がりt2で加減算器
11の出力がレジスタ12に保持されると共にデコーダ14の
出力がカウンタ15にプリセットされる。すなわち、レジ
スタ12の値は１ビットA/D変換器３の出力に従って1/Nま
たは−1/Nになる。リセット信号RSは次のクロック信号C
Lの立ち上がりまでに低レベルに落とされる。カウンタ1
5はクロック信号CLにより１つずつダウンカウントさ
れ、レジスタ12にはこのカウントダウンに同期して加減
算器11の出力が保持される。すなわち、レジスタ12には
１ビットA/D変換器３の出力に従って1/Nまたは−1/Nが
加算された値が保持され、前記（１）式の演算が実行さ
れる。時刻t3でカウンタ15のカウント値がゼロになると
ZERO信号が高レベルになり、同時にオアゲート16の出力
も高レベルになる。フリップフロップ17にはインバータ
18で反転されたクロック信号CLが入力されるので、次の
クロック信号CLの立ち下がりt4でレジスタ12の出力はレ
ジスタ19に保持される。このようにして、レジスタ19に
は前記（１）式の演算結果が保持される。次のクロック
信号の立ち上がりt5でレジスタ12には1/Nまたは−1/Nが
保持されると共にカウンタ15にはＮ−１がプリセットさ
れる。すなわち、t2の状態になる。この動作を繰り返す
ことにより、前記（１）式のフィルタ演算及び間引きが
実行される。値RATEを変える事により、間引きＮを２の
累乗で可変する事が出来る。
第３図において、（Ａ）〜（Ｅ）はそれぞれクロック信
号CL、リセット信号RS、カウンタ15のZERO信号、オアゲ
ート16の出力及びフリップフロップ17の出力の変化を表
わす。クロック信号CLが立ち上がる手前の時刻t1でリセ
ット信号RSが高レベルになるとオアゲート16の出力も高
レベルになり、マルチプレクサ13は入力端子Ａの値ゼロ
を出力する。すなわち、加減算器11の一方の入力がゼロ
になる。次のクロック信号CLの立ち上がりt2で加減算器
11の出力がレジスタ12に保持されると共にデコーダ14の
出力がカウンタ15にプリセットされる。すなわち、レジ
スタ12の値は１ビットA/D変換器３の出力に従って1/Nま
たは−1/Nになる。リセット信号RSは次のクロック信号C
Lの立ち上がりまでに低レベルに落とされる。カウンタ1
5はクロック信号CLにより１つずつダウンカウントさ
れ、レジスタ12にはこのカウントダウンに同期して加減
算器11の出力が保持される。すなわち、レジスタ12には
１ビットA/D変換器３の出力に従って1/Nまたは−1/Nが
加算された値が保持され、前記（１）式の演算が実行さ
れる。時刻t3でカウンタ15のカウント値がゼロになると
ZERO信号が高レベルになり、同時にオアゲート16の出力
も高レベルになる。フリップフロップ17にはインバータ
18で反転されたクロック信号CLが入力されるので、次の
クロック信号CLの立ち下がりt4でレジスタ12の出力はレ
ジスタ19に保持される。このようにして、レジスタ19に
は前記（１）式の演算結果が保持される。次のクロック
信号の立ち上がりt5でレジスタ12には1/Nまたは−1/Nが
保持されると共にカウンタ15にはＮ−１がプリセットさ
れる。すなわち、t2の状態になる。この動作を繰り返す
ことにより、前記（１）式のフィルタ演算及び間引きが
実行される。値RATEを変える事により、間引きＮを２の
累乗で可変する事が出来る。
なお、この実施例ではデコータ10に値RATEを入力して1/
Nに相当する値を得るようにしたが、他の構成によって
もよい。
Nに相当する値を得るようにしたが、他の構成によって
もよい。
また、カウンタ15にプリセットするＮ−１の値も、必ず
しもデコーダ14によらなくても、他の構成を用いてもよ
い。
しもデコーダ14によらなくても、他の構成を用いてもよ
い。
〈考案の効果〉 以上、実施例に基づいて具体的に説明したように、この
考案では１ビットA/D変換器の出力で1/Nに相当する値を
加算または減算し、Ｎ−１をプリセットしたカウンタを
前記加減算に同期してダウンカウントして、このカウン
タの値が所定の値になったときに演算結果を出力すると
共に加減算の結果及びカウンタの値を初期設定するよう
にした。その為、加減算器及びカウンタに入力するＮの
値を変えるだけで間引きＮを可変出来るという効果があ
る。
考案では１ビットA/D変換器の出力で1/Nに相当する値を
加算または減算し、Ｎ−１をプリセットしたカウンタを
前記加減算に同期してダウンカウントして、このカウン
タの値が所定の値になったときに演算結果を出力すると
共に加減算の結果及びカウンタの値を初期設定するよう
にした。その為、加減算器及びカウンタに入力するＮの
値を変えるだけで間引きＮを可変出来るという効果があ
る。
また、外部信号で加算と減算を選択するようにしたの
で、極簡単な回路構成でフィルタ演算を実行出来るとい
う効果もある。
で、極簡単な回路構成でフィルタ演算を実行出来るとい
う効果もある。
第１図は本考案に係るデジタルフィルタの一実施例を示
す構成図、第２図はデコーダ14の出力値を示す図、第３
図はこの実施例の動作を説明する為のタイムチャート、
第４図はΣΔAD変換器の構成を示す図である。 ３……１ビットA/D変換器、10,14……デコーダ、11……
加減算器、12,19……レジスタ、15……カウンタ。
す構成図、第２図はデコーダ14の出力値を示す図、第３
図はこの実施例の動作を説明する為のタイムチャート、
第４図はΣΔAD変換器の構成を示す図である。 ３……１ビットA/D変換器、10,14……デコーダ、11……
加減算器、12,19……レジスタ、15……カウンタ。
Claims (1)
- 【請求項１】ΣΔAD変換器に用いられるデジタルフィル
タにおいて、 ΣΔAD変換器を構成する１ビットA/D変換器の出力に基
づき加算または減算が選択され、その一方の入力端子に
1/Nに相当する値が入力され、クロック信号に同期して
この値を加算または減算する加減算器と、 この加減算器の出力を格納し、その出力を前記加減算器
の他方の入力端子に入力されるレジスタと、 前記クロック信号によってカウントされるカウンタとを
有し、 前記カウンタが所定の値になった時に前記レジスタに格
納された値を出力し、かつ前記Ｎに関連する値を前記カ
ウンタにプリセットし、さらに前記加減算器の前記他方
の入力端子に入力される値をゼロにするようにしたこと
を特徴とするデジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988162571U JPH0724811Y2 (ja) | 1988-12-15 | 1988-12-15 | デジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988162571U JPH0724811Y2 (ja) | 1988-12-15 | 1988-12-15 | デジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284425U JPH0284425U (ja) | 1990-06-29 |
| JPH0724811Y2 true JPH0724811Y2 (ja) | 1995-06-05 |
Family
ID=31446518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988162571U Expired - Lifetime JPH0724811Y2 (ja) | 1988-12-15 | 1988-12-15 | デジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724811Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10275391B2 (en) * | 2017-01-23 | 2019-04-30 | International Business Machines Corporation | Combining of several execution units to compute a single wide scalar result |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61152115A (ja) * | 1984-12-26 | 1986-07-10 | Toshiba Corp | デジタルフイルタ |
| JPH06103825B2 (ja) * | 1986-12-17 | 1994-12-14 | 横河電機株式会社 | ストレ−ジ回路 |
-
1988
- 1988-12-15 JP JP1988162571U patent/JPH0724811Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0284425U (ja) | 1990-06-29 |
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