JPH07248979A - データ処理装置の試験制御方法，及び回路 - Google Patents

Abstract

(57)【要約】 【目的】 データ処理装置の試験制御方法，及び回路に
関し、データ処理装置の被試験装置での負荷を高める。 【構成】 データ処理装置を試験する方法であって、デ
ータ処理装置内の被試験装置への入出力を司る複数個の
試験装置を備え、各試験装置で動作する複数種類の試験
プログラムを保持し、試験に先立って、各試験装置に該
試験プログラムを選択してローディングする機構と、該
被試験装置内に、該被試験装置に対する、上記複数個の
試験装置からの試験要求と、該データ処理装置内での該
試験装置に対する処理要求との優先順位をとるプライオ
リティ回路と、該データ処理装置で、該被試験装置に対
する処理要求が発生したとき、各試験装置からの試験要
求を中断する処理要求中断制御回路とを付加して、該デ
ータ処理装置内での上記被試験装置に対する処理要求が
発生していない期間、上記試験装置からの試験要求を、
上記優先順位に従って、該被試験装置に投入するように
制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置の試験
制御方法, 及び回路に係り、特に、該データ処理装置内
の、例えば、マイクロプログラムで動作する装置、例え
ば、メモリ制御装置(MCU) での負荷を高める為の試験方
法, 及び回路に関する。

【０００２】近年のデータ処理装置の多種, 多様な機能
の追加に伴い、中央処理装置(CPU), チャネルプロセッ
サ(CHP),メモリ制御装置(MCU) 等では、マイクロプログ
ラムでの動作が多くなり、データ処理装置の該マイクロ
プログラムの動作の保証の重要性が要求されている。

【０００３】この為、データ処理装置の動作の保証の
為、高負荷を狙ったシステム試験方法が提供されている
が、様々なタイミングでの試験や, 高負荷での試験が十
分に実現されていないのが現状であり、効果的な高負荷
による試験方法, 及び回路が必要となる。

【０００４】

【従来の技術】図４は、データ処理装置での従来の試験
方法を説明する図であり、図４(a) はデータ処理装置の
構成例を示し、図４(b) は、従来のメモリ制御装置(MC
U) 1 に対する負荷の掛かり具合を示した図である。図
４(a) において、1aは中央処理装置(CPU),1 は試験対象
のメモリ制御装置(MCU),2bはチャネルプロセッサ(CHP),
5はチャネル装置(CH),6は入出力装置(I/O),4 は主記憶
装置,3はサービスプロセッサ(SVP) である。

【０００５】先ず、電源投入時等において、サービスプ
ロセッサ(SVP) 3 の図示されていないファイル記憶装置
等から、中央処理装置(CPU) 1a, チャネルプロセッサ(C
HP)2bに、マイクロプログラムが初期ローディングさ
れ、該ローディングされたマイクロプログラムによっ
て、被試験装置であるメモリ制御装置(MCU) 1 がアクセ
スされるとき、上記中央処理装置(CPU) 1a, チャネルプ
ロセッサ(CHP) 2bと、被試験装置であるメモリ制御装置
(MCU) 1 との間のデータ受渡しは、予め、定められた論
理仕様の基に行われていた。

【０００６】即ち、中央処理装置(CPU) 1aが入出力命令
を発行すると、チャネルプロセッサ(CHP) 2bに、該入出
力命令が送出され、チャネルプロセッサ(CHP) 2bは、主
記憶装置 4上に配置されている、例えば、コマンドアド
レス語(CAW) を読み取り、該コマンドアドレス語(CAW)
が指示するチャネルコマンド語(CCW) を取り出し、該チ
ャネルコマンド語(CCW) が指示するデータ転送を、メモ
リ制御装置(MCU) 1 を介して主記憶装置(MM) 4と入出力
装置(I/O) 6 との間で行う。

【０００７】このときの中央処理装置(CPU) 1aからの入
出力命令の取り出し、オペランド (入出力装置機番) 取
り出し、チャネルプロセッサ(CHP) 2bでのメモリ制御装
置(MCU) 1 と入出力装置(I/O) との間のデータ転送等の
メモリアクセス動作は、前述のように、予め、定められ
ている該入出力命令の論理仕様に基づいて動作してい
た。図４(b) は、このときの動作タイムチャートを示し
たものである。

【０００８】従って、サービスプロセッサ(SVP) 3 か
ら, 中央処理装置(CPU) 1aに、被試験対象のメモリ制御
装置(MCU) 1 を試験する試験マイクロプログラムがロ
ーディングされ、該ローディングされた試験マイクロプ
ログラムにおいて、入出力命令が発行され、例えば、
純ハードウェア構成のメモリ制御装置(MCU) 1 と, マイ
クロプログラム制御のチャネルプロセッサ(CHP) 2bにロ
ーディングされているマイクロプログラムが動作すると
きにおいても、同様の動作タイミングで試験されてい
た。

【０００９】

【発明が解決しようとする課題】従って、図４(b) に示
した動作タイムチャートから明らかな如く、従来の試験
マイクロプログラムでは、中央処理装置(CPU) 1aが入
出力命令を発行してから、チャネルプロセッサ(CHP) 2b
でのデータ転送迄、メモリ制御装置(MCU) 1 は、任意の
タイミングで動作することが高頻度で行われないという
問題があった。即ち、中央処理装置(CPU) 1aからの入出
力命令の発行だけでは、被試験装置のメモリ制御装置(M
CU) 1 に空き時間｛図４(b) では、点線で示してある｝
が発生し、該メモリ制御装置(MCU) 1 に対して、上記論
理仕様により、予め、定められている一定間隔未満での
動作, 及び、高頻度のアクセス要求を発生させることが
困難であるという問題があった。

【００１０】本発明は上記従来の欠点に鑑み、中央処理
装置(CPU) からチャネルプロセッサ(CHP) でのデータ転
送迄の間に、外部に設置した試験装置で所定の試験マイ
クロプログラムを動作させることで、該被試験装置で
あるメモリ制御装置(MCU) に対するアクセスを、一定間
隔未満で発生させる動作, 及び、高頻度に発生させる動
作を提供することを目的とするものである。

【００１１】

【課題を解決するための手段】図１は、本発明の原理構
成図である。上記の問題点は下記のように構成したデー
タ処理装置の試験制御方法，及び回路によって解決され
る。

【００１２】データ処理装置内の被試験装置 1への入出
力を司る複数個の試験装置 2a,2b,〜を備え、該被試験
装置 1内に、該被試験装置 1に対する、上記複数個の試
験装置 2a,2b, 〜からの試験要求ａ，ｂ，〜と、該
データ処理装置内での該試験装置 1に対する処理要求
との優先順位をとるプライオリティ回路 10 と、該デー
タ処理装置で、該被試験装置 1に対する処理要求が発
生したとき、各試験装置 2a,2b, 〜からの試験要求
ａ，ｂ，〜を中断する処理要求中断制御回路 11 とを
付加して、該データ処理装置内での上記被試験装置 1に
対する処理要求が発生していない期間は、上記試験装
置 2a,2b, 〜からの試験要求ａ，ｂ，〜を、上記優
先順位に従って、該被試験装置 1に投入して試験を行
い、該データ処理装置内での上記被試験装置 1に対する
処理要求が発生したときは、上記試験装置 2a,2b,〜
からの試験要求ａ，ｂ，〜による試験を中断して、
上記データ処理装置内での上記被試験装置 1に対する処
理要求による処理を優先するように構成する。

【００１３】

【作用】即ち、本発明においては、データ処理装置内の
被試験装置、例えば、メモリ制御装置(MCU) 1 への入出
力を司る複数個の試験装置、例えば、他の中央処理装置
(CPUa) 2a,チャネルプロセッサ(CHP) 2b, 〜を備え、各
試験装置 2a,2b, 〜で動作する複数種類の試験プログラ
ム、例えば、試験マイクロプログラムを保持し、試験
に先立って、各試験装置 2a,2b, 〜に該試験マイクロプ
ログラムを選択してローディングする機構、例えば、
前述のサービスプロセッサ(SVP) 3 が設けられている。

【００１４】先ず、試験に先立って、該ローディング機
構 3から、保持されている複数の試験マイクロプログラ
ムの中の、該当の試験マイクロプログラムが選択され
て、試験装置である中央処理装置(CPUa) 2a,チャネルプ
ロセッサ(CHP) 2bにローディングされる。

【００１５】又、該被試験装置であるメモリ制御装置(M
CU) 1 内には、上記中央処理装置(CPUa) 2a,チャネルプ
ロセッサ(CHP) 2b, 〜からの試験要求、具体的には、メ
モリアクセス要求 (要求 CPUa 、以下省略) ａ,(要求
CHP、以下省略) ｂ，〜と、該データ処理装置内での
該試験装置 1に対する処理要求、具体的には、中央処理
装置(CPU) 1aで発行された通常のデータ処理に基づく入
出力命令によるメモリアクセス要求との優先順位をと
るプライオリティ回路 10 と、該データ処理装置で、該
被試験装置 1に対する上記メモリアクセス要求が発生
したとき、各試験装置 2a,2b, 〜からのメモリアクセス
要求ａ，ｂ，〜を中断する処理要求中断制御回路 1
1 とが備えられている。

【００１６】そして、該プライオリティ回路 10 では、
中央処理装置(CPU) 1aで発行された通常のデータ処理に
基づく入出力命令によるメモリアクセス要求を最優先
順位とし、他の中央処理装置(CPUa) 2a からの試験マイ
クロプログラムによるメモリアクセス要求ａ，チャ
ネルプロセッサ(CHP) 2bでの試験マイクロプログラム
によるメモリアクセス要求ｂ，〜の優先順位で、メモ
リアクセス要求の優先順位選択を行う。

【００１７】従って、該中央処理装置(CPU) 1aで発行さ
れた通常のデータ処理に基づく入出力命令によるメモリ
アクセス要求が無い場合には、他の中央処理装置(CPU
a) 2a からの試験マイクロプログラムによるメモリア
クセス要求ａ，チャネルプロセッサ(CHP) 2bでの試験
マイクロプログラムによるメモリアクセス要求ｂ，
〜の優先順位で、メモリ制御装置(MCU) 1 に対するメモ
リアクセス要求、例えば、メモリ間転送命令によるメモ
リアクセスとか、メモリ間データの比較命令によるメモ
リアクセスが発行され、メモリ制御装置(MCU) 1 に対し
て、高頻度でメモリアクセス要求ａ，又は、ｂを発
行し続ける。

【００１８】この試験マイクロプログラムによるメモ
リアクセス要求ａ，ｂによるメモリ制御装置(MCU)
1 に対するメモリアクセス中に、中央処理装置(CPU) 1a
で処理されている通常のデータ処理に基づく入出力命令
によるメモリアクセス要求が発生したとき、本発明の
プライオリティ回路 10 では、中央処理装置(CPU) 1aで
発行された通常のデータ処理に基づく入出力命令による
メモリアクセス要求を最優先順位とするように構成さ
れているので、他の装置からの試験マイクロプログラム
によるメモリアクセス要求ａ，ｂ，〜を閉塞し
て、該中央処理装置(CPU) 1aで発行された通常のデータ
処理に基づく入出力命令によるメモリアクセス要求を
最優先順位にして、メモリ制御装置(MCU) 1 に対するメ
モリアクセス要求を発生すると共に、本発明の処理要
求中断制御回路 11 で、該メモリアクセス要求によ
り、他の中央処理装置(CPUa) 2a,チャネルプロセッサ(C
HP) 2bでの、試験マイクロプログラムの動作を中断さ
せると共に、該マイクロプログラムアドレスを、該試験
マイクロプログラムの先頭位置に遷移させ、次の試験
の為のメモリアドレス要求ａ，又は、ｂを送出し続
ける。

【００１９】このように制御されているので、該中央処
理装置(CPU) 1aで発行された通常のデータ処理に基づく
入出力命令によるメモリアクセス要求｛これには、前
述の命令読み取り，オペランド読み取りの他、チャネル
プロセッサ(CHP) 2bでの、上記入出力命令に伴うデータ
転送により発生するメモリアクセスも含む｝が無くなる
と、即、試験マイクロプログラムからのメモリアクセ
ス要求ａ，ｂ，〜が、所定の優先順位に基づいて、
メモリ制御装置(MCU) 1 に対して発行されるように作用
し、該被試験装置であるメモリ制御装置(MCU) 1 は、通
常のデータ処理によるメモリアクセス, データ転送をし
ていない間は、常に、試験装置である他の中央処理装置
(CPUa) 2a,チャネルプロセッサ(CHP) 2bからの試験マイ
クロプログラムによるメモリアクセス要求ａ，又
は、ｂによりアクセスされることになり、高頻度で、
且つ、該通常の非同期に動作する入出力命令に伴う、メ
モリアクセスの間で、該メモリ制御装置(MCU) 1 に対し
てメモリアクセス要求ａ，ｂが発行されるので、任
意のタイミングでの、該メモリ制御装置(MCU) 1 を試験
することができる効果がある。

【００２０】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１は、本発明の原理構成図であり、図２，
図３は、本発明の一実施例を示した図であり、図２は、
プライオリティ回路 10,及び、処理要求中断制御回路 1
1 の構成例を示しており、図３は、本発明を実施した場
合の、メモリ制御装置(MCU) での動作タイムチャートを
示している。

【００２１】本発明においては、データ処理装置を試験
する方法，及び回路であって、データ処理装置内の被試
験装置 1への入出力を司る複数個の試験装置 2a,2b, 〜
と、各試験装置 2a,2b, 〜で動作する複数種類の試験プ
ログラム、例えば、試験マイクロプログラムを保持
し、試験に先立って、各試験装置 2a,2b, 〜に該試験マ
イクロプログラムを選択してローディングする機構 3
と、該被試験装置 1内に、該被試験装置 2に対する、上
記複数個の試験装置 2a,2b, 〜からの試験要求ａ，
ｂ，〜と、該データ処理装置内での該試験装置 1に対す
る処理要求との優先順位をとるプライオリティ回路 1
0 と、該データ処理装置で、該被試験装置1に対する処
理要求が発生したとき、各試験装置 2a,2b, 〜からの
試験要求ａ，ｂ，〜を中断する処理要求中断制御回
路 11 とを付加する手段が、本発明を実施するのに必要
な手段である。尚、全図を通して同じ符号は同じ対象物
を示している。

【００２２】以下、図１，図２，図３によって、本発明
のデータ処理装置の試験制御方法，及び回路の構成と動
作を説明する。先ず、図１(a) に示した、本発明による
試験制御方法, 及び回路では、マイクロプログラム制御
の中央処理装置(CPU) 1aと、チャネルプロセッサ(CHP)
2bと、その配下のチャネル装置(CH) 5と、入出力装置(I
/O) 6 と、主記憶装置(MM) 4と、これもマイクロプログ
ラム制御のサービスプロセッサ(SVP) 3 と、試験対象の
メモリ制御装置(MCU) 1 とからなるデータ処理装置に、
試験装置として、他のマイクロプログラム制御の中央処
理装置(CPUa) 2a を接続する。

【００２３】上記中央処理装置(CPU) 1aにおいて実行さ
れる試験マイクロプログラムによって実行される通常の
動作形式の、例えば、入出力命令が発行されると、前述
の図４で説明したように、該試験対象のメモリ制御装置
(MCU) 1 に対して、例えば、命令の読み出し, オペラン
ドの読み出し、該中央処理装置(CPU) 1aで発行される上
記入出力命令によって、チャネルプロセッサ(CHP) 2bが
起動されたことに伴う、主記憶装置(MM) 4と、入出力装
置(I/O) 6 との間でのメモリ制御装置(MCU) 1を介した
非同期動作のデータ転送が行われる。

【００２４】そして、本発明によるデータ処理装置の試
験制御方法, 及び回路では、試験に先立って、サービス
プロセッサ(SVP) 3 から、被試験装置であるメモリ制御
装置(MCU) 1 に対する試験装置として機能する中央処理
装置(CPU) 1a, チャネルプロセッサ(CHP) 2bと、高負荷
を実現する為に付加された試験装置である他の中央処理
装置(CPUa) 2a とに対して、所定の試験マイクロプログ
ラムがローディングされる。

【００２５】上記試験対象のメモリ制御装置(MCU) 1 に
対する、上記中央処理装置(CPU) 1a上で走行される、上
記ローディングされた試験マイクロプログラムによっ
て発行された通常の制御形態の入出力命令に伴うメモリ
アクセスに対して、更に、試験装置である中央処理装置
(CPUa) 2a,該試験装置としても機能させるチャネルプロ
セッサ(CHP) 2bにローディングされた、上記試験マイク
ロプログラムによるメモリアクセスを行って、該試験
対象のメモリ制御装置(MCU) 1 に対する、該メモリアク
セスを高頻度に、且つ、任意タイミングで発生させて、
高負荷を実現しようとするものである。

【００２６】このとき、中央処理装置(CPU) 1aで実行さ
れる試験マイクロプログラムにより入出力命令が発行
されると、命令の読み出し，オペランド読み出しに伴う
同期動作のメモリアクセスと、該通常の入出力命令によ
る入出力動作に伴う、被試験装置であるメモリ制御装置
(MCU) 1 に対する非同期なメモリアクセス動作 (即ち、
データ転送) が行われるので、該同期動作のメモリアク
セスと、非同期なデータ転送の合間を利用して、試験装
置である他の中央処理装置(CPUa) 2a,及び、上記試験装
置として動作するチャネルプロセッサ(CHP) 2bで実行さ
れる試験マイクロプログラムで発行される、例えば、
メモリ間データ移動命令 (以下、MOVE命令という),或い
は、メモリ間データの比較命令 (以下、CMP 命令とい
う) によるメモリ制御装置(MCU) 1 に対する同期動作で
あるメモリアクセスを、効果的に入力することにより、
該メモリ制御装置(MCU) 1 に対する高頻度で、任意タイ
ミングなメモリアクセスを加えることができる。

【００２７】図２は、被試験装置であるメモリ制御装置
(MCU) 1 に付加された、本発明による試験制御に必要
な、プライオリティ回路 10 と、処理要求中断制御回路
11 の回路例を示している。

【００２８】前述のように、中央処理装置(CPU) 1aで実
行される試験マイクロプログラムで実行される入出力
命令に伴う、該メモリ制御装置(MCU) 1 に対するメモリ
アクセス要求 (具体的には、命令の読み出し, オペラン
ド読み出し, データ転送に伴うメモリアクセス要求)
を、要求 CPUとし、他の中央処理装置(CPUa) 2a からの
メモリアクセス要求 (具体的には、上記 MOVE 命令,CMP
命令等によるメモリアクセス要求) を要求 CPUa とし、
チャネルプロセッサ(CHP) 2bからのメモリアクセス要求
(上記 MOVE 命令,CMP命令等によるメモリアクセス要求
でも良いし、他の命令によるメモリアクセスであっても
良い) を要求 CHPとする。

【００２９】本発明の上記プライオリティ回路 10 で
は、上記要求 CPUと、要求 CPUa と、要求 CHPとの間の
優先順位を、要求 CPU＞要求 CPUa ＞要求 CHPとするこ
とで、中央処理装置(CPU) 1aで実行される試験マイクロ
プログラムによる上記メモリアクセスを最優先とする
ことができる。

【００３０】従って、該中央処理装置(CPU) 1aで実行さ
れる試験マイクロプログラムによるメモリアクセス
(要求 CPU) の動作タイミングを変えることなく、該要
求 CPUがないとき、他の試験装置からのメモリアクセス
要求である要求 CPUa,要求 CHPを、メモリ制御装置(MC
U) 1 に入力させることができる。

【００３１】又、各試験装置での試験マイクロプログラ
ムでは、上記要求 CPU, 要求 CPUa, 要求 CHPが出てい
る間のみ、試験マイクロプログラムを発行させること
ができ、該要求 CPU, 要求 CPUa,要求 CHPが抑止される
と、該試験マイクロプログラムの発行を停止して、且
つ、該試験マイクロプログラムが格納されているメモ
リに対するアドレスを開始番地に遷移させるように構成
しておく。

【００３２】図２において、今、上記要求 CPUa のみが
出ているものとすると、該要求 CPUa は、プライオリテ
ィ回路 10 で優先順位が取られて、次の処理要求中断制
御回路 11 に入力される。

【００３３】該処理要求中断制御回路 11 では、該要求
CPUa をフリップフロップ(FF) 110に保持し、中央処理
装置(CPUa) 2a に対して、該要求 CPUa を送出すること
により、該中央処理装置(CPUa) 2a は、試験マイクロプ
ログラムを実行し、被試験装置であるメモリ制御装置
(MCU) 1 に対して、所定のメモリアクセスを行うことが
できる。そして、一連の試験マイクロプログラムの実
行が終了 (図２では、END-2aで示す) すると、上記フリ
ップフロップ(FF) 110がリセットされ、該要求CPUa が
閉塞されることになり、該中央処理装置(CPUa) 2a は、
試験マイクロプログラムを実行を停止する。

【００３４】上記の動作は、チャネルプロセッサ(CHP)
2bが試験マイクロプログラムで動作しているときで
も、同様に動作する。通常、中央処理装置(CPU) 1aで実
行される試験マイクロプログラムでは、例えば、各種
の命令を含んでいるものとすると、常に、該メモリ制御
装置(MCU) 1に対して、常時、メモリアクセスが行われ
ることはない。又、入出力命令ばかりを実行する試験マ
イクロプログラムであっても、前述の図４に示したよ
うに、命令の読み出し, オペランド読み出し, データ転
送の合間に、該メモリ制御装置(MCU) 1 に対して、空き
期間が発生しているものである。

【００３５】そこで、本発明においては、該空き期間に
対して、他の中央処理装置(CPUa) 2a,チャネルプロセッ
サ(CHP) 2bで実行される試験マイクロプログラムによ
って、前述の MOVE 命令,CMP命令によるメモリアクセス
を投入して、該メモリ制御装置(MCU) 1 に対する高頻度
のメモリアクセスを実現しようとするものである。然
し、中央処理装置(CPU) 1aで実行される試験マイクロプ
ログラムによるメモリアクセスの動作タイミングは擾
乱させないようにしないと、本発明が目的としている、
高頻度で、且つ、任意タイミングによるメモリアクセス
を実現することができなくなる。

【００３６】そこで、本発明においては、上記プライオ
リティ回路 10 において、上記中央処理装置(CPU) 1a上
で走行される試験マイクロプログラムによって発行さ
れるメモリアクセス要求である要求 CPUを最優先処理と
するように構成しておく。

【００３７】上記のように、例えば、他の中央処理装置
(CPUa) 2a において、試験マイクロプログラムが走行
して、該メモリ制御装置(MCU) 1 に対してメモリアクセ
ス要求 CPUa を発行している時、上記中央処理装置(CP
U) 1a上で走行している試験マイクロプログラムによ
り、メモリアクセスの要求 CPUが発行されると、他のメ
モリアクセス要求である要求 CPUa,要求 CHPは、上記プ
ライオリティ回路 10 において抑止されると共に、他の
中央処理装置(CPUa) 2a,チャネルプロセッサ(CHP) 2bか
らのメモリアクセスの要求 CPUa 要求 CHPを保持してい
るフリップフロップ(FF) 110, 又は、111 ｛このフリッ
プフロップ(FF) 110, 又は、111 の信号を、メモリアク
セス許可(OK)信号という｝をリセットし、該中央処理装
置(CPUa) 2a,又は、チャネルプロセッサ(CHP) 2bからの
メモリアクセスを中断して、該中央処理装置(CPU) 1aか
らのメモリアクセスの要求 CPUを最優先にした動作とな
る。

【００３８】このとき、各試験装置である中央処理装置
(CPUa) 2a,チャネルプロセッサ(CHP) 2bでは、該中断指
示により、試験マイクロプログラムに対するアドレス
を先頭番地に遷移し、次のメモリアクセス要求が許可さ
れる｛即ち、上記プライオリティ回路 10 で優先選択さ
れて、上記メモリアクセス許可(OK)信号を出力するフリ
ップフロップ(FF) 110, 又は、111 がセットされる｝の
を待機している状態になっているので、上記中央処理装
置(CPU) 1aでの、メモリアクセス要求 CPUa 要求が無く
なると、該プライオリティ回路 10 において、待機して
いた他の中央処理装置(CPUa) 2a,又は、チャネルプロセ
ッサ(CHP) 2bからのメモリアクセスの要求 CPUa,又は、
要求 CHPが、予め、定められた優先順位で選択され、該
メモリアクセス要求を保持して、該メモリアクセスを許
可するフリップフロップ(FF) 110, 又は、111 をセット
することにより、該他の試験装置からのメモリアクセス
要求 CPUa,又は、要求 CHPによるメモリアクセスが、該
メモリ制御装置(MCU) 1 に投入されることになる。しか
も、該メモリアクセス要求の投入は、中央処理装置(CP
U) 1aから発行される非同期動作のデータ転送によるメ
モリアクセスの合間に行われるので、高頻度で、且つ、
任意タイミングによるメモリアクセスが実現できる。

【００３９】図３は、そのときの該メモリ制御装置(MC
U) 1 での、メモリアクセスの動作タイムチャートを示
したものであり、中央処理装置(CPU) 1aからの命令読み
出し (Ｉで示す),オペランド読み出し（Ｏで示す),デー
タ転送（Ｄで示す）の合間の空き期間を、中央処理装置
(CPUa) 2a,チャネルプロセッサ(CHP) 2bによるメモリア
クセス(*****で示す) で占め、該メモリ制御装置(MCU)
1 に対して、高頻度で、且つ、中央処理装置(CPU) 1aに
よるメモリアクセスを擾乱することなく、任意タイミン
グでメモリアクセスが行われ、本発明による試験制御方
法, 及び、回路が効果的に行われていることが良く分か
る。

【００４０】図１(b1),(b2) に示されている流れ図は、
中央処理装置(CPU) 1a, 及び、他の試験装置である中央
処理装置(CPUa) 2a,又は、チャネルプロセッサ(CHP) 2b
での動作フローを示している。

【００４１】図１(b1)において、中央処理装置(CPU) 1a
では、通常、入出力命令が発行されない時は、通常のデ
ータ処理 (処理ステップ 100参照) が行われており、入
出力命令が発行 (処理ステップ 101参照) されると、上
記命令読み出し, オペランド読み出しによりメモリアク
セスが行われ、チャネルプロセッサ(CHP) 2bに制御が移
ると、該入出力命令が指示しているデータ転送が行わ
れ、該命令読み出し, オペランド読み出し, データ転送
に伴うメモリアクセス要求 CPUが送出されると、他の試
験装置である、中央処理装置(CPUa) 2a,チャネルプロセ
ッサ(CHP) 2bでの試験マイクロプログラムによるメモ
リアクセスを中断 (処理ステップ 102,103参照) して、
該中央処理装置(CPU) 1aでのメモリアクセスの動作タイ
ミングを擾乱させないようにする。

【００４２】図１(b2)において、他の試験装置である中
央処理装置(CPUa) 2a,又は、チャネルプロセッサ(CHP)
2bでは、自己のメモリアクセス要求 CPUa,要求 CHPが、
前述のフリップフロップ(FF) 110, 又は、111 に保持さ
れている間は、自己のメモリアクセス要求が許可されて
いるものとして、試験マイクロプログラムを実行す
る。即ち、図１で示した動作フローでは，メモリアクセ
ス要求が許可されていて、中断要求がなく、上記フリッ
プフロップ(FF) 110, 又は、111 がセットされている
間、自己の試験マイクロプログラムを実行し、該試験
マイクロプログラムの実行を終了｛図１(b1),(b2) で
は、END-2a,END-2b で示す) したとき, 或いは、プライ
オリティ回路 10 から中断要求信号が送出されて、上記
フリップフロップ(FF) 110, 又は、111 がリセットされ
ると、該試験マイクロプログラムの実行を中断して、前
述のように、マイクロプログラムアドレスを先頭番地に
設定して、次の走行許可に備えるように動作する。 (図
１の処理ステップ 200〜203 参照)尚、上記の説明で
は、各試験装置で実行される試験プログラムが試験マイ
クロプログラムである例で説明したが、マイクロプロ
グラムに限定されるものではないことは言う迄もないこ
とである。

【００４３】又、被試験装置として、メモリアクセスに
関連するメモリ制御装置(MCU) 1 に限定して説明した
が、これも、メモリ制御装置(MCU) 1 に限定されるもの
ではなく, 中央処理装置(CPU) であっても、チャネルプ
ロセッサ(CHP) であっても良いことは言う迄もないこと
である。

【００４４】又、上記の実施例においては、チャネルプ
ロセッサ(CHP) 2bは、中央処理装置(CPU) 1aが発行され
る入出力命令に伴うデータ転送動作と、サービスプロセ
ッサ(SVP) 3 からローディングされた試験マイクロプロ
グラムによる試験装置としても動作するが、この動作
の切り換え制御は、中央処理装置(CPU) 1aからの入出力
命令によるデータ転送を主動作とし、該データ転送が終
了｛例えば、入出力装置置(I/O) ６からのデバイスエン
ド(DE), チャネル装置(CH) 5からのチャネルエンド(CE)
信号の受信を契機にして、終了とする等｝すれば、該試
験マイクロプログラムによる試験動作に自律的に切り替
わるように構成することで実現できることは明らかであ
る。

【００４５】又、上記の実施例においては、中央処理装
置(CPU) 1aで実行される試験マイクロプログラムで、通
常のデータ処理を行いながら、メモリ制御装置(MCU) 1
へのメモリアクセスを実行する例で説明したが、中央処
理装置(CPU) 1aに限定されるものではなく、他の中央処
理装置(CPU) 1aの代わりに、中央処理装置(CPU) 2aで行
うようにしても良いことは言うまでもないことである。

【００４６】又、上記プライオリティ回路 10 での優先
順位も、上記の例に限定されるものでないことは言う迄
もないことである。このように、本発明による試験制御
方法, 及び回路においては、データ処理装置を試験する
方法であって、データ処理装置内の被試験装置への入出
力を司る複数個の試験装置を備え、各試験装置で動作す
る複数種類の、例えば、試験マイクロプログラムを保
持し、試験に先立って、各試験装置に該試験マイクロプ
ログラムを選択してローディングする機構と、該被試
験装置内に、該被試験装置に対する、上記複数個の試験
装置からの試験要求と、該データ処理装置内での該試験
装置に対する処理要求との優先順位をとるプライオリテ
ィ回路と、該データ処理装置で、該被試験装置に対する
処理要求が発生したとき、各試験装置からの試験要求を
中断する処理要求中断制御回路とを付加して、該データ
処理装置内での上記被試験装置に対する処理要求が発生
していない期間、上記試験装置からの試験要求を、上記
優先順位に従って、該被試験装置に投入するようにした
ところに特徴がある。

【００４７】

【発明の効果】以上、詳細に説明したように、本発明の
データ処理装置の試験制御方法，及び回路によれば、中
央処理装置(CPU) 1aで発行された通常のデータ処理に基
づく入出力命令によるメモリアクセス要求が無くなる
と、即、試験マイクロプログラムからのメモリアクセ
ス要求ａ，ｂ，〜が、所定の優先順位に基づいて、
メモリ制御装置(MCU) 1 に対して発行されるように作用
し、該被試験装置であるメモリ制御装置(MCU) 1 は、通
常のデータ処理によるメモリアクセス, データ転送をし
ていない間は、常に、試験装置である他の中央処理装置
(CPUa) 2a,チャネルプロセッサ(CHP) 2bからの試験マイ
クロプログラムによるメモリアクセス要求ａ，又
は、ｂによりアクセスされることになり、高頻度で、
且つ、該通常の非同期に動作する入出力命令に伴う、メ
モリアクセスの間で、該メモリ制御装置(MCU) 1 に対し
てメモリアクセス要求ａ，ｂが発行されるので、任
意のタイミングでの、該メモリ制御装置(MCU) 1 を試験
することができる効果を奏し、データ処理装置の高負荷
での運用において、性能向上に寄与するところが大き
い。

【図面の簡単な説明】

【図１】本発明の原理構成図

【図２】本発明の一実施例を示した図（その１）

【図３】本発明の一実施例を示した図（その２）

【図４】データ処理装置での従来の試験方法を説明する
図

【符号の説明】

1 被試験装置, メモリ制御装置(MCU) 10 プライオリティ回路 11 処理要求中
断制御回路 110,111 フリップフロップ(FF) 1a 中央処理装置(CPU) 2a 試験装置, 他の中央処理装置(CPUa) 2b チャネルプロセッサ(CHP) 3 サービスプロセッサ(SVP) 4 主記憶装置(MM) 5 チャネル装
置(CH) 6 入出力装置(I/O) 試験プログラム, 試験マイクロプログラム ａ，ｂ 試験装置からのメモリアクセス要求 中央処理装置(CPU) からのメモリアクセス要求 100 〜103,200 〜203 処理ステップ CPU,CPUa 中央処理装置(CPU,CPUa)からのメモリアク
セス要求 CHP チャネルプロセッサ(CHP) からのメモリアクセス
要求

Claims (2)

【特許請求の範囲】
1. 【請求項１】データ処理装置内の被試験装置(1) への入
   出力を司る複数個の試験装置(2a,2b, 〜) から、該被試
   験装置(1) を試験する方法であって、 上記複数個の試験装置(2a,2b, 〜) からの試験要求 (
   ａ，ｂ，〜) と、該データ処理装置内での該被試験装
   置(1) に対する処理要求 () とを、該被試験装置(1)
   内のプライオリティ回路(10)で、所定の優先順位をとっ
   て、該被試験装置(1) に入力し、 上記複数個の試験装置(2a,2b, 〜) からの試験要求 (
   ａ，ｂ，〜) に基づいて、該被試験装置(1) を試験中
   に、該データ処理装置から該被試験装置(1) に対する処
   理要求 () が発生したとき、各試験装置(2a,2b, 〜)
   からの試験要求(ａ，ｂ，〜）に基づく試験を中断
   し、 該データ処理装置内での上記被試験装置(1) に対する処
   理要求 () が発生していない期間は、上記複数個の試
   験装置(2a,2b, 〜) からの試験要求 (ａ，ｂ，〜）
   を、上記優先順位に従って、該被試験装置(1) に投入す
   るように制御することを特徴とするデータ処理装置の試
   験制御方法。
2. 【請求項２】データ処理装置内の被試験装置(1) を試験
   する回路であって、データ処理装置内の被試験装置(1)
   への入出力を司る複数個の試験装置(2a,2b, 〜) を備
   え、 該被試験装置(1) 内に、該被試験装置(1) に対する、上
   記複数個の試験装置(2a,2b, 〜) からの試験要求 (
   ａ，ｂ，〜) と、該データ処理装置内での該試験装置
   (1) に対する処理要求 () との優先順位をとるプライ
   オリティ回路(10)と、該データ処理装置で、該被試験装
   置(1) に対する処理要求 () が発生したとき、各試験
   装置(2a,2b, 〜) からの試験要求 (ａ，ｂ，〜）を
   中断する処理要求中断制御回路(11)とを付加して、 該データ処理装置内での上記被試験装置(1) に対する処
   理要求 () が発生していない期間は、上記試験装置(2
   a,2b, 〜) からの試験要求 (ａ，ｂ，〜）を、上記
   優先順位に従って、該被試験装置(1) に投入して試験を
   行い、該データ処理装置内での上記被試験装置(1) に対
   する処理要求 () が発生したときは、上記試験装置(2
   a,2b, 〜) からの試験要求 (ａ，ｂ，〜）による試
   験を中断して、上記データ処理装置内での上記被試験装
   置(1) に対する処理要求 () による処理を優先するよ
   うに構成することを特徴とするデータ処理装置の試験制
   御回路。