JPH07249742A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07249742A JPH07249742A JP4254394A JP4254394A JPH07249742A JP H07249742 A JPH07249742 A JP H07249742A JP 4254394 A JP4254394 A JP 4254394A JP 4254394 A JP4254394 A JP 4254394A JP H07249742 A JPH07249742 A JP H07249742A
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- Japan
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- mis
- diode
- capacitance value
- mis diode
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Abstract
(57)【要約】
【目的】 特定の印加電圧の範囲内において、容量値の
印加電圧依存性を低減させる。 【構成】 ＭＩＳダイオードＤ１は下部電極１４ａと、
絶縁膜１５ａ、ポリシリコンからなる上部電極１６ａと
を備え、ＭＩＳダイオードＤ２は下部電極１４ｂと絶縁
膜１５ｂと上部電極１６ｂとを有する。これら二つのＭ
ＩＳダイオードＤ１，Ｄ２は同じ構造のダイオードであ
る。ＭＩＳダイオードＤ１，Ｄ２はＮ-拡散層１２ａ，
１２ｂ、およびフィールド酸化膜１３によって電気的に
分離されている。ＭＩＳダイオードＤ１，Ｄ２の面積は
互いに異なっており、その面積比は１０：１である。
印加電圧依存性を低減させる。 【構成】 ＭＩＳダイオードＤ１は下部電極１４ａと、
絶縁膜１５ａ、ポリシリコンからなる上部電極１６ａと
を備え、ＭＩＳダイオードＤ２は下部電極１４ｂと絶縁
膜１５ｂと上部電極１６ｂとを有する。これら二つのＭ
ＩＳダイオードＤ１，Ｄ２は同じ構造のダイオードであ
る。ＭＩＳダイオードＤ１，Ｄ２はＮ-拡散層１２ａ，
１２ｂ、およびフィールド酸化膜１３によって電気的に
分離されている。ＭＩＳダイオードＤ１，Ｄ２の面積は
互いに異なっており、その面積比は１０：１である。
Description
【０００１】
【産業上の利用分野】本発明はある印加電圧の範囲内に
おいて容量値の印加電圧依存性を低減させる半導体装置
に関するものである。
おいて容量値の印加電圧依存性を低減させる半導体装置
に関するものである。
【０００２】
【従来の技術】近年、ＭＩＳダイオードを有する半導体
装置はアナログ回路を構成するために広く用いられてい
る。アナログ回路中では比精度の高いＭＩＳダイオード
が求められており、ＭＩＳダイオードの容量値の印加電
圧依存性を低減させることが望まれている。
装置はアナログ回路を構成するために広く用いられてい
る。アナログ回路中では比精度の高いＭＩＳダイオード
が求められており、ＭＩＳダイオードの容量値の印加電
圧依存性を低減させることが望まれている。
【０００３】以下図面を参照しながら、上記半導体装置
の一例について説明する。図３は従来の半導体装置の断
面構成を示すものである。図３において、１はＰ型シリ
コンからなる半導体基板、２は半導体基板１中に形成さ
れたＮ-拡散層、３は半導体基板１上に形成されたフィ
ールド酸化膜、４はＮ-拡散層２中に形成されたＮ+拡散
層からなる下部電極、５は下部電極４上に形成された酸
化膜からなる絶縁膜、６は絶縁膜５上に形成されたポリ
シリコンからなる上部電極、７は上部電極６に接続する
配線、８は下部電極４に接続する配線である。Ｎ+拡散
層からなる下部電極４と絶縁膜５とポリシリコンからな
る上部電極６よりＭＩＳダイオードが形成されている。
また、このＭＩＳダイオードはＮ-拡散層２とフィール
ド酸化膜３により他素子と電気的に分離されている。
の一例について説明する。図３は従来の半導体装置の断
面構成を示すものである。図３において、１はＰ型シリ
コンからなる半導体基板、２は半導体基板１中に形成さ
れたＮ-拡散層、３は半導体基板１上に形成されたフィ
ールド酸化膜、４はＮ-拡散層２中に形成されたＮ+拡散
層からなる下部電極、５は下部電極４上に形成された酸
化膜からなる絶縁膜、６は絶縁膜５上に形成されたポリ
シリコンからなる上部電極、７は上部電極６に接続する
配線、８は下部電極４に接続する配線である。Ｎ+拡散
層からなる下部電極４と絶縁膜５とポリシリコンからな
る上部電極６よりＭＩＳダイオードが形成されている。
また、このＭＩＳダイオードはＮ-拡散層２とフィール
ド酸化膜３により他素子と電気的に分離されている。
【０００４】以上のように構成された半導体装置につい
て、以下その動作について説明する。ＭＩＳダイオード
の両電極、すなわち下部電極４と上部電極６に直流バイ
アス電圧を印加すると電荷が蓄積される。たとえば、配
線７を通じて直流電圧Ｖｇを印加し、同時に配線８を通
じて直流電圧Ｖｓを印加すると、ＭＩＳダイオードに印
加される電圧Ｖｇ−Ｖｓと容量値Ｃの関係は図４のよう
になる。
て、以下その動作について説明する。ＭＩＳダイオード
の両電極、すなわち下部電極４と上部電極６に直流バイ
アス電圧を印加すると電荷が蓄積される。たとえば、配
線７を通じて直流電圧Ｖｇを印加し、同時に配線８を通
じて直流電圧Ｖｓを印加すると、ＭＩＳダイオードに印
加される電圧Ｖｇ−Ｖｓと容量値Ｃの関係は図４のよう
になる。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、図４からわかるように印加電圧Ｖｇ−Ｖｓ
が減少するに従い、容量値Ｃが低下している。つまり容
量値Ｃが印加電圧Ｖｇ−Ｖｓにより変化するという問題
点を有していた。特に半導体装置の実使用電圧２〜４Ｖ
程度を印加電圧範囲とすると、３Ｖを中心として±１Ｖ
印加電圧が変化した場合、容量値が０.４３％変化す
る。
の構成では、図４からわかるように印加電圧Ｖｇ−Ｖｓ
が減少するに従い、容量値Ｃが低下している。つまり容
量値Ｃが印加電圧Ｖｇ−Ｖｓにより変化するという問題
点を有していた。特に半導体装置の実使用電圧２〜４Ｖ
程度を印加電圧範囲とすると、３Ｖを中心として±１Ｖ
印加電圧が変化した場合、容量値が０.４３％変化す
る。
【０００６】本発明は上記問題点に鑑み、ある印加電圧
の範囲内において、容量値の印加電圧依存性を低減させ
た半導体装置を提供するものである。
の範囲内において、容量値の印加電圧依存性を低減させ
た半導体装置を提供するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、一対の容量値の異なるＭＩ
Ｓダイオードと前記一対のＭＩＳダイオードを逆並列に
接続する配線とを備えたものである。
めに本発明の半導体装置は、一対の容量値の異なるＭＩ
Ｓダイオードと前記一対のＭＩＳダイオードを逆並列に
接続する配線とを備えたものである。
【０００８】
【作用】本発明は上記した構成によって、ある印加電圧
範囲において容量値の大きいＭＩＳダイオードの容量値
増加を容量値の小さいＭＩＳダイオードの容量値減少で
打ち消しあうように並列接続しているため、容量値の印
加電圧依存性を低減させることができる。
範囲において容量値の大きいＭＩＳダイオードの容量値
増加を容量値の小さいＭＩＳダイオードの容量値減少で
打ち消しあうように並列接続しているため、容量値の印
加電圧依存性を低減させることができる。
【０００９】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１０】図１（ａ）は本発明の実施例における半導
体装置の断面構成を示すものである。
体装置の断面構成を示すものである。
【００１１】図１（ａ）において、１１はＰ型シリコン
からなる半導体基板、１２ａ、１２ｂは半導体基板１１
中に形成されたＮ-拡散層、１３は半導体基板１１上に
形成されたフィールド酸化膜、１４ａはＮ-拡散層１２
ａ中に形成されたＮ+拡散層からなる下部電極、１４ｂ
はＮ-拡散層１２ｂ中に形成されたＮ+拡散層からなる下
部電極、１５ａは下部電極１４ａ上に形成された酸化膜
からなる絶縁膜、１５ｂはＮ+拡散層１４ｂ上に形成さ
れた酸化膜からなる絶縁膜、１６ａは絶縁膜１５ａ上に
形成されたポリシリコンからなる上部電極、１６ｂは絶
縁膜１５ｂ上に形成されたポリシリコンからなる上部電
極、１７ａは上部電極１６ａとＮ-拡散層１２ｂを接続
する配線、１７ｂは電極１６ｂとＮ-拡散層１２ａを接
続する配線である。Ｎ+拡散層からなる下部電極１４ａ
と絶縁膜１５ａとポリシリコンからなる上部電極１６ａ
とからＭＩＳダイオードＤ１が構成され、Ｎ+拡散層か
らなる下部電極１４ｂと絶縁膜１５ｂと上部電極１６ｂ
とからＭＩＳダイオードＤ２が構成される。ＭＩＳダイ
オードＤ１は従来の技術で示したＭＩＳダイオードと同
様の構成を有するＭＩＳダイオードである。ＭＩＳダイ
オードＤ１とＭＩＳダイオードＤ２はＮ-拡散層１２
ａ、１２ｂ、フィールド酸化膜１３によりお互いのＭＩ
Ｓダイオードと、その他の素子から電気的に分離されて
いる。ＭＩＳダイオードＤ１とＭＩＳダイオードＤ２は
面積が異なっており、その面積比は１０：１である。配
線１７ａによりＭＩＳダイオードＤ１の上部電極１６ａ
とＭＩＳダイオードＤ２の下部電極１４ｂが同電位とな
る。配線１７ｂによりＭＩＳダイオードＤ２の上部電極
１６ｂとＭＩＳダイオードＤ１の下部電極１４ａが同電
位となる。
からなる半導体基板、１２ａ、１２ｂは半導体基板１１
中に形成されたＮ-拡散層、１３は半導体基板１１上に
形成されたフィールド酸化膜、１４ａはＮ-拡散層１２
ａ中に形成されたＮ+拡散層からなる下部電極、１４ｂ
はＮ-拡散層１２ｂ中に形成されたＮ+拡散層からなる下
部電極、１５ａは下部電極１４ａ上に形成された酸化膜
からなる絶縁膜、１５ｂはＮ+拡散層１４ｂ上に形成さ
れた酸化膜からなる絶縁膜、１６ａは絶縁膜１５ａ上に
形成されたポリシリコンからなる上部電極、１６ｂは絶
縁膜１５ｂ上に形成されたポリシリコンからなる上部電
極、１７ａは上部電極１６ａとＮ-拡散層１２ｂを接続
する配線、１７ｂは電極１６ｂとＮ-拡散層１２ａを接
続する配線である。Ｎ+拡散層からなる下部電極１４ａ
と絶縁膜１５ａとポリシリコンからなる上部電極１６ａ
とからＭＩＳダイオードＤ１が構成され、Ｎ+拡散層か
らなる下部電極１４ｂと絶縁膜１５ｂと上部電極１６ｂ
とからＭＩＳダイオードＤ２が構成される。ＭＩＳダイ
オードＤ１は従来の技術で示したＭＩＳダイオードと同
様の構成を有するＭＩＳダイオードである。ＭＩＳダイ
オードＤ１とＭＩＳダイオードＤ２はＮ-拡散層１２
ａ、１２ｂ、フィールド酸化膜１３によりお互いのＭＩ
Ｓダイオードと、その他の素子から電気的に分離されて
いる。ＭＩＳダイオードＤ１とＭＩＳダイオードＤ２は
面積が異なっており、その面積比は１０：１である。配
線１７ａによりＭＩＳダイオードＤ１の上部電極１６ａ
とＭＩＳダイオードＤ２の下部電極１４ｂが同電位とな
る。配線１７ｂによりＭＩＳダイオードＤ２の上部電極
１６ｂとＭＩＳダイオードＤ１の下部電極１４ａが同電
位となる。
【００１２】図１（ｂ）は図１（ａ）に示す半導体装置
の等価回路である。図１（ｂ）においてＭＩＳダイオー
ドＤ１の上部電極とＭＩＳダイオードＤ２の下部電極が
同電位、ＭＩＳダイオードＤ１の下部電極とＭＩＳダイ
オードＤ２の上部電極が同電位となるように配線１７
ａ、１７ｂが配置されている。ＭＩＳダイオードＤ１と
Ｄ２の面積比が１０：１であることからＭＩＳダイオー
ドの容量値も１０：１となる。以上のように構成された
半導体装置について、以下図１（ａ），（ｂ）および図
２（ａ）〜（ｃ）を用いてその動作を説明する。
の等価回路である。図１（ｂ）においてＭＩＳダイオー
ドＤ１の上部電極とＭＩＳダイオードＤ２の下部電極が
同電位、ＭＩＳダイオードＤ１の下部電極とＭＩＳダイ
オードＤ２の上部電極が同電位となるように配線１７
ａ、１７ｂが配置されている。ＭＩＳダイオードＤ１と
Ｄ２の面積比が１０：１であることからＭＩＳダイオー
ドの容量値も１０：１となる。以上のように構成された
半導体装置について、以下図１（ａ），（ｂ）および図
２（ａ）〜（ｃ）を用いてその動作を説明する。
【００１３】下部電極１４ａ，１４ｂを構成するＮ+拡
散層の表面近傍の不純物濃度がともに１×１０19cm-3程
度で、絶縁膜１５ａ，１５ｂを構成する酸化膜の膜厚が
１０ｎｍ、上部電極１６ａ，１６ｂを構成するポリシリ
コンの抵抗が３〜５Ωとする。その場合、ＭＩＳダイオ
ードＤ１の容量値Ｃ１のＶｇ−Ｖｓ依存性は図２（ａ）
のようになる。同様にＭＩＳダイオードＤ２の容量値Ｃ
２のＶｇ−Ｖｓ依存性は図２（ｂ）のようになる。この
特性を有するＭＩＳダイオードＤ１とＭＩＳダイオード
Ｄ２が配線１７ａ，１７ｂにより並列に接続されている
構成上、図２（ａ）の容量値の印加電圧依存性と図２
（ｂ）の容量値の印加電圧依存性を重ね合わせた図２
（ｃ）に示すような容量値ＣのＶｇ−Ｖｓ依存性が得ら
れる。たとえば印加電圧Ｖｇ−Ｖｓが３Ｖを中心として
±１Ｖ変化した場合、容量値は０.１５％変化する。こ
れは従来例に比べて明らかに容量値の変動が低減されて
いる。
散層の表面近傍の不純物濃度がともに１×１０19cm-3程
度で、絶縁膜１５ａ，１５ｂを構成する酸化膜の膜厚が
１０ｎｍ、上部電極１６ａ，１６ｂを構成するポリシリ
コンの抵抗が３〜５Ωとする。その場合、ＭＩＳダイオ
ードＤ１の容量値Ｃ１のＶｇ−Ｖｓ依存性は図２（ａ）
のようになる。同様にＭＩＳダイオードＤ２の容量値Ｃ
２のＶｇ−Ｖｓ依存性は図２（ｂ）のようになる。この
特性を有するＭＩＳダイオードＤ１とＭＩＳダイオード
Ｄ２が配線１７ａ，１７ｂにより並列に接続されている
構成上、図２（ａ）の容量値の印加電圧依存性と図２
（ｂ）の容量値の印加電圧依存性を重ね合わせた図２
（ｃ）に示すような容量値ＣのＶｇ−Ｖｓ依存性が得ら
れる。たとえば印加電圧Ｖｇ−Ｖｓが３Ｖを中心として
±１Ｖ変化した場合、容量値は０.１５％変化する。こ
れは従来例に比べて明らかに容量値の変動が低減されて
いる。
【００１４】以上のように本実施例によれば、 一対の
容量値の異なるＭＩＳダイオードと、前記一対のＭＩＳ
ダイオードを逆並列に接続する配線とを設けることによ
り、ある印加電圧範囲内においてＭＩＳダイオードの容
量値の印加電圧依存性を低減することができる。
容量値の異なるＭＩＳダイオードと、前記一対のＭＩＳ
ダイオードを逆並列に接続する配線とを設けることによ
り、ある印加電圧範囲内においてＭＩＳダイオードの容
量値の印加電圧依存性を低減することができる。
【００１５】その効果について、従来例との比較を表１
に示す。
に示す。
【００１６】
【表１】
【００１７】
【発明の効果】本発明は、一対の容量値の異なるＭＩＳ
ダイオードと、前記一対のＭＩＳダイオードを逆並列に
接続する配線とを設けることにより、ある印加電圧の範
囲において容量値の電圧依存性を低減することができ
る。
ダイオードと、前記一対のＭＩＳダイオードを逆並列に
接続する配線とを設けることにより、ある印加電圧の範
囲において容量値の電圧依存性を低減することができ
る。
【図１】（ａ）は本発明の一実施例における半導体装置
の断面図（ｂ）はその等価回路図
の断面図（ｂ）はその等価回路図
【図２】（ａ）〜（ｃ）は図１に示した実施例の容量値
の印加電圧依存性を示す図
の印加電圧依存性を示す図
【図３】従来の半導体装置の断面図
【図４】図３に示した半導体装置の容量値の印加電圧依
存性を示す図
存性を示す図
１ 半導体基板 ２ Ｎ-拡散層 ３ フィールド酸化膜 ４ 下部電極 ５ 絶縁膜 ６ 上部電極 ７ 配線 ８ 配線 １１ 半導体基板 １２ａ Ｎ-拡散層 １２ｂ Ｎ-拡散層 １３ フィールド酸化膜 １４ａ 下部電極 １４ｂ 下部電極 １５ａ 絶縁膜 １５ｂ 絶縁膜 １６ａ 上部電極 １６ｂ 上部電極 １７ａ 配線 １７ｂ 配線 Ｄ１，Ｄ２ ＭＩＳダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/861
Claims (1)
- 【請求項１】 一対の容量値の異なるＭＩＳダイオード
と、前記一対のＭＩＳダイオードを逆並列に接続する配
線とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254394A JPH07249742A (ja) | 1994-03-14 | 1994-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254394A JPH07249742A (ja) | 1994-03-14 | 1994-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249742A true JPH07249742A (ja) | 1995-09-26 |
Family
ID=12638984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254394A Pending JPH07249742A (ja) | 1994-03-14 | 1994-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249742A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177059A (ja) * | 1999-11-12 | 2001-06-29 | Motorola Inc | Ｃｍｏｓ工程におけるリニア・コンデンサ構造 |
| JP2011228522A (ja) * | 2010-04-21 | 2011-11-10 | Toshiba Corp | 不揮発性記憶装置 |
-
1994
- 1994-03-14 JP JP4254394A patent/JPH07249742A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177059A (ja) * | 1999-11-12 | 2001-06-29 | Motorola Inc | Ｃｍｏｓ工程におけるリニア・コンデンサ構造 |
| JP2011228522A (ja) * | 2010-04-21 | 2011-11-10 | Toshiba Corp | 不揮発性記憶装置 |
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