JPH0727913B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0727913B2 JPH0727913B2 JP63189444A JP18944488A JPH0727913B2 JP H0727913 B2 JPH0727913 B2 JP H0727913B2 JP 63189444 A JP63189444 A JP 63189444A JP 18944488 A JP18944488 A JP 18944488A JP H0727913 B2 JPH0727913 B2 JP H0727913B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体基板上に形成される半導体素子に関
するもので、特にバイポーラ・トランジスタの構造を有
する半導体装置に関するものである。
するもので、特にバイポーラ・トランジスタの構造を有
する半導体装置に関するものである。
（従来の技術） 第２図に従来のバイポーラ・トランジスタの構造を示
す。
す。
第２図において、半導体基板21上に、埋込コレクタ拡散
層22を形成し、この埋込コレクタ拡散層22上に、低濃度
のコレクタ拡散層23を形成し、この低濃度のコレクタ拡
散層23内に、ベース拡散層24、およびコレクタ電極を取
出すための高濃度コレクタ拡散層26を形成し、前記ベー
ス拡散層24内に、エミッタ拡散層31と、ベース電極を取
出すための高濃度ベース拡散層25を形成する。次に、全
面に層間絶縁膜27を堆積し、その後、全面に表面平坦化
用の層間絶縁膜28を堆積し、図示しない所定の配線を施
し、従来のバイポーラ・トランジスタが製造される。
層22を形成し、この埋込コレクタ拡散層22上に、低濃度
のコレクタ拡散層23を形成し、この低濃度のコレクタ拡
散層23内に、ベース拡散層24、およびコレクタ電極を取
出すための高濃度コレクタ拡散層26を形成し、前記ベー
ス拡散層24内に、エミッタ拡散層31と、ベース電極を取
出すための高濃度ベース拡散層25を形成する。次に、全
面に層間絶縁膜27を堆積し、その後、全面に表面平坦化
用の層間絶縁膜28を堆積し、図示しない所定の配線を施
し、従来のバイポーラ・トランジスタが製造される。
このような構造の従来のバイポーラ・トランジスタによ
ると、埋込コレクタ拡散層22を形成し、コレクタ拡散層
26を介してコレクタを引き出す、いわゆる縦型のバイポ
ーラ・トランジスタ構造となり、微細なバイポーラ・ト
ランジスタを形成するのが困難である。例えばこのよう
な構造のバイポーラ・トランジスタは、20μｍ×10μｍ
程度のパターンの大きさとなる。
ると、埋込コレクタ拡散層22を形成し、コレクタ拡散層
26を介してコレクタを引き出す、いわゆる縦型のバイポ
ーラ・トランジスタ構造となり、微細なバイポーラ・ト
ランジスタを形成するのが困難である。例えばこのよう
な構造のバイポーラ・トランジスタは、20μｍ×10μｍ
程度のパターンの大きさとなる。
また、埋込コレクタ拡散層22を形成後、気相成長（エピ
タキシャル）技術を用いて、エピタキシャル層32を成長
させるために、半導体装置の製作コストの点、また気相
成長によって、シリコン単結晶を成長させるために、単
結晶の限界、即ち結晶中に比較的欠陥が多いこと等によ
る歩留りの悪さの点で問題となる。
タキシャル）技術を用いて、エピタキシャル層32を成長
させるために、半導体装置の製作コストの点、また気相
成長によって、シリコン単結晶を成長させるために、単
結晶の限界、即ち結晶中に比較的欠陥が多いこと等によ
る歩留りの悪さの点で問題となる。
（発明が解決しようとする課題） この発明は、前記のような点に鑑みてなされたもので、
その目的は、埋込拡散層、およびエピタキシャル層を用
いることによる、バイポーラ・トランジスタの微細化の
困難性、品質の低下、歩留りの悪さ、並びに高製作コス
トの点を改善し、バイポーラ・トランジスタの微細化、
高品質化、高歩留り化、並びに低製作コスト化を可能と
する半導体装置を提供することにある。
その目的は、埋込拡散層、およびエピタキシャル層を用
いることによる、バイポーラ・トランジスタの微細化の
困難性、品質の低下、歩留りの悪さ、並びに高製作コス
トの点を改善し、バイポーラ・トランジスタの微細化、
高品質化、高歩留り化、並びに低製作コスト化を可能と
する半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、単一層の第
１導電型の半導体基板と、この基板内に設けられた第２
導電型の第１の拡散領域と、この第１の拡散領域からな
り、基板の表面から第１の拡散領域の所定深さのところ
まで設けられる凹部により画定された、少なくともベー
スとして機能する第２導電型の突出領域と、少なくとも
この突出領域の相対する側壁中各々に、互いに離隔され
て設けられた、コレクタ、エミッタとして機能する第１
導電型の第２の拡散領域、並びに第１導電型の第３の拡
散領域とからなるバイポーラ・トランジスタを具備する
ことを特徴としている。
１導電型の半導体基板と、この基板内に設けられた第２
導電型の第１の拡散領域と、この第１の拡散領域からな
り、基板の表面から第１の拡散領域の所定深さのところ
まで設けられる凹部により画定された、少なくともベー
スとして機能する第２導電型の突出領域と、少なくとも
この突出領域の相対する側壁中各々に、互いに離隔され
て設けられた、コレクタ、エミッタとして機能する第１
導電型の第２の拡散領域、並びに第１導電型の第３の拡
散領域とからなるバイポーラ・トランジスタを具備する
ことを特徴としている。
（作用） 上記構成を有する半導体装置であると、バイポーラ・ト
ランジスタのベース、コレクタ、エミッタのそれぞれ
が、半導体基板に設けられた第１の拡散領域を使って形
成されるようになる。このため、エピタキシャル層を用
いることがない、バイポーラ・トランジスタを得ること
ができる。エピタキシャル層を用いることがないバイポ
ーラ・トランジスタでは、その品質がエピタキシャル層
の品質に左右されなくなるために、より高い品質のもの
を得ることができる。
ランジスタのベース、コレクタ、エミッタのそれぞれ
が、半導体基板に設けられた第１の拡散領域を使って形
成されるようになる。このため、エピタキシャル層を用
いることがない、バイポーラ・トランジスタを得ること
ができる。エピタキシャル層を用いることがないバイポ
ーラ・トランジスタでは、その品質がエピタキシャル層
の品質に左右されなくなるために、より高い品質のもの
を得ることができる。
しかも、エピタキシャル層を使用しないために埋込拡散
層は無く、エピタキシャル層および埋込拡散層の製作に
要するコストを削減でき、歩留りも向上する。これらが
同時に達成されることから、製作コストを圧縮でき、極
めて安価なバイポーラ・トランジスタを得ることができ
る。
層は無く、エピタキシャル層および埋込拡散層の製作に
要するコストを削減でき、歩留りも向上する。これらが
同時に達成されることから、製作コストを圧縮でき、極
めて安価なバイポーラ・トランジスタを得ることができ
る。
さらに上記構成の半導体装置では、ベース、コレクタ、
エミッタのそれぞれが、第１の拡散領域からなる突出領
域を使って得られるので、トランジスタの微細化にも有
効である。
エミッタのそれぞれが、第１の拡散領域からなる突出領
域を使って得られるので、トランジスタの微細化にも有
効である。
よって、上記構成を有する半導体装置では、バイポーラ
・トランジスタの微細化、高品質化、高歩留り化、並び
に低製作コスト化という効果を同時に得ることができ
る。
・トランジスタの微細化、高品質化、高歩留り化、並び
に低製作コスト化という効果を同時に得ることができ
る。
（実施例） 以下、第１図（ａ）乃至第１図（ｇ）の製造工程図を参
照して、この発明の一実施例に係わる半導体装置を説明
する。
照して、この発明の一実施例に係わる半導体装置を説明
する。
第１図（ａ）において、Ｎ型シリン半導体基板１上に、
950℃の水素燃焼酸化により、図示しない厚さ1000ÅのS
iO2（二酸化けい素）膜を形成して、リソグラフィ技術
により、ベース拡散層領域以外を図示しないレジストで
覆い、Ｂ（ホウ素）原子を加速電圧100KeV、ドーズ量２
×1013cm-2の条件でイオン注入する。次に、図示しない
レジストを除去して、1100℃のN2（窒素）雰囲気中で、
120分間の熱処理をすることにより、ベース拡散層２を
形成する。そして、950℃の水素燃焼酸化で、厚さ1500
ÅのSiO2（二酸化けい素）膜３を形成して、リソグラフ
ィ技術によりベース領域をレジスト４で覆う。
950℃の水素燃焼酸化により、図示しない厚さ1000ÅのS
iO2（二酸化けい素）膜を形成して、リソグラフィ技術
により、ベース拡散層領域以外を図示しないレジストで
覆い、Ｂ（ホウ素）原子を加速電圧100KeV、ドーズ量２
×1013cm-2の条件でイオン注入する。次に、図示しない
レジストを除去して、1100℃のN2（窒素）雰囲気中で、
120分間の熱処理をすることにより、ベース拡散層２を
形成する。そして、950℃の水素燃焼酸化で、厚さ1500
ÅのSiO2（二酸化けい素）膜３を形成して、リソグラフ
ィ技術によりベース領域をレジスト４で覆う。
次に、第１図（ｂ）において、SiO2膜３をRIE（Reactiv
e Ion Etching）により除去する。この時、エッチング
は、シリコンと、選択比を持たせて行うため、SiO2膜３
のみがエッチングされる。この後、Ｎ型シリコン半導体
基板１をRIE（Reactive Ion Etching）することによ
り、Ｎ型シリコン半導体基板を凸状に突出した形状にす
る。
e Ion Etching）により除去する。この時、エッチング
は、シリコンと、選択比を持たせて行うため、SiO2膜３
のみがエッチングされる。この後、Ｎ型シリコン半導体
基板１をRIE（Reactive Ion Etching）することによ
り、Ｎ型シリコン半導体基板を凸状に突出した形状にす
る。
次に、第１図（ｃ）において、レジスト４を除去して、
950℃の水素燃焼酸化で500ÅのSiO2（二酸化けい素）膜
５を形成し、さらに、化学的気相堆積法により、SiN
（窒化シリコン）膜６を2500Å堆積する。次に、リソグ
ラフィ技術により、素子分離領域以外を図示しないレジ
ストで覆い、素子分離領域のSiN（窒化シリコン）膜６
と、SiO2（二酸化けい素）膜５をRIE（Reactive Ion Et
ching）により除去し、そして、図示しないレジストを
除去する。
950℃の水素燃焼酸化で500ÅのSiO2（二酸化けい素）膜
５を形成し、さらに、化学的気相堆積法により、SiN
（窒化シリコン）膜６を2500Å堆積する。次に、リソグ
ラフィ技術により、素子分離領域以外を図示しないレジ
ストで覆い、素子分離領域のSiN（窒化シリコン）膜６
と、SiO2（二酸化けい素）膜５をRIE（Reactive Ion Et
ching）により除去し、そして、図示しないレジストを
除去する。
次に、第１図（ｄ）において、SiN（窒化シリコン）膜
６を酸化のマスクとして、フィールド酸化膜７を1000℃
の水素燃焼酸化により、5000Å形成した後に、SiN（窒
化シリコン）膜６をCDE（Chemical Dry Etching）法に
より除去し、NH4F（フッ化アンモニウム）溶液により、
SiO2（二酸化けい素）膜５を除去する。この時、凸状に
突出した部分の上面は、SiO2（二酸化けい素）膜が厚い
ため、SiO2（二酸化けい素）膜５′が、残留する。
６を酸化のマスクとして、フィールド酸化膜７を1000℃
の水素燃焼酸化により、5000Å形成した後に、SiN（窒
化シリコン）膜６をCDE（Chemical Dry Etching）法に
より除去し、NH4F（フッ化アンモニウム）溶液により、
SiO2（二酸化けい素）膜５を除去する。この時、凸状に
突出した部分の上面は、SiO2（二酸化けい素）膜が厚い
ため、SiO2（二酸化けい素）膜５′が、残留する。
次に、第１図（ｅ）において、As（ヒ素）原子を加速電
圧70KeV、ドーズ量６×1015cm-2の条件でイオン注入
し、エミッタ、およびコレクタ拡散層８を形成する。こ
こで本来の、エミッタ、コレクタ領域は凸状部の両側面
に形成された部分であり、他の部分はコンタクトを形成
するためのものである。
圧70KeV、ドーズ量６×1015cm-2の条件でイオン注入
し、エミッタ、およびコレクタ拡散層８を形成する。こ
こで本来の、エミッタ、コレクタ領域は凸状部の両側面
に形成された部分であり、他の部分はコンタクトを形成
するためのものである。
次に、凸状に突出した部分の上面の酸化膜５′を除去
し、化学的気相堆積法、例えばCVD法を用いて、絶縁膜
９を堆積し、続いて表面平坦化用のBSG（Boro-Silicate
-Glass）、PSG（Phospho-Silicate-Glass）、BPSG（Bor
o-Phospho-Silicate-Glass）等による絶縁膜10を堆積
し、950℃の窒素雰囲気中で60分間の熱処理をすること
により、表面を平坦化する。
し、化学的気相堆積法、例えばCVD法を用いて、絶縁膜
９を堆積し、続いて表面平坦化用のBSG（Boro-Silicate
-Glass）、PSG（Phospho-Silicate-Glass）、BPSG（Bor
o-Phospho-Silicate-Glass）等による絶縁膜10を堆積
し、950℃の窒素雰囲気中で60分間の熱処理をすること
により、表面を平坦化する。
次に、周知の技術のより、Al（アルミニウム）合金によ
る配線11を行い、所定の仕様を満足した集積回路を形成
し、保護膜12としての例えばPSC（Phospho-Silicate-Gl
ass）を例えばCVD（Chemical Vapor Deposition）法に
よって形成する。
る配線11を行い、所定の仕様を満足した集積回路を形成
し、保護膜12としての例えばPSC（Phospho-Silicate-Gl
ass）を例えばCVD（Chemical Vapor Deposition）法に
よって形成する。
このような構成の半導体装置によると、半導体基板１上
のベース領域の凸状に突出した部分の側面に、拡散層８
を形成し、エミッタ、およびコレクタ拡散層とすること
により、バイポーラ・トランジスタ中の電子、および正
孔の流れを縦型から横型に変えることにより、埋込拡散
層を形成することなくバイポーラ・トランジスタが形成
されるので、半導体装置の微細化が達成できる。例え
ば、このような構造のバイポーラ・トランジスタは、５
μｍ×５μｍ程度のパターンの大きさとなり、従来の約
1/8となる。さらに、埋込拡散層を形成後、エピタキシ
ャル技術を用いたエピタキシャル層を必要としないこと
から、エピタキシャル層の品質の限界の点についても考
える必要がなくなることから、半導体装置の品質が向上
でき、また、製作コストも低減される。
のベース領域の凸状に突出した部分の側面に、拡散層８
を形成し、エミッタ、およびコレクタ拡散層とすること
により、バイポーラ・トランジスタ中の電子、および正
孔の流れを縦型から横型に変えることにより、埋込拡散
層を形成することなくバイポーラ・トランジスタが形成
されるので、半導体装置の微細化が達成できる。例え
ば、このような構造のバイポーラ・トランジスタは、５
μｍ×５μｍ程度のパターンの大きさとなり、従来の約
1/8となる。さらに、埋込拡散層を形成後、エピタキシ
ャル技術を用いたエピタキシャル層を必要としないこと
から、エピタキシャル層の品質の限界の点についても考
える必要がなくなることから、半導体装置の品質が向上
でき、また、製作コストも低減される。
［発明の効果］ 以上説明したように、この発明によれば、バイポーラ・
トランジスタの微細化、高品質化、高歩留り化、並びに
低製作コスト化を可能とする半導体装置を提供すること
ができる。
トランジスタの微細化、高品質化、高歩留り化、並びに
低製作コスト化を可能とする半導体装置を提供すること
ができる。
第１図は、この発明の実施例に係わる半導体装置の製造
方法を工程順に示す断面図で、第２図は、従来の半導体
装置の断面図である。 １……Ｎ型シリコン半導体基板、２……ベース拡散層、
３……シリコン酸化膜、４……レジスト、５……シリコ
ン酸化膜、５′……凸状に突出した部分の上部に残留し
たシリコン酸化膜、６……シリコン窒化膜、７……フィ
ールド酸化膜、８……エミッタ／コレクタ拡散層、９…
…絶縁膜、10……表面平坦化用の絶縁膜、11……アルミ
ニウム合金配線、12……保護膜、21……半導体基板、22
……埋込コレクタ拡散層、23……低濃度のコレクタ拡散
層、24……ベース拡散層、25……ベース電極を取出すた
めの高濃度ベース拡散層、26……コレクタ電極を取出す
ための高濃度のコレクタ拡散層、27……絶縁膜、28……
絶縁膜、29……フィールド絶縁膜、30……絶縁膜、31…
…エミッタ拡散層、32……エピタキシャル層。
方法を工程順に示す断面図で、第２図は、従来の半導体
装置の断面図である。 １……Ｎ型シリコン半導体基板、２……ベース拡散層、
３……シリコン酸化膜、４……レジスト、５……シリコ
ン酸化膜、５′……凸状に突出した部分の上部に残留し
たシリコン酸化膜、６……シリコン窒化膜、７……フィ
ールド酸化膜、８……エミッタ／コレクタ拡散層、９…
…絶縁膜、10……表面平坦化用の絶縁膜、11……アルミ
ニウム合金配線、12……保護膜、21……半導体基板、22
……埋込コレクタ拡散層、23……低濃度のコレクタ拡散
層、24……ベース拡散層、25……ベース電極を取出すた
めの高濃度ベース拡散層、26……コレクタ電極を取出す
ための高濃度のコレクタ拡散層、27……絶縁膜、28……
絶縁膜、29……フィールド絶縁膜、30……絶縁膜、31…
…エミッタ拡散層、32……エピタキシャル層。
Claims (2)
- 【請求項１】単一層の第１導電型の半導体基板と、 前記基板内に設けられた第２導電型の第１の拡散領域
と、 前記第１の拡散領域からなり、前記基板の表面から前記
第１の拡散領域の所定深さのところまで設けられる凹部
により画定された、少なくともベースとして機能する第
２導電型の突出領域と、 少なくとも前記突出領域の相対する側壁中各々に、互い
に離隔されて設けられた、コレクタ、エミッタとして機
能する第１導電型の第２の拡散領域、並びに第１導電型
の第３の拡散領域とからなるバイポーラトランジスタを
を具備することを特徴とする半導体装置。 - 【請求項２】前記第２の拡散領域および前記第３の拡散
領域がそれぞれ、前記凹部の底まで延在されており、こ
の延在された部分がそれぞれ、コンタクトを形成するた
めの領域となっていることを特徴とする請求項（１）に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189444A JPH0727913B2 (ja) | 1988-07-28 | 1988-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189444A JPH0727913B2 (ja) | 1988-07-28 | 1988-07-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239437A JPH0239437A (ja) | 1990-02-08 |
| JPH0727913B2 true JPH0727913B2 (ja) | 1995-03-29 |
Family
ID=16241353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63189444A Expired - Fee Related JPH0727913B2 (ja) | 1988-07-28 | 1988-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727913B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190349A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Manufacture of bipolar semiconductor device |
| JPS59175765A (ja) * | 1983-03-25 | 1984-10-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-07-28 JP JP63189444A patent/JPH0727913B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239437A (ja) | 1990-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |