JPH0727970B2 - 半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は高耐圧のリニアトランジスタと微細化した低耐
圧のリニアトランジスタと更に高速のIILを共存させた
半導体集積回路の製造方法に関する。

（ロ）従来の技術 IIL（Integrated Injection Logic）は高集積密度、低
消費電力のバイポーラ・ロジック素子であり、従来のバ
イポーラ集積回路の製造方法で製造できるので、同一チ
ップ上にIILによるデジタル回路とNPNトランジスタ等に
よるリニア回路とを共存させることが可能である。IIL
とリニアトランジスタとを共存させた場合、その集積回
路の性能を示す１つの目安として、IILの動作速度とリ
ニアトランジスタの耐圧BV_CEO（コレクタ・エミッタ間
耐圧）の２点が上げられる。IILの動作速度を上げるに
はエピタキシャル層部分の厚さを薄くする必要がある。
ところがリニア素子の耐圧BV_CEOを上げるにはエピタキ
シャル層部分の厚さを厚くするという相反する条件が必
要になる。

そこで例えば特開昭57−164558号公報に記載されている
ように、第２図に示す如き２段エピタキシャル構造が提
案されている。以下にその製造方法を簡単に説明する。

Ｐ型基板（１）上に選択的に高濃度のＮ型不純物拡散を
行い１層目埋込層（２）を形成する。その後気相成長法
により１層目エピタキシャル層（３）を形成し、IILを
形成する領域に選択的にＮ型の高不純物濃度拡散を行い
２層目の埋込層（４）を形成する。続いて全面にＮ型の
２層目エピタキシャル層（５）を気相成長法により形成
し、素子間分離を行うべく２層目エピタキシャル層
（５）表面から基板（１）にまで達するP⁺型の分離領域
（６）を形成する。その後１層目埋込層（２）のみを形
成した領域にNPNトランジスタ（７）のＰ型ベース領域
（８）とN⁺型エミッタ領域（９）及びN⁺型コレクタ導出
領域（10）を形成し、２層目埋込層（４）を形成した領
域にはIIL（11）のＰ型インジェクタ領域（12）、Ｐ型
ベース領域（13）、N⁺型コレクタ領域（14）及びN⁺型コ
ンタクト領域（15）とを形成する。この結果IIL（11）
部分のエピタキシャル層の厚さは実効的に薄く、NPNト
ランジスタ（７）部分のエピタキシャル層の厚さは厚い
という相反する条件が両立する。しかしながら１層目と
２層目のエピタキシャル層（３）（５）の厚みの和はか
なり厚く分離領域（６）の拡散時間が相当長くなるの
で、１層目埋込層（２）の不純物が１層目エピタキシャ
ル層（３）側へしみ出してNPNトランジスタ（７）の耐
圧劣化を招く。また長時間拡散を行うので分離領域
（６）の横方向拡散も大となり、占有面積の増大を招
く。

この様な欠点を改善する為、第３図に示す如き構造が考
えられる。本構造は分離領域（６）を上側分離領域（1
6）と下側分離領域（17）とで構成し、両者を連結する
ことで素子間分離を行うもので、１層目エピタキシャル
層（３）表面に下側分離領域（17）を形成するボロン
（Ｂ）をデポジットしておき、２層目エピタキシャル層
（５）表面から上側分離領域（16）を拡散すると共に、
この熱工程を利用して前記デポジットした下側分離領域
（17）を上下両方向にドライブインすることによって製
造する。ドライブインした下側拡散層（17）は１層目エ
ピタキシャル層（３）を貫通して基板（１）表面に達す
ると共に、２層目エピタキシャル層（５）側へはその表
面から拡散で形成した上側分離領域（16）と連結するこ
とによって素子間分離を完成する。この構造によれば、
素子間分離に要する拡散時間が短縮できるので、前記１
層目埋込層（２）のしみ出しが少し、耐圧劣化の度合が
少い。また、上側分離領域（16）の横方向拡散も少いの
で、素子間分離に要する占有面積も少くて済む。

（ハ）発明が解決しようとする問題点 しかしながら、上記した製造方法においても上側分離領
域（16）の熱工程を利用して下側分離領域（17）のドラ
イブインを行うので、上側分離領域（16）を２層目エピ
タキシャル層（５）の厚みの少くとも半分以上深く形成
しなければならない。そのため素子間分離に要する占有
面積を更に小さくすることができない欠点があった。ま
た、１層目エピタキシャル層（３）を極端に厚くできな
いので、NPNトランジスタ（７）の耐圧BV_CEOを確保する
には２層目エピタキシャル層（５）を極端に薄くできな
い。しかも２層目エピタキシャル層（５）をエミッタ、
ベース領域（13）をベース、コレクタ領域（14）をコレ
クタとするIILの逆方向インバータNPNトランジスタのベ
ースの不純物濃度勾配がコレクタからエミッタへと逆方
向に傾いている為、より高速のIILが得られない欠点が
あった。そして更に、出力段以外の小信号用回路素子に
はそれ程の高耐圧が要求されないので、第２図及び第３
図のNPNトランジスタ（７）を使用すると過剰品質にな
り、チップサイズを無駄に大きくしてしまう欠点があっ
た。

（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、１層目エピタキ
シャル層（23）表面のIIL形成予定領域と低耐圧リニア
トランジスタ形成予定領域に２層目埋込層（24）を形成
するアンチモン（Sb）をデポジットし、素子間分離を行
う領域には下側分離領域（25）を形成するボロン（Ｂ）
をイオン注入する工程と、全面に２層目エピタキシャル
層（27）を積層する工程と、２層目エピタキシャル層
（27）表面にIIL（41）のベース領域（28）を形成する
ボロン（Ｂ）をイオン注入する工程と、基板（21）全体
に熱処理を加えて下側分離領域（25）を上下方向にドラ
イブインすると共に、IIL（41）のベース領域（28）を
所定深さにドライブインする工程と、２層目エピタキシ
ャル層（27）表面から上側分離領域（30）を形成して素
子間分離を完成させる工程と、２層目エピタキシャル層
（27）表面からＰ型不純物とＮ型不純物を順次拡散して
１層目の埋込層（22）のみを設けた領域に高耐圧リニア
トランジスタ（40）を、２層目埋込層（24）を設けた領
域には低耐圧リニアトランジスタ（42）とIIL（41）を
形成する工程を具備することを特徴とする。

（ホ）作用 本発明によれば、あらかじめ基板（21）全体に熱処理を
加えて下側分離領域（25）を上下方向に再拡散させるの
で、素子間分離を完成させるのに残るのは２層目エピタ
キシャル層（27）表面の極く僅かである。そのため、上
側分離領域（30）を浅くして横方向拡散を抑え、素子間
分離に要する占有面積を小さくできる。また、IIL（4
1）のベース領域（28）を低不純物濃度に設定し、上記
熱工程を利用して２層目埋込層（24）に近接するように
深く形成したので、より高速のIILが得られる。さら
に、２層目埋込層（24）を設けることによってコレクタ
導出領域（29）を省けるので、高耐圧のNPNトランジス
タ（40）と同時に微細化した低耐圧リニアトランジスタ
（42）をも共存させることができる。

（ヘ）実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。

先ず第１図Ａに示す如く、不純物濃度が10¹⁴〜10¹⁵cm^-3
程度のＰ型シリコン基板（21）の表面に熱酸化膜を形成
した後、熱酸化膜をパターニングして１層目埋込層（2
2）の予定領域を開口し、この熱酸化膜パターンをマス
クとしてアンチモン（Sb）又はヒ素（As）等のＮ型不純
物を選択的にドーブすることによってN⁺型の１層目埋込
層（22）をデポジットする。

次に第１図Ｂに示す如く、上記工程で１層目埋込層（2
2）を形成するのに使用した熱酸化膜等を全て除去して
基板（21）表面を露出させ、その上に周知の気相成長法
によって厚さ７乃至９μｍ、比抵抗ρ＝１〜５Ω・cm程
のＮ型の１層目エピタキシャル層（23）を積層して形成
する。その後１層目エピタキシャル層（23）表面に再度
熱酸化膜パターンを形成し、低耐圧リニアトランジスタ
とIIL形成予定領域にアンチモン（Sb）又はヒ素（As）
等のＮ型不純物をドープしてN⁺型の２層目埋込層（24）
をデポジットし、さらに採来素子間分離となるべき領域
に下側分離領域（25）を形成するボロン（Ｂ）を加速電
圧80〜100KeV、ドーズ量10¹³〜10¹⁴cm^-2程でイオン注入
する。２層目埋込層（24）を形成するＮ型不純物と下側
分離領域（25）を形成するＰ型不純物の形成順序は逆に
なってもかまわない。尚、（26）は高耐圧リニアトラン
ジスタのコレクタ直列抵抗を減じる目的で設けたコレク
タ低抵抗埋込領域である。

続いて第１図Ｃに示す如く、１層目エピタキシャル層
（23）の全面に周知の気相成長法によって厚さ７乃至９
μｍ、比抵抗ρ＝１〜５Ω・cmのＮ型の２層目エピタキ
シャル層（27）を積層して形成する。その後２層目エピ
タキシャル層（27）表面のIIL形成予定領域にIILのベー
ス領域（28）を形成するボロン（Ｂ）を加速電圧40〜60
KeV、ドーズ量10¹²〜10¹³cm^-2程度でイオン注入する。
さらに高耐圧リニアトランジスタ形成予定領域のコレク
タ低抵抗埋込領域（26）に対応する領域にN⁺型のコレク
タ低抵抗領域（29）を形成するリン（Ｐ）をイオン注入
する。これらの順序も逆になってかまわない。

そして第１図Ｄに示す如く、基板（21）全体に約1200
℃、２〜３時間の熱処理を加え、デポジットしておいた
下側分離領域（25）を１層目エピタキシャル層（23）表
面から上下両方向にドライブインする。ドライブインし
た下側分離領域（25）は１層目エピタキシャル層（23）
を貫通して基板（21）表面に達し、上方向へは１層目エ
ピタキシャル層（23）表面から４乃至６μｍと２層目エ
ピタキシャル層（27）の厚みの半分又は半分以上深く形
成する。この様に形成しておけば、素子間分離を完成さ
せるのに必要な部分は２層目エピタキシャル層（27）表
面の極く僅かな部分が残るだけである。本工程の熱処理
でIILのベース領域（28）と高耐圧リニアトランジスタ
のコレクタ低抵抗領域（29）は２層目エピタキシャル層
（27）表面から夫々３乃至４μｍと４乃至５μｍの深さ
に形成し、１層目及び２層目埋込層（22）（24）はデポ
ジットした表面から夫々５乃至７μｍ及び３乃至５μｍ
程上方向へ再拡散される。その結果、低耐圧リニアトラ
ンジスタ形成予定領域の埋込層は１層目と２層目が連結
して１つの大きな埋込層を形成する。

次に第１図Ｅに示す如く、２層目エピタキシャル層（2
7）表面の下側分離領域（25）に対応する領域にP⁺の上
側分離領域（30）を形成し、下側分離領域（25）と連結
することによって素子間分離を完成させる。素子間分離
の大部分は下側分離領域（25）が占めるので、上側分離
領域（30）の拡散深さは２層目エピタキシャル層（27）
表面から３乃至４μｍと従来より浅くできる。その為、
上側分離領域（30）の横方向拡散が少いので、素子間分
離に要する２層目エピタキシャル層（27）表面の占有面
積を小さくできる。

続いて第１図Ｆに示す如く、２層目エピタキシャル層
（27）表面にマスクとなる熱酸化膜パターンを形成し、
ボロン（Ｂ）を選択的に２乃至３μｍの深さに拡散して
IILのＰ型インジェクタ領域（31）と低耐圧及び高耐圧
リニアトランジスタのＰ型ベース領域（32）（33）を形
成する。さらに再度熱酸化膜パターンを形成してリン
（Ｐ）等のＮ型不純物を１乃至２μｍの深さに選択拡散
し、IILのN⁺型コレクタ領域（34）とN⁺型コンタクト領
域（35）、低耐圧及び高耐圧リニアトランジスタのN⁺型
エミッタ領域（36）（37）とN⁺コレクタコンタクト領域
（38）を形成する。その後表面酸化膜を開孔してコンタ
クトホールを設け、周知の蒸着又はスパッタ法で金属配
線層を形成、パターニングすることによって各領域上に
電極配線（39）を配設する。こうして１層目埋込層（2
2）のみを設けた領域にリニア素子としてのNPN型高耐圧
リニアトランジスタ（40）を、２層目埋込層（24）を設
けた領域にはロジック素子としてのIIL（41）とリニア
素子としてのNPN型低耐圧リニアトランジスタ（42）を
形成する。

斯上した如く形成した本発明の半導体集積回路は、２段
階エピタキシャル構造を採用したので、高耐圧のリニア
トランジスタ（40）と高速のIIL（31）とを同一チップ
上に組み込めると共に、２層目埋込層（24）を設けるこ
とによって微細化した低耐圧リニアトランジスタ（42）
をも共存させることができる。低耐圧リニアトランジス
タ（42）は、２層目埋込層（24）によって小さい飽和電
圧V_CE(sat)が得られるので必ずしもコレクタ低抵抗領域
（29）を設ける必要が無く、浅いコレクタコンタクト領
域（38）でも済むのでその分高耐圧リニアトランジスタ
（40）より微細化できる。また、低耐圧リニアトランジ
スタ（42）のベース領域（32）がIILのベース領域（2
8）より浅いので小信号用としては十分な耐圧BV_CEOが得
られる。

さらに本発明の製造方法によれば、あらかじめ基板（2
1）全体に熱処理を加えて下側分離領域（25）のドライ
ブインを行うので、上側分離領域（30）の拡散深さを２
層目エピタキシャル層（27）の厚みの半分若しくは半分
以下に形成でき、その為２層目エピタキシャル層（27）
表面における素子間分離の占有面積を縮小できる。ま
た、上側分離領域目（30）では無く下側分離領域（25）
の熱工程を利用してベース領域（28）のドライブインを
行うので、低不純物濃度に設定するが由に深く形成する
ことが困難なベース領域（28）を十分深くドライブイン
することができる。そして更に、下側拡散領域（25）の
熱処理時間は２層目エピタキシャル層（27）表面におけ
る素子間分離の占有面積に制限されないので、従来より
１層目エピタキシャル層（23）を厚く且つ２層目エピタ
キシャル層（27）を薄くすることもでき、従来より高耐
圧のリニアトランジスタ（40）と従来より高速のIIL（4
1）との組み合せが可能である。

尚、下側分離領域（25）の横方向拡散は１層目エピタキ
シャル層（23）表面において最大であり、下側分離領域
（25）頂上の先端部においては最も小さくなると同時
に、２層目エピタキシャル層（27）表面から形成した拡
散領域の底部も横方向拡散が最も小さいので、両者は十
分離間し、下側分離領域（25）が２層目エピタキシャル
層（27）表面における素子間分離の占有面積を上側分離
領域（30）の開口面積より拡大することが無い。

（ト）発明の効果 以上説明した如く、本発明によれば従来より高耐圧のリ
ニアトランジスタ（40）と従来より高速のIIL（41）と
を組み合せられると共に、微細化した低耐圧リニアトラ
ンジスタ（42）をも共存できる利点を有する。また、素
子間分離に要する占有面積を縮小できるので、チップサ
イズを小型化できる利点をも有する。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｆは夫々本発明を説明する為の断面
図、第２図及び第３図は従来例を説明する為の断面図で
ある。 （21）は半導体基板、（22）は１層目埋込層、（24）は
２層目埋込層、（25）は下側分離領域、（28）IILのベ
ース領域、（30）は上側分離領域、（40）は高耐圧リニ
アトランジスタ、（41）はIIL、（42）は低耐圧リニア
トランジスタである。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8222 27/082 9169−4Ｍ Ｈ０１Ｌ 21/76 Ｊ

Claims (1)

【特許請求の範囲】
1. 【請求項１】一導電型半導体基板表面に１層目の埋込層
   を形成する逆導電型の不純物をデポジットする工程と、 前記基板全面に逆導電型の１層目のエピタキシャル層を
   形成する工程と、 前記１層目エピタキシャル層表面のIIL形成予定部と低
   耐圧リニアトランジスタ形成予定部に２層目の埋込層を
   形成する逆導電型の不純物をデポジットし、素子間分離
   を行う部分には下側分離領域を形成する一導電型の不純
   物をドープする工程と、 前記１層目エピタキシャル層全面に逆導電型の２層目の
   エピタキシャル層を形成する工程と、 前記２層目エピタキシャル層表面に前記IILのベース領
   域を形成する一導電型の不純物をイオン注入する工程
   と、 前記基板全体を加熱して前記下側分離領域を前記１層目
   エピタキシャル層表面から上下方向に前記基板に達する
   までドライブインすると共に、前記IILのベース領域を
   所定深さまでドライブインする工程と、 前記２層目エピタキシャル層の前記下側分離領域に対応
   する領域に一導電型の上側分離領域を形成し、下側分離
   領域と連結して素子間分離を形成する工程と、 前記２層目エピタキシャル層表面に一導電型の不純物を
   選択的に拡散してIILのインジェクタ領域と低耐圧及び
   高耐圧リニアトランジスタのベース領域を形成する工程
   と、 前記２層目エピタキシャル層表面に逆導電型の不純物を
   選択的に拡散してIILのコレクタ領域と低耐圧及び高耐
   圧リニアトランジスタのエミッタ領域を形成する工程と
   を具備することを特徴とする半導体集積回路の製造方
   法。