JPH0577301B2 - - Google Patents
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- JPH0577301B2 JPH0577301B2 JP61220700A JP22070086A JPH0577301B2 JP H0577301 B2 JPH0577301 B2 JP H0577301B2 JP 61220700 A JP61220700 A JP 61220700A JP 22070086 A JP22070086 A JP 22070086A JP H0577301 B2 JPH0577301 B2 JP H0577301B2
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- Japan
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- forming
- conductivity type
- diffusion layer
- impurity
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はIIL（Integrated Injection Logic）と
通常のバイポーラNPNトラジスタとを組み込ん
だ半導体集積回路の製造方法の改良に関する。 (ロ) 従来の技術 従来の半導体集積回路の製造方法を第２図Ａ乃
至第２図Ｅを用いて説明する。 先ず第２図Ａに示す如く、半導体基板１として
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２を形成し、埋込層２を囲む基板１表面には
ボロン(B)をデポジツトして上下分離領域３の下拡
散層４を形成する。 次に第２図Ｂに示す如く、基板１全面に周知の
気相成長法によりＮ型のエピタキシヤル層５を所
定厚さに積層する。この時埋込層２および下拡散
層４は上下方向に若干拡散される。 次に第２図Ｃに示す如く、エピタキシヤル層１
表面に選択的にボロンをイオン注入し、IILのベ
ース領域６を付着する。このイオン注入はドーズ
量1013〜1014cm-2、加速電圧80〜100KeVで行う。 次に第２図Ｄに示す如く、エピタキシヤル層５
表面から上下分離領域３の上拡散層７を約1200
℃、３〜４時間で選択拡散し、同時に埋込層２と
下拡散層４及びIILのベース領域６をドライブイ
ンする。本工程で上拡散層７は下拡散層４と連結
し、エピタキシヤル層５を接合分離して第１、第
２の島領域８，９を形成する。IILのベース領域
６は濃度差により上拡散層より浅く形成される。
具体的にはエピタキシヤル層５の厚みが13μｍで
あれば、上拡散層７は約9μｍ、下拡散層４は約
7μｍの深さに形成され、ベース領域６は約4μｍ
の深さに形成される。ここで上下分離領域３の上
拡散層７と下拡散層４とでは、上拡散層７の方が
供給される不純物が多い状態、即ちボロン(B)を多
量に含む拡散源膜を付着したままの状態で拡散す
る等の理由により、どうしても上拡散層７の方が
下拡散層４より深く形成されてしまう。 次に第２図Ｅに示す如く、エピタキシヤル層５
表面よりボロン(B)を選択的に拡散し、第１の島領
域８にはNPNトランジスタのベース領域１０を、
第２の島領域９にはIILのインジエクタ領域１１
とベースコンタクト領域１２を夫々形成し、続い
てリン(P)を選択拡散して第１の島領域８には
NPNトランジスタのエミツタ領域１３とコレク
タコンタクト領域１４を、第２の島領域９にはコ
レクタ領域１５を夫々形成する。そして最後に酸
化膜１６を開孔したコンタクトホールを介して電
極１７を配設して製造工程を終了する。 この様に形成した装置では、NPNトランジス
タの耐圧をある程度に保ちつつ、IILでは活性ベ
ースを低濃度で深く形成したベース領域６で形成
するので高い逆βが得られ、高速性を保てる。 尚斯る構造は、例えば特願昭60−206971号に記
載されている。 (ハ) 発明が解決しようとする問題点 しかしながら、第２の島領域９に形成したIIL
においては、ベース領域６と埋込層２とを近ずけ
て高い逆βを得るためにベース領域６をかなり深
く拡散しなければならない。そして従来の製造方
法では上下分離領域３の拡散工程によつてベース
領域６をドライブインするので、前記した制約に
伴つて上拡散層７を長時間拡散しなければなら
ず、その横方向拡散によつて表面占有面積が大で
ある欠点があつた。 また、第１の島領域８に形成したNPNトラン
ジスタにおいては、コレクタの取出し抵抗が大き
くVCE（sat）が大である欠点があつた。 (ニ) 問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、上下分
離領域２３の上拡散層２４をエピタキシヤル層２
５の厚みの半分以上はい上げて拡散し、同時にコ
レクタ低抵抗領域３４とIILのベース領域２６を
十分に深くドライブインした後、上下分離領域２
３の上拡散層２７を形成することにより、集積度
を大幅に向上した、バイポーラNPNトランジス
タIILと共存させた半導体集積回路の製造方法を
提供するものである。 (ホ) 作用 本発明によれば、あらかじめ下拡散層４と同時
にコレクタ低抵抗領域３４とベース領域６とを十
分に深く拡散した後、上拡散層７を形成するの
で、上拡散層７はベース領域６とは無関係に浅く
でき、その横方向拡散を抑制できる。よつてIIL
の特性を劣化させずに集積度を大幅に向上でき
る。 (ヘ) 実施例 以下、本発明の一実施例を第１図Ａ乃至第１図
Ｆを用いて説明する。 先ず第１図Ａに示す如く、半導体基板２１とし
てＰ型のシリコン基板を用い、基板２１上に選択
的にアンチモン（Sb）をデポジツトして複数個
の埋込層２２を形成し、埋込層２２を囲む基板２
１表面にはボロン(B)をデポジツトして上下分離領
域２３の下拡散層２４を形成する。 次に第１図Ｂに示す如く、基板２１全面に周知
の気相成長法によりＮ型のエピタキシヤル層２５
を約7μｍ厚に積層する。この時埋込層２２およ
び下拡散層２４は上下方向に若干拡散される。 次に第１図Ｃに示す如く、エピタキシヤル層２
５表面の所定の領域にコレクタ低抵抗領域３４を
形成するリン(P)をデポジツトし、さらにエピタキ
シヤル層２５表面に選択的にボロンをイオン注入
し、IILのベース領域２６を付着する。このイオ
ン注入はドーズ量1013〜1014cm-2、加速電圧80〜
100KeVで行う。 次に第１図Ｄに示す如く、基板１全体に約1200
℃、２時間の熱処理を加えることにより上下分離
領域２３の下拡散層２４をエピタキシヤル層２５
の厚みの半分以上はい上げて拡散し、同時にコレ
クタ低抵抗領域３４とIILのベース領域２６をド
ライブインする。具体的には、下拡散層２４は基
板２１表面より約5μｍはい上げ、ベース領域２
６は約3μｍ、コレクタ低抵抗領域３４は4μｍド
ライブインする。この工程によりコレクタ低抵抗
領域３４は埋込層２２に略到達するか又は完全に
到達させることができる。 次に第１図Ｅに示す如く、エピタキシヤル層２
５表面より上下分離領域２３の上拡散層２７を選
択拡散し、下拡散層２４と連結して第１、第２の
島領域２８，２９を形成する。 本工程は本発明の特徴とする工程で、あらかじ
め下拡散層２４をエピタキシヤル層２５の厚みの
半分以上はい上げて拡散し、同時にコレクタ抵抗
領域３４とIILのベース領域２６をドライブイン
した後に上拡散層２７を形成しているので、上拡
散層２７はベース領域２６に制限されずに約3μ
ｍと浅くでき、拡散時間を約１時間と短くでき
る。このため上拡散層２７の横方向拡散を約3μ
ｍに抑えることができ、それらの表面占有面積を
大幅に縮小できる。具体的には、拡散窓の幅が
4μｍであれば上拡散層２７の幅は約10μｍに形成
される。尚下拡散層２４は上拡散層２７より深く
拡散した分だけ幅広になり、幅は約14μｍに形成
される。 次に第１図Ｆに示す如く、エピタキシヤル層２
５表面よりボロン(B)を選択的に拡散し、第１の島
領域２８にはNPNトラジスタのベース領域３０
を、第２の島領域２９にはIILのインジエクタ領
域３１とベースコンタクト領域３２を約2μｍの
深さに夫々形成し、続いてリン(P)を選択拡散して
第１の島領域２８にはNPNトランジスタのエミ
ツタ領域３３を、第２の島領域２９にはコレクタ
領域３５を夫々約1.5μｍの深さに形成する。そし
て最後に酸化膜３６を開孔したコンタクトホール
上に電極３７を配設して製造工程を終了する。 この様にして形成した半導体集積回路では、上
拡散層２７を大幅に浅くできるので、その横方向
拡散を抑え、表面占有面積を大幅に縮小できる。
この時下拡散層２４を上拡散層２７より幅広に形
成するものの、下拡散層２４の周端部は横方向拡
散によつて湾曲し、基板２１表面から上方向に向
つて徐々に幅狭になるので基板２１表面で約14μ
ｍの幅があつても下拡散層２４最上部では拡散窓
の線幅である約4μｍになる。また、エピタキシ
ヤル層２５表面より拡散形成した各領域の周端部
も横方向拡散によつて湾曲するので、下拡散層２
４の最上部とエピタキシヤル層２５表面より拡散
形成した各領域の底部とは互いに十分離間し、耐
圧の面からみても幅広に形成した下拡散層２４は
エピタキシヤル層２５表面における集積度の向上
を何ら妨げることがない。 さらに第２の島領域２９に形成したIILでは、
イオン注入により形成する低濃度のベース領域２
６を下拡散層２４と同時にドライブインするので
十分に深く形成できる。従つて、ベース幅が広く
ても十分に低濃度であることと、エピタキシヤル
層２５を薄くできるのでベース領域２６底部から
埋込層２２までの距離が短くできることから、fT
が高く更に高速のIILが得られる。 そうして第１の島領域２８に形成したNPNト
ランジスタでは、コレクタ低抵抗領域３４を上下
分離領域２３の下拡散層２４と同一工程で形成す
るので、コレクタ低抵抗領域２４を上拡散層２７
より十分に深く、最適な条件を選べば埋込層２２
に完全に達するように形成でき、極めて良好な
VCE（sat）が得られる。 (ト) 発明の効果 以上説明した如く本発明によれば、あらかじめ
下拡散層２４をエピタキシヤル層２５の厚みの半
分以上はい上げて拡散した後、上拡散層２７を形
成するので、上拡散層２７を浅くでき、その横方
向拡散を抑えて集積度を大幅に向上できるという
利点を有する。 さらに本発明によれば、コレクタ低抵抗領域３
４とベース領域２６は下拡散層２４と同時にドラ
イブインするのでエピタキシヤル層２５を薄くし
ても十分に深く形成でき、更に高速化したIILと
VCE（sat）の低いNPNトランジスタとを一体化共
存できるという利点をも有する。 また本発明によれば、上拡散層２７の拡散時間
が短いので熱拡散によるエピタキシヤル層２５表
面の結晶欠陥が少く、さらに下拡散層２４を上拡
散層２７より幅広に形成するので、多少のマスク
ずれがあつても完全な接合分離が得られるという
利点をも有する。
通常のバイポーラNPNトラジスタとを組み込ん
だ半導体集積回路の製造方法の改良に関する。 (ロ) 従来の技術 従来の半導体集積回路の製造方法を第２図Ａ乃
至第２図Ｅを用いて説明する。 先ず第２図Ａに示す如く、半導体基板１として
Ｐ型のシリコン基板を用い、基板１上に選択的に
アンチモン（Sb）をデポジツトして複数個の埋
込層２を形成し、埋込層２を囲む基板１表面には
ボロン(B)をデポジツトして上下分離領域３の下拡
散層４を形成する。 次に第２図Ｂに示す如く、基板１全面に周知の
気相成長法によりＮ型のエピタキシヤル層５を所
定厚さに積層する。この時埋込層２および下拡散
層４は上下方向に若干拡散される。 次に第２図Ｃに示す如く、エピタキシヤル層１
表面に選択的にボロンをイオン注入し、IILのベ
ース領域６を付着する。このイオン注入はドーズ
量1013〜1014cm-2、加速電圧80〜100KeVで行う。 次に第２図Ｄに示す如く、エピタキシヤル層５
表面から上下分離領域３の上拡散層７を約1200
℃、３〜４時間で選択拡散し、同時に埋込層２と
下拡散層４及びIILのベース領域６をドライブイ
ンする。本工程で上拡散層７は下拡散層４と連結
し、エピタキシヤル層５を接合分離して第１、第
２の島領域８，９を形成する。IILのベース領域
６は濃度差により上拡散層より浅く形成される。
具体的にはエピタキシヤル層５の厚みが13μｍで
あれば、上拡散層７は約9μｍ、下拡散層４は約
7μｍの深さに形成され、ベース領域６は約4μｍ
の深さに形成される。ここで上下分離領域３の上
拡散層７と下拡散層４とでは、上拡散層７の方が
供給される不純物が多い状態、即ちボロン(B)を多
量に含む拡散源膜を付着したままの状態で拡散す
る等の理由により、どうしても上拡散層７の方が
下拡散層４より深く形成されてしまう。 次に第２図Ｅに示す如く、エピタキシヤル層５
表面よりボロン(B)を選択的に拡散し、第１の島領
域８にはNPNトランジスタのベース領域１０を、
第２の島領域９にはIILのインジエクタ領域１１
とベースコンタクト領域１２を夫々形成し、続い
てリン(P)を選択拡散して第１の島領域８には
NPNトランジスタのエミツタ領域１３とコレク
タコンタクト領域１４を、第２の島領域９にはコ
レクタ領域１５を夫々形成する。そして最後に酸
化膜１６を開孔したコンタクトホールを介して電
極１７を配設して製造工程を終了する。 この様に形成した装置では、NPNトランジス
タの耐圧をある程度に保ちつつ、IILでは活性ベ
ースを低濃度で深く形成したベース領域６で形成
するので高い逆βが得られ、高速性を保てる。 尚斯る構造は、例えば特願昭60−206971号に記
載されている。 (ハ) 発明が解決しようとする問題点 しかしながら、第２の島領域９に形成したIIL
においては、ベース領域６と埋込層２とを近ずけ
て高い逆βを得るためにベース領域６をかなり深
く拡散しなければならない。そして従来の製造方
法では上下分離領域３の拡散工程によつてベース
領域６をドライブインするので、前記した制約に
伴つて上拡散層７を長時間拡散しなければなら
ず、その横方向拡散によつて表面占有面積が大で
ある欠点があつた。 また、第１の島領域８に形成したNPNトラン
ジスタにおいては、コレクタの取出し抵抗が大き
くVCE（sat）が大である欠点があつた。 (ニ) 問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、上下分
離領域２３の上拡散層２４をエピタキシヤル層２
５の厚みの半分以上はい上げて拡散し、同時にコ
レクタ低抵抗領域３４とIILのベース領域２６を
十分に深くドライブインした後、上下分離領域２
３の上拡散層２７を形成することにより、集積度
を大幅に向上した、バイポーラNPNトランジス
タIILと共存させた半導体集積回路の製造方法を
提供するものである。 (ホ) 作用 本発明によれば、あらかじめ下拡散層４と同時
にコレクタ低抵抗領域３４とベース領域６とを十
分に深く拡散した後、上拡散層７を形成するの
で、上拡散層７はベース領域６とは無関係に浅く
でき、その横方向拡散を抑制できる。よつてIIL
の特性を劣化させずに集積度を大幅に向上でき
る。 (ヘ) 実施例 以下、本発明の一実施例を第１図Ａ乃至第１図
Ｆを用いて説明する。 先ず第１図Ａに示す如く、半導体基板２１とし
てＰ型のシリコン基板を用い、基板２１上に選択
的にアンチモン（Sb）をデポジツトして複数個
の埋込層２２を形成し、埋込層２２を囲む基板２
１表面にはボロン(B)をデポジツトして上下分離領
域２３の下拡散層２４を形成する。 次に第１図Ｂに示す如く、基板２１全面に周知
の気相成長法によりＮ型のエピタキシヤル層２５
を約7μｍ厚に積層する。この時埋込層２２およ
び下拡散層２４は上下方向に若干拡散される。 次に第１図Ｃに示す如く、エピタキシヤル層２
５表面の所定の領域にコレクタ低抵抗領域３４を
形成するリン(P)をデポジツトし、さらにエピタキ
シヤル層２５表面に選択的にボロンをイオン注入
し、IILのベース領域２６を付着する。このイオ
ン注入はドーズ量1013〜1014cm-2、加速電圧80〜
100KeVで行う。 次に第１図Ｄに示す如く、基板１全体に約1200
℃、２時間の熱処理を加えることにより上下分離
領域２３の下拡散層２４をエピタキシヤル層２５
の厚みの半分以上はい上げて拡散し、同時にコレ
クタ低抵抗領域３４とIILのベース領域２６をド
ライブインする。具体的には、下拡散層２４は基
板２１表面より約5μｍはい上げ、ベース領域２
６は約3μｍ、コレクタ低抵抗領域３４は4μｍド
ライブインする。この工程によりコレクタ低抵抗
領域３４は埋込層２２に略到達するか又は完全に
到達させることができる。 次に第１図Ｅに示す如く、エピタキシヤル層２
５表面より上下分離領域２３の上拡散層２７を選
択拡散し、下拡散層２４と連結して第１、第２の
島領域２８，２９を形成する。 本工程は本発明の特徴とする工程で、あらかじ
め下拡散層２４をエピタキシヤル層２５の厚みの
半分以上はい上げて拡散し、同時にコレクタ抵抗
領域３４とIILのベース領域２６をドライブイン
した後に上拡散層２７を形成しているので、上拡
散層２７はベース領域２６に制限されずに約3μ
ｍと浅くでき、拡散時間を約１時間と短くでき
る。このため上拡散層２７の横方向拡散を約3μ
ｍに抑えることができ、それらの表面占有面積を
大幅に縮小できる。具体的には、拡散窓の幅が
4μｍであれば上拡散層２７の幅は約10μｍに形成
される。尚下拡散層２４は上拡散層２７より深く
拡散した分だけ幅広になり、幅は約14μｍに形成
される。 次に第１図Ｆに示す如く、エピタキシヤル層２
５表面よりボロン(B)を選択的に拡散し、第１の島
領域２８にはNPNトラジスタのベース領域３０
を、第２の島領域２９にはIILのインジエクタ領
域３１とベースコンタクト領域３２を約2μｍの
深さに夫々形成し、続いてリン(P)を選択拡散して
第１の島領域２８にはNPNトランジスタのエミ
ツタ領域３３を、第２の島領域２９にはコレクタ
領域３５を夫々約1.5μｍの深さに形成する。そし
て最後に酸化膜３６を開孔したコンタクトホール
上に電極３７を配設して製造工程を終了する。 この様にして形成した半導体集積回路では、上
拡散層２７を大幅に浅くできるので、その横方向
拡散を抑え、表面占有面積を大幅に縮小できる。
この時下拡散層２４を上拡散層２７より幅広に形
成するものの、下拡散層２４の周端部は横方向拡
散によつて湾曲し、基板２１表面から上方向に向
つて徐々に幅狭になるので基板２１表面で約14μ
ｍの幅があつても下拡散層２４最上部では拡散窓
の線幅である約4μｍになる。また、エピタキシ
ヤル層２５表面より拡散形成した各領域の周端部
も横方向拡散によつて湾曲するので、下拡散層２
４の最上部とエピタキシヤル層２５表面より拡散
形成した各領域の底部とは互いに十分離間し、耐
圧の面からみても幅広に形成した下拡散層２４は
エピタキシヤル層２５表面における集積度の向上
を何ら妨げることがない。 さらに第２の島領域２９に形成したIILでは、
イオン注入により形成する低濃度のベース領域２
６を下拡散層２４と同時にドライブインするので
十分に深く形成できる。従つて、ベース幅が広く
ても十分に低濃度であることと、エピタキシヤル
層２５を薄くできるのでベース領域２６底部から
埋込層２２までの距離が短くできることから、fT
が高く更に高速のIILが得られる。 そうして第１の島領域２８に形成したNPNト
ランジスタでは、コレクタ低抵抗領域３４を上下
分離領域２３の下拡散層２４と同一工程で形成す
るので、コレクタ低抵抗領域２４を上拡散層２７
より十分に深く、最適な条件を選べば埋込層２２
に完全に達するように形成でき、極めて良好な
VCE（sat）が得られる。 (ト) 発明の効果 以上説明した如く本発明によれば、あらかじめ
下拡散層２４をエピタキシヤル層２５の厚みの半
分以上はい上げて拡散した後、上拡散層２７を形
成するので、上拡散層２７を浅くでき、その横方
向拡散を抑えて集積度を大幅に向上できるという
利点を有する。 さらに本発明によれば、コレクタ低抵抗領域３
４とベース領域２６は下拡散層２４と同時にドラ
イブインするのでエピタキシヤル層２５を薄くし
ても十分に深く形成でき、更に高速化したIILと
VCE（sat）の低いNPNトランジスタとを一体化共
存できるという利点をも有する。 また本発明によれば、上拡散層２７の拡散時間
が短いので熱拡散によるエピタキシヤル層２５表
面の結晶欠陥が少く、さらに下拡散層２４を上拡
散層２７より幅広に形成するので、多少のマスク
ずれがあつても完全な接合分離が得られるという
利点をも有する。
第１図Ａ乃至第１図Ｆは本発明による製造方法
を説明するための断面図、第２図Ａ乃至第２図Ｅ
は従来の製造方法を説明するための断面図であ
る。 ２１は半導体基板、２２は埋込層、２４は上下
分離領域２３の下拡散層、２５はエピタキシヤル
層、２６はIILのベース領域、２７は上下分離領
域２３の上拡散層、３４はコレクタ低抵抗領域で
ある。
を説明するための断面図、第２図Ａ乃至第２図Ｅ
は従来の製造方法を説明するための断面図であ
る。 ２１は半導体基板、２２は埋込層、２４は上下
分離領域２３の下拡散層、２５はエピタキシヤル
層、２６はIILのベース領域、２７は上下分離領
域２３の上拡散層、３４はコレクタ低抵抗領域で
ある。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基板表面に複数個の埋込層を
形成する逆導電型の不純物を付着し、該埋込層を
囲んで上下分離領域の下拡散層を形成する一導電
型の不純物を付着する工程、 前記基板全面にエピタキシヤル成長法により逆
導電型のエピタキシヤル層を形成し、該エピタキ
シヤル成長工程の間中、前記一導電型の不純物を
上方向に再拡散させる工程、 前記エピタキシヤル層表面にNPNトランジス
タのベース領域より低不純物濃度のIILのベース
領域を形成するための一導電型の不純物をイオン
注入し、他の前記エピタキシヤル層表面の一部に
はNPNトランジスタのコレクタ低抵抗領域を形
成するための逆導電型の不純物をデポジツトする
工程、 前記基板全体を加熱処理して、前記下拡散層を
形成する一導電型の不純物を前記エピタキシヤル
層の厚みの半分より上となるような位置に達する
まで、同時に前記IILのベース領域を形成する不
純物を前記下拡散層の頂部より下となるような位
置まで引き伸ばし拡散を行い、同時に前記コレク
タ低抵抗領域の引き伸ばし拡散を行う工程、 前記エピタキシヤル層表面より前記上下分離領
域の上拡散層を形成し、NPNトランジスタのベ
ースより深くなるような位置で前記上下分離領域
を連結して第１と第２の島領域を形成する工程、 前記エピタキシヤル層表面より一導電型の不純
物を選択拡散し、前記第１の島領域にはNPNト
ランジスタのベース領域を、前記IILのベース領
域が作り込まれた第２の島領域にはIILのインジ
エクタ領域とベースコンタクト領域を形成する工
程、 前記エピタキシヤル層表面より逆導電型の不純
物を選択拡散し、前記第１の島領域にはNPNト
ランジスタのエミツタ領域を、前記第２の島領域
にはIILのコレクタ領域を形成する工程とを具備
することを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220700A JPS6376360A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220700A JPS6376360A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376360A JPS6376360A (ja) | 1988-04-06 |
| JPH0577301B2 true JPH0577301B2 (ja) | 1993-10-26 |
Family
ID=16755120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61220700A Granted JPS6376360A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376360A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS59979B2 (ja) * | 1976-12-29 | 1984-01-10 | 富士通株式会社 | 半導体集積回路 |
-
1986
- 1986-09-18 JP JP61220700A patent/JPS6376360A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6376360A (ja) | 1988-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |