JPS6327050A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6327050A JPS6327050A JP61170618A JP17061886A JPS6327050A JP S6327050 A JPS6327050 A JP S6327050A JP 61170618 A JP61170618 A JP 61170618A JP 17061886 A JP17061886 A JP 17061886A JP S6327050 A JPS6327050 A JP S6327050A
- Authority
- JP
- Japan
- Prior art keywords
- region
- buried
- conductivity type
- base
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路に関し、特に高速の工ＩＬと高
耐圧のＮＰＮ トランジスタとを共存させた半導体集積
回路に関する。
耐圧のＮＰＮ トランジスタとを共存させた半導体集積
回路に関する。
（ロ）従来の技術
従来のＩＩＬとＮＰＮ）ランジスタとを共存させた半導
体集積回路は例えば第３図に示す如く、Ｐ型半導体基板
（１）上に積着して形成したＮ型のエピタキシャル層（
２）と、基板り１）表面に形成した複数個の埋込層（３
ａ）（３ｂ）と、埋込層（３ａ）（３ｂ）を夫々取囲む
ようにエピタキシャル層（２）を貫通したＰ＋型の分離
領域（４）と、分離領域（４）により島状に分離された
第１、第２の島領域（５ａ）（５ｂ）と、第１の島領域
（５ａ）表面に形成したＰ型のＩＩＬのベース領域（６
）及びインジェクタ領域（７）と、ＩＩＬのベース領域
（６）表面に形成したＮ“型のコレクタ領域（８）と、
Ｎ＋型のエミッタコンタクト領域（９）と、第２の島領
域（５ｂ）表面に形成したＰ型のベース領域（１０）と
、ベース領域（１０）表面に形成したＮゝ型のエミッタ
領域（１１）と、Ｎ＋型のコレクタコンタクト領域（１
２）と、エピタキシャル層（２）を被覆する酸化膜（１
３）と、酸化膜（１３）を開孔したフンタクトホールを
介して各領域とオーミックコンタクトする電極（１４）
とで構成されている。尚、断る構造の半導体集積回路は
例えば特願昭６０−２０６９７１号公報に記載されてい
る。
体集積回路は例えば第３図に示す如く、Ｐ型半導体基板
（１）上に積着して形成したＮ型のエピタキシャル層（
２）と、基板り１）表面に形成した複数個の埋込層（３
ａ）（３ｂ）と、埋込層（３ａ）（３ｂ）を夫々取囲む
ようにエピタキシャル層（２）を貫通したＰ＋型の分離
領域（４）と、分離領域（４）により島状に分離された
第１、第２の島領域（５ａ）（５ｂ）と、第１の島領域
（５ａ）表面に形成したＰ型のＩＩＬのベース領域（６
）及びインジェクタ領域（７）と、ＩＩＬのベース領域
（６）表面に形成したＮ“型のコレクタ領域（８）と、
Ｎ＋型のエミッタコンタクト領域（９）と、第２の島領
域（５ｂ）表面に形成したＰ型のベース領域（１０）と
、ベース領域（１０）表面に形成したＮゝ型のエミッタ
領域（１１）と、Ｎ＋型のコレクタコンタクト領域（１
２）と、エピタキシャル層（２）を被覆する酸化膜（１
３）と、酸化膜（１３）を開孔したフンタクトホールを
介して各領域とオーミックコンタクトする電極（１４）
とで構成されている。尚、断る構造の半導体集積回路は
例えば特願昭６０−２０６９７１号公報に記載されてい
る。
（ハ）発明が解決しようとする問題点
しかしながら、第２の島領域（５ｂ）に形成したＮＰＮ
）ランジスタではベース領域（１０）底部から埋込、１
（３ｂ）までの距離を広げて高耐圧を得るためにエピタ
キシャル層（２）を厚ぐした方が望ましく、反対に第１
の島領域（５ａ）に形成したＩＩＬではベース領域（６
）底部から埋込層（３ａ）までを近接させて逆方向縦型
ＮＰＮ）−ランジスタの逆βを高くするためにエピタキ
シャル層（２）を薄くシた方が望ましいという相反する
要求がある。そのため、高速性を活かしたＩＩＬと高耐
圧のＮＰＮ トランジスタとを共存させることが難しい
欠点があった。
）ランジスタではベース領域（１０）底部から埋込、１
（３ｂ）までの距離を広げて高耐圧を得るためにエピタ
キシャル層（２）を厚ぐした方が望ましく、反対に第１
の島領域（５ａ）に形成したＩＩＬではベース領域（６
）底部から埋込層（３ａ）までを近接させて逆方向縦型
ＮＰＮ）−ランジスタの逆βを高くするためにエピタキ
シャル層（２）を薄くシた方が望ましいという相反する
要求がある。そのため、高速性を活かしたＩＩＬと高耐
圧のＮＰＮ トランジスタとを共存させることが難しい
欠点があった。
（ニ）問題点を解決するための手段
本発明°は斯上した欠点に鑑みてなされ、２段階に積層
して形成した第１、第２のエピタキシャル層（２２）（
２３）と、第１のエピタキシャル層（２２）表面に埋込
んだＮ′″型の第２の埋込層（２７）及びこれに重畳し
て形成したＰ＋型の埋込ベース領域（ｚ８）と、第２の
エピタキシャル層（２３）表面に形成したＮ”Ｗ（７）
コレクタ領域（２９）と、コレクタ領域（２９）を取囲
むように第２のエピタキシャル層（２３）表面から埋込
ベース領域（２８）まで達するＰ型のベース導出領域（
３０）と、他の島領域（２６ｂ）表面に形成したＰ型の
ベース領域（３３）、Ｎ＋型のエミッタ領域（３４）及
びコレクタコンタクト領域（３５）とを具備することに
より、従来の欠点を大幅に改善した半導体集積回路を提
供するものである。
して形成した第１、第２のエピタキシャル層（２２）（
２３）と、第１のエピタキシャル層（２２）表面に埋込
んだＮ′″型の第２の埋込層（２７）及びこれに重畳し
て形成したＰ＋型の埋込ベース領域（ｚ８）と、第２の
エピタキシャル層（２３）表面に形成したＮ”Ｗ（７）
コレクタ領域（２９）と、コレクタ領域（２９）を取囲
むように第２のエピタキシャル層（２３）表面から埋込
ベース領域（２８）まで達するＰ型のベース導出領域（
３０）と、他の島領域（２６ｂ）表面に形成したＰ型の
ベース領域（３３）、Ｎ＋型のエミッタ領域（３４）及
びコレクタコンタクト領域（３５）とを具備することに
より、従来の欠点を大幅に改善した半導体集積回路を提
供するものである。
（ネ）作用
本発明によれば、ＮＰＮトランジスタ部においては第１
と第２のエピタキシャル層（２２）＜２３）の厚みの和
の厚きが実質的なエピタキシャル層の厚みとなるので容
易に高耐圧が得られ、ＩＩＬ部においては第２のエピタ
キシャル層（２３）の厚きが実質的なエピタキシャル層
の厚みとなるので容易に高速性が得られる。従って本発
明によれば高耐圧のＮＰＮトランジスタと高速の埋込ベ
ース型のＩＩＬとを容易に共存きせることができる。
と第２のエピタキシャル層（２２）＜２３）の厚みの和
の厚きが実質的なエピタキシャル層の厚みとなるので容
易に高耐圧が得られ、ＩＩＬ部においては第２のエピタ
キシャル層（２３）の厚きが実質的なエピタキシャル層
の厚みとなるので容易に高速性が得られる。従って本発
明によれば高耐圧のＮＰＮトランジスタと高速の埋込ベ
ース型のＩＩＬとを容易に共存きせることができる。
（へ）実施例
以下、本発明を図面を参照しながら詳細に説明する。
第１図は本発明による半導体集積回路の断面図を示し、
Ｐ型半導体基板（２１）上に順次Ｖｔ層して形成したＮ
型の第１、第２のエピタキシャル層（２２）（２３）と
、基板（２１）表面に形成した複数個の逆導電型の第１
の埋込ＪＷ（２４ｇ）（２４ｂ）と、この第１の埋込Ｊ
ｅｔ （２４ａ）（２４ｂ）を夫々取囲むように第２の
エピタキシャル層（２３）表面から第１のエピタキシャ
ル層（２２）を貫通して基板（２１）まで到達するＰ′
″型の分離領域（翻）と、分離領域（翻）により島状に
接合分離された第１、第２の島領域（２６ａ）（２６ｂ
）と、第１の島領域（２６ａ）の第１と第２のエピタキ
シャル層（２２）と（２３）の間に埋込まれたＮ＋型の
第２の埋込層（２７）と、第２の埋込層（２７）に重畳
して第１のエピタキシャルＭ （２２）表面から第２の
エピタキシャル層（２３）側へ上方向に形成したＰ９型
の埋込ベース領域（２８）と、第１の島領域（２６ａ）
表面に形成した複数個のＮ＋型のコレクタ領域（２９）
と、とのコレクタ領域（２９）を取囲むように第２のエ
ピタキシャル層（２３）表面から埋込ベース領域（２８
）まで達するＰ型のベース導出領域（３０）と、第１の
島領域（２６ａ）表面に形成したＰ型のインジェクタ領
域（３１）及びＮゝ型のエミッタコンタクト領域（３２
）と、第２の島領域（２６ｂ）表面に形成したＰ型のベ
ース領域（３３）と、ベース領域（３３〉表面に形成し
たＮ１型のエミッタ領域（３４）と、第２の島領域（２
６ｂ）表面に形成したＮ＋型のコレクタフンタクト領域
（３５）と、第２のエピタキシャル層（２３）表面を被
覆する酸化膜（３６）と、酸化膜（３６）に開孔したコ
ンタクトホールを介して各領域とオーミンクコンタクト
する電極（３７）とで構成されている。
Ｐ型半導体基板（２１）上に順次Ｖｔ層して形成したＮ
型の第１、第２のエピタキシャル層（２２）（２３）と
、基板（２１）表面に形成した複数個の逆導電型の第１
の埋込ＪＷ（２４ｇ）（２４ｂ）と、この第１の埋込Ｊ
ｅｔ （２４ａ）（２４ｂ）を夫々取囲むように第２の
エピタキシャル層（２３）表面から第１のエピタキシャ
ル層（２２）を貫通して基板（２１）まで到達するＰ′
″型の分離領域（翻）と、分離領域（翻）により島状に
接合分離された第１、第２の島領域（２６ａ）（２６ｂ
）と、第１の島領域（２６ａ）の第１と第２のエピタキ
シャル層（２２）と（２３）の間に埋込まれたＮ＋型の
第２の埋込層（２７）と、第２の埋込層（２７）に重畳
して第１のエピタキシャルＭ （２２）表面から第２の
エピタキシャル層（２３）側へ上方向に形成したＰ９型
の埋込ベース領域（２８）と、第１の島領域（２６ａ）
表面に形成した複数個のＮ＋型のコレクタ領域（２９）
と、とのコレクタ領域（２９）を取囲むように第２のエ
ピタキシャル層（２３）表面から埋込ベース領域（２８
）まで達するＰ型のベース導出領域（３０）と、第１の
島領域（２６ａ）表面に形成したＰ型のインジェクタ領
域（３１）及びＮゝ型のエミッタコンタクト領域（３２
）と、第２の島領域（２６ｂ）表面に形成したＰ型のベ
ース領域（３３）と、ベース領域（３３〉表面に形成し
たＮ１型のエミッタ領域（３４）と、第２の島領域（２
６ｂ）表面に形成したＮ＋型のコレクタフンタクト領域
（３５）と、第２のエピタキシャル層（２３）表面を被
覆する酸化膜（３６）と、酸化膜（３６）に開孔したコ
ンタクトホールを介して各領域とオーミンクコンタクト
する電極（３７）とで構成されている。
以下、その製造方法の一例を第２図Ａ乃至Ｅを用いて説
明する。
明する。
°先ず第２図Ａに示す如く、Ｐ型半導体基板（２１）表
面の所定の領域に第１の埋込層（２４ａ）（２４ｂ）を
形成するアンチモン（Ｓｂ）をデポジットしておく。
面の所定の領域に第１の埋込層（２４ａ）（２４ｂ）を
形成するアンチモン（Ｓｂ）をデポジットしておく。
次に第２図Ｂに示す如く、基板（２１〉全面に周知の気
相成長法によりＮ型の第２のエピタキシャル層（２２）
を積層して形成し、分離領域（翻）を形成する第１拡散
層（３８）をドライブインしてから第２の埋込層（２７
）を形成するアンチモン（Ｓｂ）と埋込ベース領域（２
８）を形成するボロン（Ｂ）をデポジットする。
相成長法によりＮ型の第２のエピタキシャル層（２２）
を積層して形成し、分離領域（翻）を形成する第１拡散
層（３８）をドライブインしてから第２の埋込層（２７
）を形成するアンチモン（Ｓｂ）と埋込ベース領域（２
８）を形成するボロン（Ｂ）をデポジットする。
続いて第２図Ｃに示す如く、第１のエピタキシャル層（
２２）全面に第２のエピタキシヤルＭ（２３＞を積層し
て形成する。第１のエピタキシャル層く２２）の厚みは
ＮＰＮトランジスタの耐圧を決定する厚みであるのに対
し、第２のエピタキシャル層（２２）の厚みはＩＩＬの
高速性を決定する厚みに形成きれる。
２２）全面に第２のエピタキシヤルＭ（２３＞を積層し
て形成する。第１のエピタキシャル層く２２）の厚みは
ＮＰＮトランジスタの耐圧を決定する厚みであるのに対
し、第２のエピタキシャル層（２２）の厚みはＩＩＬの
高速性を決定する厚みに形成きれる。
そして第２図りに示す如く、第２のエピタキシャル層（
２３）表面よりＰ型のＮＰＮ トランジスタのベース領
域（３３）、Ｉ Ｉ Ｌのインジェクタ領域（３１）及
びベース導出領域（３０）、分離領域（２５）の第２拡
散層（３９）を同時に選択拡散し、この工程で第１のエ
ピタキシャル層（２２）表面から上方向へドライブイン
きれた埋込ベース領域（２８）とベース導出領域（３０
）とを連結許せ且つ先の工程でドライブインした第１拡
散層（３８）及び第２拡散層（３９）を連結させて分離
領域（翻）を形成する。
２３）表面よりＰ型のＮＰＮ トランジスタのベース領
域（３３）、Ｉ Ｉ Ｌのインジェクタ領域（３１）及
びベース導出領域（３０）、分離領域（２５）の第２拡
散層（３９）を同時に選択拡散し、この工程で第１のエ
ピタキシャル層（２２）表面から上方向へドライブイン
きれた埋込ベース領域（２８）とベース導出領域（３０
）とを連結許せ且つ先の工程でドライブインした第１拡
散層（３８）及び第２拡散層（３９）を連結させて分離
領域（翻）を形成する。
きらに第２図Ｅに示す如く、第２のエピタキシャル層（
２３）表面よりＮ０型のＮＰＮ）ランジスタのエミッタ
領域（３４）及びコレクタコンタクト領域（３５）とＩ
ＩＬのコレクタ領域（２９）及びエミッタコンタクト領
域（３２）を同時に選択拡散し、最後に各領域上に電極
（３７）を配設して終了する。
２３）表面よりＮ０型のＮＰＮ）ランジスタのエミッタ
領域（３４）及びコレクタコンタクト領域（３５）とＩ
ＩＬのコレクタ領域（２９）及びエミッタコンタクト領
域（３２）を同時に選択拡散し、最後に各領域上に電極
（３７）を配設して終了する。
このようにして第２の島領域（２６ｂ）に形成したＮＰ
Ｎ トランジスタでは、第１のエピタキシャル層（２２
）の厚みによってベース領域（３３）底部から第２の埋
込層（２４ｂ）までの距離を任意に設定できるので、容
易に高耐圧とすることができる。
Ｎ トランジスタでは、第１のエピタキシャル層（２２
）の厚みによってベース領域（３３）底部から第２の埋
込層（２４ｂ）までの距離を任意に設定できるので、容
易に高耐圧とすることができる。
一方、第１の島領域（２６ａ）に形成したＩＩＬでは第
１のエピタキシャル層（２２）表面に第２の埋込層（２
７）を設けたので、ＩＩＬにとっての実質的なエピタキ
シャル層の厚みを第２のエピタキシャル層（２３）のみ
で決定でき、°それを薄く設定することによって高速性
を活かすことができる。しかも工ＩＬの逆方向縦型ＮＰ
Ｎトランジスタのベースを第１のエピタキシャル層（２
２）表面から上方向へ拡散形成した埋込ベース領域（２
８）で形成したため、エミッタからコレクタへと濃度勾
配が生じ、それによって生じる電界がベースに注入きれ
た少数キャリアを加速する方向に働くので高い逆βが得
られ、ざらにコレクタがベース導出領域（３０〉によっ
て区画きれた第２のエピタキシャル層（２３）で形成す
るため、有効コレクタ面積を大きくでき、より高い逆β
が得られる。
１のエピタキシャル層（２２）表面に第２の埋込層（２
７）を設けたので、ＩＩＬにとっての実質的なエピタキ
シャル層の厚みを第２のエピタキシャル層（２３）のみ
で決定でき、°それを薄く設定することによって高速性
を活かすことができる。しかも工ＩＬの逆方向縦型ＮＰ
Ｎトランジスタのベースを第１のエピタキシャル層（２
２）表面から上方向へ拡散形成した埋込ベース領域（２
８）で形成したため、エミッタからコレクタへと濃度勾
配が生じ、それによって生じる電界がベースに注入きれ
た少数キャリアを加速する方向に働くので高い逆βが得
られ、ざらにコレクタがベース導出領域（３０〉によっ
て区画きれた第２のエピタキシャル層（２３）で形成す
るため、有効コレクタ面積を大きくでき、より高い逆β
が得られる。
そして斯る構造によれば、第２のエピタキシャル層〈２
３）の厚みをＩＩＬの高速性を活かせるように薄く設定
したため、拡散深さが２〜３μｍと比較的浅いＮＰＮ
トランジスタのベース領域（３３）と分離領域（翻）の
第２拡散［（３９）とを同一工程で形成でき、それによ
って工程の簡素化と微細化が図れる。
３）の厚みをＩＩＬの高速性を活かせるように薄く設定
したため、拡散深さが２〜３μｍと比較的浅いＮＰＮ
トランジスタのベース領域（３３）と分離領域（翻）の
第２拡散［（３９）とを同一工程で形成でき、それによ
って工程の簡素化と微細化が図れる。
（ト）発明の詳細
な説明した如く、本発明によれば高耐圧のリニアＮＰＮ
トランジスタと高速の埋込ベース型のＩＩＬとを容易
に共存させることができる利点を有する。しかも第２の
エピタキシャル層（２３）の厚きをＩＩＬの高速性を活
かせるように薄く設定したので、ＮＰＮトランジスタの
ベース領域（３３）と分離領域（翻）の第２拡散ｆｆ
（３８）、ＩＩＬのインジェクタ領域（３１）及びベー
ス導出領域（３ｏ）とを同一工程で形成でき、それによ
って工程の簡素化と微細化が図れる。
トランジスタと高速の埋込ベース型のＩＩＬとを容易
に共存させることができる利点を有する。しかも第２の
エピタキシャル層（２３）の厚きをＩＩＬの高速性を活
かせるように薄く設定したので、ＮＰＮトランジスタの
ベース領域（３３）と分離領域（翻）の第２拡散ｆｆ
（３８）、ＩＩＬのインジェクタ領域（３１）及びベー
ス導出領域（３ｏ）とを同一工程で形成でき、それによ
って工程の簡素化と微細化が図れる。
第１図は本発明による半導体集積回路を示す断面図、第
２図Ａ乃至Ｅは夫々本発明による半導体集積回路の製造
方法を説明するための工程断面図、第３図は従来の半導
体集積回路を示す断面図である。 （２１）は半導体基板、 （２２）（２３）は夫々第１
、第２のエピタキシャル層、（２７）は第２の埋込層、
（２８）は埋込ベース領域、（３０）はベース導出領域
、（３１）はインジェクタ領域、 （３３）はベース領
域、 （３９）は分離領域（翻）の第２拡散層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 味 雛 ヘ ヘ雛
雛
２図Ａ乃至Ｅは夫々本発明による半導体集積回路の製造
方法を説明するための工程断面図、第３図は従来の半導
体集積回路を示す断面図である。 （２１）は半導体基板、 （２２）（２３）は夫々第１
、第２のエピタキシャル層、（２７）は第２の埋込層、
（２８）は埋込ベース領域、（３０）はベース導出領域
、（３１）はインジェクタ領域、 （３３）はベース領
域、 （３９）は分離領域（翻）の第２拡散層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 味 雛 ヘ ヘ雛
雛
Claims (1)
- （１）一導電型半導体基板と、該基板表面に２重に積層
した第１、第２のエピタキシャル層と、前記基板表面に
複数個形成した逆導電型の第１の埋込層と、該第１の埋
込層を夫々囲むように前記第２のエピタキシャル層表面
から前記第１のエピタキシャル層を貫通し前記基板まで
到達するように形成した一導電型の分離領域と、該分離
領域により島状に分離された第１、第２の島領域と、該
第１の島領域の前記第１と第２のエピタキシャル層の間
に埋込まれた第２の埋込層と、該第２の埋込層に重畳し
て形成した一導電型の埋込ベース領域と、前記第１の島
領域表面に形成した逆導電型のコレクタ領域と、該コレ
クタ領域を囲むように前記第２の島領域表面から前記埋
込ベース領域に到達するように形成した一導電型のベー
ス導出領域と、前記第１の島領域表面に形成した一導電
型のインジェクタ領域と、前記第２の島領域表面に形成
した一導電型のベース領域と、該ベース領域表面に形成
した逆導電型のエミッタ領域と、前記第２の島領域表面
に形成した逆導電型のコレクタコンタクト領域とを具備
し、前記インジェクタ領域と前記ベース導出領域及び前
記分離領域を形成する領域の一部の領域を前記ベース領
域と同一工程で形成した領域で構成したことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170618A JPS6327050A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170618A JPS6327050A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6327050A true JPS6327050A (ja) | 1988-02-04 |
Family
ID=15908208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170618A Pending JPS6327050A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327050A (ja) |
-
1986
- 1986-07-18 JP JP61170618A patent/JPS6327050A/ja active Pending
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