JPH07281917A - Ｃｐｕ切替回路 - Google Patents
Ｃｐｕ切替回路Info
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- JPH07281917A JPH07281917A JP6074575A JP7457594A JPH07281917A JP H07281917 A JPH07281917 A JP H07281917A JP 6074575 A JP6074575 A JP 6074575A JP 7457594 A JP7457594 A JP 7457594A JP H07281917 A JPH07281917 A JP H07281917A
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- 230000010365 information processing Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 88
- 238000000034 method Methods 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003936 working memory Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 通常運転時において待機系のＣＰＵで現用系
のＣＰＵとは異なる処理を実行可能とし、ＣＰＵやファ
ームウェア等の制御なしにメモリの継承処理を可能とす
る。 【構成】 パルス発生回路３はセレクト信号１２２が入
力されると、メモリ回路１，２に同じアドレス信号１３
１を出力し、メモリ回路１に読出し信号１３３を、メモ
リ回路２に書込み信号１３３を夫々出力する。メモリ回
路１から読出された情報は読出しと同時にメモリ回路２
のメモリ回路１と同じアドレスに書込まれる。パルス発
生回路３はカウンタ値１２１の回数だけ読出し書込み制
御を繰返し実行し、メモリ回路１内の全ての情報が読出
されてメモリ回路２に書込まれると、切替許可信号１３
４を出力する。
のＣＰＵとは異なる処理を実行可能とし、ＣＰＵやファ
ームウェア等の制御なしにメモリの継承処理を可能とす
る。 【構成】 パルス発生回路３はセレクト信号１２２が入
力されると、メモリ回路１，２に同じアドレス信号１３
１を出力し、メモリ回路１に読出し信号１３３を、メモ
リ回路２に書込み信号１３３を夫々出力する。メモリ回
路１から読出された情報は読出しと同時にメモリ回路２
のメモリ回路１と同じアドレスに書込まれる。パルス発
生回路３はカウンタ値１２１の回数だけ読出し書込み制
御を繰返し実行し、メモリ回路１内の全ての情報が読出
されてメモリ回路２に書込まれると、切替許可信号１３
４を出力する。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵ切替回路に関し、
特に現用系及び待機系のＣＰＵによって冗長構成をとる
システムのＣＰＵ切替方式に関する。
特に現用系及び待機系のＣＰＵによって冗長構成をとる
システムのＣＰＵ切替方式に関する。
【０００２】
【従来の技術】従来、この種の冗長構成をとるシステム
においては、現用系のＣＰＵと待機系のＣＰＵとに夫々
同一の処理を行わせるホットスタンバイシステムと、現
用系のＣＰＵの動作時に待機系のＣＰＵを何も動作させ
ないコールドスタンバイシステムとがある。
においては、現用系のＣＰＵと待機系のＣＰＵとに夫々
同一の処理を行わせるホットスタンバイシステムと、現
用系のＣＰＵの動作時に待機系のＣＰＵを何も動作させ
ないコールドスタンバイシステムとがある。
【０００３】コールドスタンバイシステムでは現用系の
ＣＰＵから待機系のＣＰＵへの切替時に、現用系のＣＰ
Ｕが使用するメモリの内容を待機系のＣＰＵが使用する
メモリに継承させる必要がある。
ＣＰＵから待機系のＣＰＵへの切替時に、現用系のＣＰ
Ｕが使用するメモリの内容を待機系のＣＰＵが使用する
メモリに継承させる必要がある。
【０００４】すなわち、図３に示すように、切替制御回
路（ＣＰＵ）６は図示せぬ現用系のＣＰＵから図示せぬ
待機系のＣＰＵへの切替時に切替信号（ＳＥＬ）２２２
が入力されると、現用系のＣＰＵが使用するメモリ回路
４（以下、現用系メモリ回路とする）からその内容を読
出すよう制御する。
路（ＣＰＵ）６は図示せぬ現用系のＣＰＵから図示せぬ
待機系のＣＰＵへの切替時に切替信号（ＳＥＬ）２２２
が入力されると、現用系のＣＰＵが使用するメモリ回路
４（以下、現用系メモリ回路とする）からその内容を読
出すよう制御する。
【０００５】切替制御回路６の制御で現用系メモリ回路
４から読出されたデータは切替制御回路６の制御によっ
て共有メモリ回路７に退避された後に、共有メモリ回路
７から待機系のＣＰＵが使用するメモリ回路５（以下、
待機系メモリ回路とする）に複写される。
４から読出されたデータは切替制御回路６の制御によっ
て共有メモリ回路７に退避された後に、共有メモリ回路
７から待機系のＣＰＵが使用するメモリ回路５（以下、
待機系メモリ回路とする）に複写される。
【０００６】現用系メモリ回路４には現用系のＣＰＵか
らアドレス信号（ＡＤＤ）２０１と書込み信号（ＷＲ）
２０３と読出し信号（ＲＤ）２０４とが入力され、現用
系のＣＰＵとの間でデータ信号（ＤＡＴＡ）２０２の授
受を行う。
らアドレス信号（ＡＤＤ）２０１と書込み信号（ＷＲ）
２０３と読出し信号（ＲＤ）２０４とが入力され、現用
系のＣＰＵとの間でデータ信号（ＤＡＴＡ）２０２の授
受を行う。
【０００７】また、現用系メモリ回路４に切替制御回路
６からアドレス信号（ＡＤＤ）２３１と読出し信号（Ｒ
Ｄ）２３３とが入力され、共有メモリ回路７に切替制御
回路６からアドレス信号（ＡＤＤ）２３１と書込み信号
（ＷＲ）２３３とが入力されると、現用系メモリ回路４
と共有メモリ回路７との間でデータ信号（ＤＡＴＡ）２
３２の授受が行われる。
６からアドレス信号（ＡＤＤ）２３１と読出し信号（Ｒ
Ｄ）２３３とが入力され、共有メモリ回路７に切替制御
回路６からアドレス信号（ＡＤＤ）２３１と書込み信号
（ＷＲ）２３３とが入力されると、現用系メモリ回路４
と共有メモリ回路７との間でデータ信号（ＤＡＴＡ）２
３２の授受が行われる。
【０００８】一方、待機系メモリ回路５には待機系のＣ
ＰＵからアドレス信号（ＡＤＤ）２１１と書込み信号
（ＷＲ）２１３と読出し信号（ＲＤ）２１４とが入力さ
れ、待機系のＣＰＵとの間でデータ信号（ＤＡＴＡ）２
１２の授受を行う。
ＰＵからアドレス信号（ＡＤＤ）２１１と書込み信号
（ＷＲ）２１３と読出し信号（ＲＤ）２１４とが入力さ
れ、待機系のＣＰＵとの間でデータ信号（ＤＡＴＡ）２
１２の授受を行う。
【０００９】また、共有メモリ回路７に切替制御回路６
からアドレス信号（ＡＤＤ）２３１と読出し信号（Ｒ
Ｄ）２３５とが入力され、待機系メモリ回路５に切替制
御回路６からアドレス信号（ＡＤＤ）２３１と読出し信
号（ＷＲ）２３５とが入力されると、待機系メモリ回路
５と共有メモリ回路７との間でデータ信号（ＤＡＴＡ）
２３４の授受が行われる。
からアドレス信号（ＡＤＤ）２３１と読出し信号（Ｒ
Ｄ）２３５とが入力され、待機系メモリ回路５に切替制
御回路６からアドレス信号（ＡＤＤ）２３１と読出し信
号（ＷＲ）２３５とが入力されると、待機系メモリ回路
５と共有メモリ回路７との間でデータ信号（ＤＡＴＡ）
２３４の授受が行われる。
【００１０】これによって、現用系のＣＰＵの環境と待
機系のＣＰＵの環境とが同じになるため、待機系のＣＰ
Ｕが現用系に切替られて動作するときに、待機系のＣＰ
Ｕにおいて切替え前の現用系のＣＰＵの動作が保証され
ることとなる。
機系のＣＰＵの環境とが同じになるため、待機系のＣＰ
Ｕが現用系に切替られて動作するときに、待機系のＣＰ
Ｕにおいて切替え前の現用系のＣＰＵの動作が保証され
ることとなる。
【００１１】
【発明が解決しようとする課題】上述した従来のシステ
ムでは、ホットスタンバイシステムの場合、通常運転時
において待機系のＣＰＵに現用系のＣＰＵと同一処理を
行わせなければならないので、システムとしての効率が
悪くなる。
ムでは、ホットスタンバイシステムの場合、通常運転時
において待機系のＣＰＵに現用系のＣＰＵと同一処理を
行わせなければならないので、システムとしての効率が
悪くなる。
【００１２】また、コールドスタンバイシステムの場
合、待機系から現用系への切替え時に待機系のメモリに
現用系のメモリの内容を継承させなければならないの
で、その継承処理を行うためのＣＰＵ（切替制御回路）
あるいはファームウェアが必要となる。
合、待機系から現用系への切替え時に待機系のメモリに
現用系のメモリの内容を継承させなければならないの
で、その継承処理を行うためのＣＰＵ（切替制御回路）
あるいはファームウェアが必要となる。
【００１３】そこで、本発明の目的は上記の問題点を解
消し、通常運転時において待機系のＣＰＵに現用系のＣ
ＰＵとは異なる処理を行わせることができ、ＣＰＵやフ
ァームウェア等の制御なしにメモリの継承処理を行わせ
ることができるＣＰＵ切替回路を提供することにある。
消し、通常運転時において待機系のＣＰＵに現用系のＣ
ＰＵとは異なる処理を行わせることができ、ＣＰＵやフ
ァームウェア等の制御なしにメモリの継承処理を行わせ
ることができるＣＰＵ切替回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明によるＣＰＵ切替
回路は、第１及び第２の中央処理装置を含み、前記第１
の中央処理装置を現用系として使用する時に前記第２の
中央処理装置を待機系として使用する情報処理システム
のＣＰＵ切替回路であって、前記待機系から前記現用系
への切替えを指示する切替え指示信号に応答して前記第
１の中央処理装置で固有に使用される第１のメモリ装置
の内容を読出しかつその読出した内容を前記第２の中央
処理装置で固有に使用される第２のメモリ装置に同時に
書込む手段と、前記第１のメモリ装置の内容全てが前記
第２のメモリ装置に書込まれたときに前記第１の中央処
理装置から前記第２の中央処理装置への切替えを許可す
る許可信号を出力する手段とを備えている。
回路は、第１及び第２の中央処理装置を含み、前記第１
の中央処理装置を現用系として使用する時に前記第２の
中央処理装置を待機系として使用する情報処理システム
のＣＰＵ切替回路であって、前記待機系から前記現用系
への切替えを指示する切替え指示信号に応答して前記第
１の中央処理装置で固有に使用される第１のメモリ装置
の内容を読出しかつその読出した内容を前記第２の中央
処理装置で固有に使用される第２のメモリ装置に同時に
書込む手段と、前記第１のメモリ装置の内容全てが前記
第２のメモリ装置に書込まれたときに前記第１の中央処
理装置から前記第２の中央処理装置への切替えを許可す
る許可信号を出力する手段とを備えている。
【００１５】本発明による他のＣＰＵ切替回路は、上記
の構成のほかに、前記第１のメモリ装置に読出しアドレ
スを供給しかつ同時に前記読出しアドレスと同一のアド
レスを前記第２のメモリ装置に書込みアドレスとして供
給する手段を具備している。
の構成のほかに、前記第１のメモリ装置に読出しアドレ
スを供給しかつ同時に前記読出しアドレスと同一のアド
レスを前記第２のメモリ装置に書込みアドレスとして供
給する手段を具備している。
【００１６】
【作用】ＣＰＵの切替えが指示されたときに、現用系が
使用するメモリ回路と待機系が使用するメモリ回路とに
同じアドレス信号を出力し、現用系が使用するメモリ回
路から情報を読出すとともに、その情報を読出し動作と
ほぼ同時に待機系が使用するメモリ回路に書込む。
使用するメモリ回路と待機系が使用するメモリ回路とに
同じアドレス信号を出力し、現用系が使用するメモリ回
路から情報を読出すとともに、その情報を読出し動作と
ほぼ同時に待機系が使用するメモリ回路に書込む。
【００１７】上記の読出し動作と書込み動作とをメモリ
回路のメモリサイズ分行い、待機系が使用するメモリ回
路において現用系が使用するメモリ回路と同じアドレス
に当該メモリ回路から読出した情報を読出しと同時に書
込む。現用系が使用するメモリ回路内の全ての情報が待
機系が使用するメモリ回路に書込まれたときに、ＣＰＵ
の切替を許可するための切替許可信号を出力する。
回路のメモリサイズ分行い、待機系が使用するメモリ回
路において現用系が使用するメモリ回路と同じアドレス
に当該メモリ回路から読出した情報を読出しと同時に書
込む。現用系が使用するメモリ回路内の全ての情報が待
機系が使用するメモリ回路に書込まれたときに、ＣＰＵ
の切替を許可するための切替許可信号を出力する。
【００１８】これによって、通常運転時において待機系
のＣＰＵに現用系のＣＰＵとは異なる処理を行わせるこ
とが可能となり、ＣＰＵやファームウェア等の制御なし
にメモリの継承処理が可能となる。
のＣＰＵに現用系のＣＰＵとは異なる処理を行わせるこ
とが可能となり、ＣＰＵやファームウェア等の制御なし
にメモリの継承処理が可能となる。
【００１９】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２０】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、現用系のＣＰＵ（図示せ
ず）が使用するメモリ回路１（以下、現用系メモリ回路
とする）には現用系のＣＰＵからアドレス信号（ＡＤ
Ｄ）１０１と書込み信号（ＷＲ）１０３と読出し信号
（ＲＤ）１０４とが入力され、現用系のＣＰＵとの間で
データ信号（ＤＡＴＡ）１０２の授受が行われる。
ック図である。図において、現用系のＣＰＵ（図示せ
ず）が使用するメモリ回路１（以下、現用系メモリ回路
とする）には現用系のＣＰＵからアドレス信号（ＡＤ
Ｄ）１０１と書込み信号（ＷＲ）１０３と読出し信号
（ＲＤ）１０４とが入力され、現用系のＣＰＵとの間で
データ信号（ＤＡＴＡ）１０２の授受が行われる。
【００２１】待機系のＣＰＵ（図示せず）が使用するメ
モリ回路２（以下、待機系メモリ回路とする）には待機
系のＣＰＵからアドレス信号（ＡＤＤ）１１１と書込み
信号（ＷＲ）１１３と読出し信号（ＲＤ）１１４とが入
力され、待機系のＣＰＵとの間でデータ信号（ＤＡＴ
Ａ）１１２の授受が行われる。
モリ回路２（以下、待機系メモリ回路とする）には待機
系のＣＰＵからアドレス信号（ＡＤＤ）１１１と書込み
信号（ＷＲ）１１３と読出し信号（ＲＤ）１１４とが入
力され、待機系のＣＰＵとの間でデータ信号（ＤＡＴ
Ａ）１１２の授受が行われる。
【００２２】ここで、現用系メモリ回路１及び待機系メ
モリ回路２は夫々双方向からのアクセスが可能なデュア
ルポートメモリ（ＤＰＭ）である。
モリ回路２は夫々双方向からのアクセスが可能なデュア
ルポートメモリ（ＤＰＭ）である。
【００２３】パルス発生回路３には現用系メモリ回路１
のメモリサイズを示すカウント値（ＣＯＵＮＴ）１２１
と現用系のＣＰＵと待機系のＣＰＵとの切替えを指示す
るセレクト信号（ＳＥＬ）１２２とクロック信号（ＣＬ
Ｋ）１２３とが入力され、アドレス信号（ＡＤＤ）１３
１と読出し（ＲＤ）／書込み（ＷＲ）信号１３３と切替
許可信号１３４とを出力する。
のメモリサイズを示すカウント値（ＣＯＵＮＴ）１２１
と現用系のＣＰＵと待機系のＣＰＵとの切替えを指示す
るセレクト信号（ＳＥＬ）１２２とクロック信号（ＣＬ
Ｋ）１２３とが入力され、アドレス信号（ＡＤＤ）１３
１と読出し（ＲＤ）／書込み（ＷＲ）信号１３３と切替
許可信号１３４とを出力する。
【００２４】図２は本発明の一実施例の動作を示すタイ
ミングチャートである。これら図１及び図２を用いて本
発明の一実施例の動作について説明する。
ミングチャートである。これら図１及び図２を用いて本
発明の一実施例の動作について説明する。
【００２５】まず、現用系メモリ回路１には現用系のＣ
ＰＵからアドレス信号１０１と書込み信号１０３と読出
し信号１０４とが入力されるので、現用系メモリ回路１
と現用系のＣＰＵとの間ではデータ信号１０２の授受が
行われる。
ＰＵからアドレス信号１０１と書込み信号１０３と読出
し信号１０４とが入力されるので、現用系メモリ回路１
と現用系のＣＰＵとの間ではデータ信号１０２の授受が
行われる。
【００２６】また、これと同様に、待機系メモリ回路２
には待機系のＣＰＵからアドレス信号１１１と書込み信
号１１３と読出し信号１１４とが入力されるので、待機
系メモリ回路２と待機系のＣＰＵとの間ではデータ信号
１１２の授受が行われる。
には待機系のＣＰＵからアドレス信号１１１と書込み信
号１１３と読出し信号１１４とが入力されるので、待機
系メモリ回路２と待機系のＣＰＵとの間ではデータ信号
１１２の授受が行われる。
【００２７】上記の如く、現用系のＣＰＵ及び待機系の
ＣＰＵは現用系メモリ回路１及び待機系メモリ回路２を
使用して夫々独自の処理動作を行う。現用系のＣＰＵ及
び待機系のＣＰＵが夫々動作している状態で、障害等の
発生によってＣＰＵ切替の必要が生ずると、パルス発生
回路３にセレクト信号１２２が出力される。
ＣＰＵは現用系メモリ回路１及び待機系メモリ回路２を
使用して夫々独自の処理動作を行う。現用系のＣＰＵ及
び待機系のＣＰＵが夫々動作している状態で、障害等の
発生によってＣＰＵ切替の必要が生ずると、パルス発生
回路３にセレクト信号１２２が出力される。
【００２８】パルス発生回路３はセレクト信号１２２が
入力されると、現用系メモリ回路１及び待機系メモリ回
路２に同じアドレス信号１３１を出力するとともに、現
用系メモリ回路１に読出し信号１３３を出力し、待機系
メモリ回路２に書込み信号１３３を出力する。
入力されると、現用系メモリ回路１及び待機系メモリ回
路２に同じアドレス信号１３１を出力するとともに、現
用系メモリ回路１に読出し信号１３３を出力し、待機系
メモリ回路２に書込み信号１３３を出力する。
【００２９】これによって、現用系メモリ回路１から読
出された情報が待機系メモリ回路２の現用系メモリ回路
１と同じアドレスに書込まれる。これら現用系メモリ回
路１からの読出しと待機系メモリ回路２への書込みとは
同時に行われる。
出された情報が待機系メモリ回路２の現用系メモリ回路
１と同じアドレスに書込まれる。これら現用系メモリ回
路１からの読出しと待機系メモリ回路２への書込みとは
同時に行われる。
【００３０】パルス発生回路３は上記の動作を入力され
たカウンタ値１２１の回数だけ繰返し実行する。すなわ
ち、パルス発生回路３は入力されたカウンタ値１２１の
回数だけアドレス信号１３１と現用系メモリ回路１への
読出し信号１３３と待機系メモリ回路２への書込み信号
１３３とを出力する。
たカウンタ値１２１の回数だけ繰返し実行する。すなわ
ち、パルス発生回路３は入力されたカウンタ値１２１の
回数だけアドレス信号１３１と現用系メモリ回路１への
読出し信号１３３と待機系メモリ回路２への書込み信号
１３３とを出力する。
【００３１】したがって、現用系メモリ回路１内の全て
の情報（メモリサイズ分の情報）が読出されて待機系メ
モリ回路２に書込まれるので、現用系メモリ回路１及び
待機系メモリ回路２の内容が同一となる。
の情報（メモリサイズ分の情報）が読出されて待機系メ
モリ回路２に書込まれるので、現用系メモリ回路１及び
待機系メモリ回路２の内容が同一となる。
【００３２】ここで、待機系メモリ回路２の情報は現用
系メモリ回路１の情報が書込まれることで消失してしま
うが、待機系メモリ回路２は消失してもよい情報を格納
しているものとする。また、現用系メモリ回路１から待
機系メモリ回路２への情報の書込み時に、現用系のＣＰ
Ｕ及び待機系のＣＰＵはシステムが停止状態にならない
程度の動作状態にある。
系メモリ回路１の情報が書込まれることで消失してしま
うが、待機系メモリ回路２は消失してもよい情報を格納
しているものとする。また、現用系メモリ回路１から待
機系メモリ回路２への情報の書込み時に、現用系のＣＰ
Ｕ及び待機系のＣＰＵはシステムが停止状態にならない
程度の動作状態にある。
【００３３】パルス発生回路３は現用系メモリ回路１内
の情報がカウンタ値１２１の回数だけ繰返し待機系メモ
リ回路２に書込まれると、切替許可信号１３４を待機系
のＣＰＵに出力する。待機系のＣＰＵは切替許可信号１
３４に応答して現用系として動作を開始する。
の情報がカウンタ値１２１の回数だけ繰返し待機系メモ
リ回路２に書込まれると、切替許可信号１３４を待機系
のＣＰＵに出力する。待機系のＣＰＵは切替許可信号１
３４に応答して現用系として動作を開始する。
【００３４】このように、待機系から現用系へのＣＰＵ
の切替えを指示するセレクト信号１２２に応答したパル
ス発生回路３の制御によって現用系メモリ回路１内の情
報の読出しとその情報の待機系メモリ回路２への書込み
とを同時に行い、現用系メモリ回路１内の全ての情報が
待機系メモリ回路２に書込まれたときに切替許可信号１
３４を出力することによって、通常運転時において待機
系のＣＰＵに現用系のＣＰＵとは異なる処理を行わせる
ことができ、ＣＰＵやファームウェア等の制御なしに現
用系メモリ回路１から待機系メモリ回路２への継承処理
を行わせることができる。尚、上記の効果は、作業用メ
モリに保持する必要があるデータが多いシステムほど顕
著である。
の切替えを指示するセレクト信号１２２に応答したパル
ス発生回路３の制御によって現用系メモリ回路１内の情
報の読出しとその情報の待機系メモリ回路２への書込み
とを同時に行い、現用系メモリ回路１内の全ての情報が
待機系メモリ回路２に書込まれたときに切替許可信号１
３４を出力することによって、通常運転時において待機
系のＣＰＵに現用系のＣＰＵとは異なる処理を行わせる
ことができ、ＣＰＵやファームウェア等の制御なしに現
用系メモリ回路１から待機系メモリ回路２への継承処理
を行わせることができる。尚、上記の効果は、作業用メ
モリに保持する必要があるデータが多いシステムほど顕
著である。
【００３５】
【発明の効果】以上説明したように本発明によれば、待
機系から現用系への切替えを指示する切替え指示信号に
応答して第１の中央処理装置で固有に使用される第１の
メモリ装置の内容を読出しかつその読出した内容を第２
の中央処理装置で固有に使用される第２のメモリ装置に
同時に書込むとともに、第１のメモリ装置の内容全てが
第２のメモリ装置に書込まれたときに第１の中央処理装
置から第２の中央処理装置への切替えを許可する許可信
号を出力することによって、通常運転時において待機系
のＣＰＵに現用系のＣＰＵとは異なる処理を行わせるこ
とができ、ＣＰＵやファームウェア等の制御なしにメモ
リの継承処理を行わせることができるという効果があ
る。
機系から現用系への切替えを指示する切替え指示信号に
応答して第１の中央処理装置で固有に使用される第１の
メモリ装置の内容を読出しかつその読出した内容を第２
の中央処理装置で固有に使用される第２のメモリ装置に
同時に書込むとともに、第１のメモリ装置の内容全てが
第２のメモリ装置に書込まれたときに第１の中央処理装
置から第２の中央処理装置への切替えを許可する許可信
号を出力することによって、通常運転時において待機系
のＣＰＵに現用系のＣＰＵとは異なる処理を行わせるこ
とができ、ＣＰＵやファームウェア等の制御なしにメモ
リの継承処理を行わせることができるという効果があ
る。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示すタイミングチャ
ートである。
ートである。
【図３】従来例の構成を示すブロック図である。
１ 現用系のメモリ回路 ２ 待機系のメモリ回路 ３ パルス発生回路
Claims (3)
- 【請求項１】 第１及び第２の中央処理装置を含み、前
記第１の中央処理装置を現用系として使用する時に前記
第２の中央処理装置を待機系として使用する情報処理シ
ステムのＣＰＵ切替回路であって、前記待機系から前記
現用系への切替えを指示する切替え指示信号に応答して
前記第１の中央処理装置で固有に使用される第１のメモ
リ装置の内容を読出しかつその読出した内容を前記第２
の中央処理装置で固有に使用される第２のメモリ装置に
同時に書込む手段と、前記第１のメモリ装置の内容全て
が前記第２のメモリ装置に書込まれたときに前記第１の
中央処理装置から前記第２の中央処理装置への切替えを
許可する許可信号を出力する手段とを有することを特徴
とするＣＰＵ切替回路。 - 【請求項２】 前記第１のメモリ装置に読出しアドレス
を供給しかつ同時に前記読出しアドレスと同一のアドレ
スを前記第２のメモリ装置に書込みアドレスとして供給
する手段を含むことを特徴とする請求項１記載のＣＰＵ
切替回路。 - 【請求項３】 前記第１及び第２のメモリ装置は、双方
向からアクセス自在に構成されたことを特徴とする請求
項１または請求項２記載のＣＰＵ切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6074575A JPH07281917A (ja) | 1994-04-13 | 1994-04-13 | Ｃｐｕ切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6074575A JPH07281917A (ja) | 1994-04-13 | 1994-04-13 | Ｃｐｕ切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07281917A true JPH07281917A (ja) | 1995-10-27 |
Family
ID=13551132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6074575A Pending JPH07281917A (ja) | 1994-04-13 | 1994-04-13 | Ｃｐｕ切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07281917A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786972A (en) * | 1980-11-19 | 1982-05-31 | Yokogawa Hokushin Electric Corp | Doubled computer system |
| JPS61256458A (ja) * | 1985-05-10 | 1986-11-14 | Hitachi Ltd | 情報転送方式 |
| JPS6235951A (ja) * | 1985-08-09 | 1987-02-16 | Casio Comput Co Ltd | メモリ間のデ−タ転送方式 |
| JPH03171233A (ja) * | 1989-11-30 | 1991-07-24 | Nec Corp | 二重化情報処理装置 |
| JPH04142631A (ja) * | 1990-10-04 | 1992-05-15 | Nec Corp | メモリ内容引継方式 |
-
1994
- 1994-04-13 JP JP6074575A patent/JPH07281917A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786972A (en) * | 1980-11-19 | 1982-05-31 | Yokogawa Hokushin Electric Corp | Doubled computer system |
| JPS61256458A (ja) * | 1985-05-10 | 1986-11-14 | Hitachi Ltd | 情報転送方式 |
| JPS6235951A (ja) * | 1985-08-09 | 1987-02-16 | Casio Comput Co Ltd | メモリ間のデ−タ転送方式 |
| JPH03171233A (ja) * | 1989-11-30 | 1991-07-24 | Nec Corp | 二重化情報処理装置 |
| JPH04142631A (ja) * | 1990-10-04 | 1992-05-15 | Nec Corp | メモリ内容引継方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |