JPS6235951A - メモリ間のデ−タ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はメモリ間のデータ転送方式に関する。

［従来技術と問題点］ 一般にＣＰＵは、プログラム転送の場合、メモリからデ
ータを一度読み込んでから他のメモリにデータを書き込
むことによってデータを転送する。しかし、この転送方
式だとｌＯ命令程度を実行しなければならないので非常
に時間がかかる（特に大量のデータの場合）。

これを解決するために、ＤＭＡ　（直接メモリアクセス
）コントローラによる直接メモリアクセス方式が使用さ
れている。この方式は高速転送を可能とするものではあ
るが、ＤＭＡコントローラ自体が小型のＣＰＵのような
論理を必要とするため、種々のデバイス（典型的には、
アドレスレジスタ、カウンタレジスタ、制御レジスタ、
状態レジスタ等々）を必要とし、構成が複雑であり、コ
ストも高い。

［発明の目的］ そこでこの発明はＤＭＡコントローラを使用することな
く、簡単な構成でしかも高速で（ＤＭＡコントローラに
よる方式以にの高速）メモリ間の大にデータ転送を行う
ことのできる転送方式を提供することを目的とするもの
である。

［発明の要点］ この発明はデータ送信側メモリとデータ受信側メモリを
指定し、ＣＰＵがバス（システム・アドレスバス、シス
テム・データバス）を開放してｌ、）る間に、メモリア
ドレスカウンタをクロック発生器からの、ｌクロック信
号ごとに歩進させ（インクリメント／デクリメント）、
メモリアドレスカウンタがシステムアドレスバス−Ｆに
同一アドレスを出力している間にクロック信号を用いて
データ送信側メモリとデータ受信側メモリを夫々、デー
タ送信可能状態、データ受信可能状態に制御するように
したことを要旨とするものである。

［実施例］ 第１図はこの発明を用いた最小単位の実施例の全体構成
のブロック図である。図中１は第１のメモリであるＲＡ
ＭＩを、２は第２のメモリであるＲＡＭ２を表わす。３
はクロック発生部でその出力信号であるクロック信号は
ＣＰＵ４に供給されるとともにアドレスカウンタ制御部
５にも供給される。

両方向性システムデータバスΣπ１は種々のデバイス（
ここではＣＰＵ４、ＲＡＭＩ、ＲＡＭ２）を相互結合し
ており、同様にシステムアドレスバスΣへ１は種々のデ
バイス（ここではＣＰＵ、ＲＡＭ１．ＲＡＭ２、アドレ
スカウンタ制御部５）を相互結合している。

ゲート６は通常は導通しているがこの実施例による高速
データ転送モード下では制御信号Ｃ（転送制御信号）に
より、オフ状態となり、ＣＰＵ４をシステムアドレスバ
スΣへ１から切り離す。ゲート７は読出ゲートと書込ゲ
ートを有し、高速データ転送モード下では制御信号Ｃに
より両方ともオフ状態となり、ＣＰＵ４をシステムデー
タバスΣ旦１から切り離す。ＣＰＵ４の通常のプログラ
ム転送においては、ＣＰＵ４のデータ読出命令に従って
ゲート７の読出ゲートが閉成してＣＰＵにデータが取り
込まれ、データ書込命令に従って書込ゲートが閉成して
ＣＰＵよりデータが取り出されるようになっている。

アドレスカウンタ制御部５は、アドレスカウンタを有し
、このカウンタは通常は不動作状態に置かれているが、
高速データ転送モードでは（ＣＰＵがシステムアドレス
バスＳＡＢを開放している間）、動作可能状態に置かれ
、クロック発生部３からのクロック信号ごとに歩進され
、その出力であるアドレスをシステムアドレスバスジム
１上に出すよう、になっている。

８（ｉ）は第１番目のメモリの制御変換部を表わすもの
で、図中では、第１メモリであるＲＡＭＩ用としてメモ
リ制御変換部８（１）が、また第２メモリであるＲＡＭ
Ｉ用としてメモリ制御変換部８（２）が図示されている
。各メモリ制御変換部はＣＰＵ４よりコントロールバス
を介して送られてくる各種制御信号の状態に従って、関
連するメモリに必要な制御信号を供給するように構成さ
れている。

説明の便宜上、実施例で使用する制御信号を以下に列挙
し、その意味を簡単に説明する。

Ｃ：データ転送制御信号。ＣＰＵ４よりゲート６．７に
供給される信号で、データ転送モード中、ゲートをオフ
状態にしＣＰＵをＳＡＢ、ＳＤＢから切り離す。

ｃｓ（ｉ）：第１番目のメモリ選択信号。例えばＣ３Ｉ
は第１メモリであるＲＡＭＩの選択信号。

ＣＰＵの通常のプログラム転送（通常モード）で使用さ
れる信号で、ロウレベル“Ｌ”でアクティブとなる（そ
の他の制御信号も同様である）。

ＣＰＵ４より第１番目メモリ制御変換部８（ｉ）に供給
される。

ＲＤ：リード信号。ＣＰＵの通常モードで使用される。

ＣＰＵ４より各種のメモリ制御変換部に供給される。

ＷＲニライト信号。以下ＨＤと同様。

ＣＬＫ：クロック発生部３の発生するクロック。ＣＰＵ
４、アドレスカウンタ制御部５、メモリ制御変換部に供
給される。

ＤＭＡＲＱ：直接メモリアクセス（高速データ転送）要
求信号。ＣＰＵ４よりアドレスカウンタ制御部５に供給
される。

ＢＵＳＲＱ：バス開放要求信号。ＤＭＡＲＱに応答して
アドレスカウンタ制御部５がＣＰＵ４に供給する信号。

ＢＵＳＡＫ　：バス開放信号。バスＳＡＢ、斗旦下を開
放した場合にＣＰＵがアドレスカウンタ制御部５及び全
てのメモリ制御部に供給する信号。

ＲＤＳ　（ｉ）：ＣＰＵより１番目のメモリ制御変換部
に供給されるリード選択信号。高速データ転送モードで
使用される。

ＷＲ３（ｉ）：ＣＰＵより１番目のメモリ制御変換部に
供給されるライト選択信号。以下ＲＤＳ　　（ｉ）と同
様。

ＭＲＤ　（ｉ）：第１番目のメモリの読出信号。関連す
るメモリ制御変換部より供給される。

ＭＷＲ（ｉ）：第１番目のメモリ書込み信号。以下はＭ
ＲＤ（ｉ）と同様。

Ｍｃｓ　　（ｉ）：第１番目のメモリのチップ選択信号
。以下はＭＲＤ（ｉ）と同様。

メモリ制御変換部８（ｉ）は下記の表にしめずような論
理を有するものである。

表 例えば、１番目のメモリ即ちＲＡＭ１のメモリ書込信号
ＭＲＤＩは、通常モードでは、リード信号ＲＤにより制
御され（ＭＲＤ　１＝ＲＤ）、高速データ転送モードで
は、ＲＤＳＩ信号が°′Ｌ″のと・きＣＬＫにより制御
され（ＭＲＤｌ＝ＣＬＫ）、そうでない場合は°゛Ｈ′
となる。以下省略。

第２図は」１記の論理を実現したメモリ制御変換部の構
成例を示している。そのゲー１８−１〜８−１４の構成
は図示から明らかであるので説明を簡単にとどめる。こ
の例ではＢＵＳＡＫ信号を高速データ転送実行モード中
であることを示す信号として用いている。ＢＵＳＡＫ線
」二に設けたインバータ８−２はデータ転送中における
ＲＤ倍信号ＷＲ倍信号通常モードで使用する信号）をゲ
ート８−１と８−６で禁止するよう作用し１通常モード
ではゲート８−１と８−６をイネーブルして１いる。そ
の他、ＢＵＳＡＫ信号により各種ゲートが選択的にイネ
ーブル／ディスイネーブルされる）　２１．”　ｌ　−
ｆｌハス しかし、このようなイネーブル／ディスイネーブル手段
はメモリ制御変換部側に設ける必然性はなく、ＣＰＵ側
のハードウェアおよび／またはプログラムにより実現す
ることが可能である。例えば、ＲＤ、ＷＲ倍信号高速デ
ータ転送実行中は“Ｈ”に固定されるようにし、ＲＤＳ
（ｉ）、ＷＲ３（ｉ）信号は通常モードではＨ１１に固
定されるようにＣＰＵ側で設定した場合は、第２図に示
すものより簡単な構成で実現できる。その−例を第５図
に示す。この例の場合、高速データ転送モードでのＭＣ
３（ｉ）は、ＷＲ３（ｉ）又はＷＲ３（ｉ）がＬ”の場
合に（ＣＬＫではなく）“Ｌ”となる（ＭＣＳ　　（ｉ
）＝ＷＲＳ　　（ｉ）ハＲＤＳ（ｉ）、したがって、Ｗ
σ丁ズ刀＝ＷＲ丁］刀ＵＲＤ　Ｓ　　（ｉ））。

次に、第１図、第２図に示した装置による高速データ転
送の動作について第３図と第４図を参照して説明する。

説明の便宜上、第２のメモリであるＲ・ＡＭ２より第１
のメモリであるＲＡＭＩにデータを転送する場合につい
て述べる。

まず、ＲＡＭ２を読出側メモリ（データ送信側メモリ）
として選択する（ステップ１０１）これによりＲＤＳ２
信号が“Ｌ”に固定されＲＡＭ２に供給される（第２図
参照）。なおＷＲＳ２信号は“Ｈ”のままである。また
ＲＡＭＩを書込側メモリ（データ受信側メモリ）として
選択する（ステップ１０２）。これによりＷＲＤＩ信号
が“Ｌ”に固定される（なおＲＤＳｌ＝“Ｈ”）。次に
ＣＰＵ４はＤＭＡを要求する（ステップ１０３）。これ
により、ＤＭＡＲＱ信号（高速データ転送要求信号）が
アドレスカウンタ制御部５に送ら□れる。これを受けて
アドレスカウンタ制御部５はＢＵＳＲＱ　（）くス要求
信号）をＣＰＵ側へ送り直す。そこでＣＰＵはステップ
１０４でバス要求の有無をチェックし、無い場合にはエ
ラー１０５として処理する。バス要求有りの場合、ＣＰ
Ｕはバス切離しのための命令を実行する（ステップ１０
６）。

これにより、輸送制御信号Ｃが発生してゲート６とゲー
ト７をオフにし、ＣＰＵはシステムアトｌ レスバスＳＡＢ、システムデータバスＳＤＢから切離さ
れる。次にＣＰＵはＢＵＳＡＫ　（バス開放信号）を出
力する（ステップ１０７）。

この信号ＢＵＳＡＫの供給により、アドレスカウンタ制
御部５のアドレスカウンタはイネーブルされ、クロック
発生部３からのｌクロック信号（立下り）ごとにカウン
トアツプされ、そのカウント出力であるアドレスをシス
テムアドレスバスΣへ１上に出力する。一方、ＢＵＳＡ
Ｋ信号は各メモリ制御変換部にも供給され、第２メモリ
（ＲＡＭ２）用の制御変換部８（２）においては、ＲＤ
Ｓ２信号“Ｌ”ゲート８−３を通りゲート８−４をイネ
ーブルする。このためクロック発生部からのクロック信
号がこのゲート８−４を通り、さらにゲート８−５を通
ってメモリリード信号ＭＲＤ２としてＲＡＭ２に供給さ
れ、同様にチップ選択信号ＭＣ３もクロック信号で制御
されてＲＡＭ２のチップをイネーブルし、ＲＡＭ２はデ
ータ送信可能状態（データ読出状態）に制御される。ま
た第１メモリ（ＲＡＭＩ）用の制御変換部８（１）にお
いては、ＷＲ３Ｉ信号“Ｌ”がゲート８−７を通りゲー
ト８−８をイネーブルする。

このためクロック信号がこのゲート８−８を通り、さら
にゲート８−９を通ってメモリライト信号ＭＷＲＩとし
てＲＡＭＩに供給される。さらにこのクロック信号はゲ
ート８−１０．８−１３．８−１４を通ってメモリ選択
信号ＭＣ５ＩとなりＲＡＭＩをチップイネーブルする。

この結果、ＲＡＭＩはデータ受信可能状態（データ書込
状態）に制御される。

このようにして、クロック発生部からのクロック信号ご
とにアドレスカウンタがインクリメントされ、同アドレ
スカウンタが同一アドレスを保持している間に、データ
送信側のメモリであるＲＡＭ２がデータ送信可能状態に
、またデータ受信側メモリであるＲＡＭＩがデータ受信
可能状態となるため、上記のアドレスで指定ＸれるＲＡ
Ｍ２内の記憶場所よりデータが出力され、同じアドレス
で指定されるＲＡＭＩ内の記憶場所に直接転送される（
第４図参照）、１メモリ語（８ビット単位のメモリであ
れば１バイト）の転送が１クロツクごとに行なわれるた
め、最高速度でデータ転送がなされる。この状態をステ
ップ１０８で示す。

なお第４図では図面を簡略化するため、２個分のデータ
転送しか示していないが、実際はアドレスカウンタ制御
部のアドレスカウンタがリセットされるまでデータ転送
は続けられる。

さて、アドレスカウンタがリセットされると（データ転
送完了）、アドレスカウンタ制御部はＢＵＳＲＱ信号を
解除する（ステップ１０９）これを受けてＣＰＵはＢＵ
ＳＡＫ　（バス開放信号）を解除しくステップｔｉｏ）
、データ転送信号Ｃを取り下げてゲート６．７のオフ状
態を解除し、ＣＰＵとバス１八１、Ｓ０８間の接続を回
復させる（ステップ１１１）。さらにＣＰＵはＭＤＡＲ
Ｑ　（データ直接転送要求）信号を取り下げ（ステップ
１１２）、ＲＤＳ２とＷＲＳＩを解除（“Ｈ”に戻す）
する（ステップ１１３）。こうして通常動作に復帰する
。

第２図かられかるように、ＣＰＵの通常のプログラム転
送モードでは、メモリリード信号ＭＲＤ（ｉ）は、リー
ド信号ＲＤにより制御され、メモリライト信号ＭＷＲ（
ｉ）はライト信号ＷＲにより制御され、メモリ選択信号
ＭＣ５（ｉ）は選択信号０３（ｉ）により制御される。

ＲＡＭＩよりＲＡＭ２への高速、直接データ転送を行な
う場合はＲＡＭ２よりＲＡＭＩへの転送の場合と逆のこ
とを行なえばよい。例えば、ステップ１０１でＲＤＳ２
ではなくＲＤＳＩを“Ｌ”にしてＲＡＭＩをデータ送信
側メモリとして指定する。ステップ１０２でＷＲ５Ｉで
はなくＷＲ３２を“Ｌ　１１にしてＲＡＭ２をデータ受
信側メモリとして指定する等々である。

なお」１記の実施例では、第１メモリとしてＲＡＭＩを
第２メモリとしてＲＡＭ２を使用しているが、これに限
らず、例えば第１メモリとしてＲＯＭを使用してもよい
。ＲＯＭの場合、通常、メモリリード信号ＭＲＤとメモ
リライト信号ＭＷＲは不要である（使用しない）から、
第２図の構成のうちＭＲＤ（ｉ）とＭＷＲ（＋）を生成
するための回路はなくてもよい。

また、直接データ転送すべきメモリとして、第３メモリ
、第４メモリ・・・と自由に追加することができる。す
なわち、追加メモリ用のメモリ制御変換部を追加し、そ
れに必要な制御信号をＣＰＵより供給できるようにすれ
ばよい。

さらにアドレスカウンタ制御部５は種々の構成が可能で
あるが、最も簡単な構成の場合、事実上アドレスカウン
タのみで実現することができる。

例えば、ＤＭＡＲＱ信号（またはこれと等価な制御信号
）をアドレスカウンタのリセット（またはプリセット）
信号として使用し、ＢＵＳＲＱ信号は除去し、ＢＵＳＡ
Ｋ信号（またはこれと等価な制御信号）をアドレスカウ
ンタのイネーブル信号として使用し、ＢＵＳＡＫ信号が
出ている間、クロック発生部３からのクロック信号によ
りアドレスカウンタがカウントアツプするようにし、ア
ドレスカウンタのキャリ出力をＣＰＵ側に供給すること
によってＢＵＳＡＫ信号が取り下げられるようにすれば
よい。

またＣＰＵよりメモリ制御変換部に供給するための制御
信号についても種々の変更が可能である。図示実施例で
は、リードセレクト信号ＲＤＳ（ｊ）とライトセレクト
信号ＷＲ５（ｉ）を用いることによって、高速データ転
送モードで使用するメモリ選択と、使用メモリのライト
の指定（あるいはリードの指定）を同時に行っている。

つまりひとつの信号でデータ受信側のメモリの指定を行
い、もうひとつの信号でデータ送信側のメモリの指定を
行っているわけであるが、この発明はこれに限られず、
例えば直接データ転送で使用するメモリを選択する信号
と、使用するメモリがリード側であることを指定する信
号を、使用するメモリがライト側であることを指定する
信号を用いて（つまり、リードセレクト信号をリード信
号とセレクト信号に分け、ライトセレクト信号をライト
信号とセレクト信号に分けてＣＰＵから出力させる）デ
ータ送信側メモリ、あるいはデータ受信側メモリの指定
を行うようにしてもよい。このために必要なＣＰＵおよ
びプログラム上の変更、並びにメモリ制御部側の変更は
当業者にとって自明な範囲内で可能である。

更に実施例では、ＲＡＭ１．ＲＡＭ２として。

リード信号とライト信号を別個の信号として使用するタ
イプのメモリ（リード入力端子とライト入力端子が別に
なっているメモリ）を用いているが、ひとつの読出／書
込入力端子（通常ηＶと標記され、′Ｈ″で読出、“Ｌ
”で書込となる）を［発明の効果］ 以上の説明から明らかなように、この発明では、ＣＰＵ
がバスΣＡＢ、ＳＤＲを開放している間、アドレスカウ
ンタを動作可能にしてクロック信号により歩進させられ
るようにし、そのカウント出力、即ちアドレスをシステ
ムアドレスバス上に出力させている。そして、システム
アドレスバス上に同一アドレスが保持されている間、デ
ータ送信メモリとデータ受信メモリを、クロック信号を
用いて夫々データ送信状態、データ受信状態に制御して
いる。したがって、クロック発生器の出力するｌクロッ
クごとに１メモリ語のメモリ間転送が行なわれる。つま
り、最高の速度でメモリ間の大量のデータ転送を可能と
しているもの〒ある。しかも従来のＤＭＡコントローラ
のようなものは一切使用することなく、簡単な構成で高
速データ転送を可能としており、その効果は大である。

特に、ＲＯＭ＋ＲＡＭ、ＲＡＭＭＲＡＭ、ＲＡＭカード
ｅＲＡＭ間でデータを写しかえる場合に適している。

【図面の簡単な説明】

第１図はこの発明を用いた最小単位の実施例の構成ブロ
ック図、第２図は第１図のメモリ制御変換部の構成例を
示す回路図、第３図はＲＡＭ２よりＲＡＭＩへ高速デー
タ転送を行うためのフローチャート、第４図はＲＡＭ２
よりＲＡＭＩへの高速データ転送のタイミングチャート
、第５図は第１図のメモリ制御変換部の第２構成例を示
す回路図である。 ｌ、？・・・・・・ＲＡＭ、３・・・・・・クロック発
生部、４・・・・・・ＣＰＵ、５・・・・・・アドレス
カウンタ制御部、ＳＡＢ・・・・・・システムアドレス
バス、ＳＤＢ・・・・・・システムデータバス、８（１
）、８（２）・・・・・・メモリ制御変換部、６．７・
・団・ゲート部。 第２図

Claims (1)

1. 【特許請求の範囲】 データ送信側メモリとデータ受信側メモリを指定する手
   段と、 メモリアドレスカウンタと、 クロック発生器と、 ＣＰＵをシステムアドレスバス、システムデータバスか
   ら切り離す切断手段と、 ＣＰＵが上記切断手段により上記バスから切り離されて
   いる条件下で、メモリアドレスカウンタを上記クロック
   発生器からの１クロック信号ごとに歩進させる手段と、 上記条件下においてメモリアドレスカウンタが同一アド
   レス保持している間に、上記クロック発生器からのクロ
   ック信号を用いて、データ送信側メモリとデータ受信側
   メモリを夫々、データ送信状態、データ受信状態に制御
   する手段と、から成るメモリ間のデータ転送方式。