JPH07283728A - 広帯域位相同期ループ回路 - Google Patents
広帯域位相同期ループ回路Info
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- JPH07283728A JPH07283728A JP6073455A JP7345594A JPH07283728A JP H07283728 A JPH07283728 A JP H07283728A JP 6073455 A JP6073455 A JP 6073455A JP 7345594 A JP7345594 A JP 7345594A JP H07283728 A JPH07283728 A JP H07283728A
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- frequency
- phase
- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 データディスプレイ，データビジョン等の各
種コンピュータ表示装置にてＰＬＬ回路による水平同期
信号にロックしたドットクロック信号再生を行う際、多
種のコンピュータに対応するため、高帯域をカバーする
ＰＬＬ回路を提供する。 【構成】 位相比較器２とローパスフィルタ４と電圧制
御発振器５とを接続し、該電圧制御発振器５の出力側に
出力信号を分周して前記位相比較器２に供給するための
分周器６が設けられているＰＬＬ回路１であって、前記
電圧制御発振器５の制御電圧入力を２系統にし、一方を
ＰＬＬ制御のためのＬＰＦ４の出力に接続し、他方を周
波数変更のためのＤＣ電圧を印加する。該ＤＣ電圧によ
り、あらかじめＰＬＬ制御の引込み範囲まで周波数をシ
フトし、その後固定する。その後、ＰＬＬ制御により位
相ロックが行われ、クロック信号を出力する。
種コンピュータ表示装置にてＰＬＬ回路による水平同期
信号にロックしたドットクロック信号再生を行う際、多
種のコンピュータに対応するため、高帯域をカバーする
ＰＬＬ回路を提供する。 【構成】 位相比較器２とローパスフィルタ４と電圧制
御発振器５とを接続し、該電圧制御発振器５の出力側に
出力信号を分周して前記位相比較器２に供給するための
分周器６が設けられているＰＬＬ回路１であって、前記
電圧制御発振器５の制御電圧入力を２系統にし、一方を
ＰＬＬ制御のためのＬＰＦ４の出力に接続し、他方を周
波数変更のためのＤＣ電圧を印加する。該ＤＣ電圧によ
り、あらかじめＰＬＬ制御の引込み範囲まで周波数をシ
フトし、その後固定する。その後、ＰＬＬ制御により位
相ロックが行われ、クロック信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、広帯域位相同期ループ
（ＰＬＬ：Phase Locked Loop）回路に関し、より詳細
には、データディスプレイ，データビジョン等、複数の
映像入力タイミングに対応するため、複数の周波数をカ
バーするクロック信号発生器としてのＰＬＬ回路に関す
る。
（ＰＬＬ：Phase Locked Loop）回路に関し、より詳細
には、データディスプレイ，データビジョン等、複数の
映像入力タイミングに対応するため、複数の周波数をカ
バーするクロック信号発生器としてのＰＬＬ回路に関す
る。
【０００２】
【従来の技術】図４は、従来のＰＬＬ回路の液晶ディス
プレイへの適用例を示す図で、図中、１１は増幅器、１
２はＡ／Ｄ変換器、１３はデータ処理回路、１４は液晶
表示パネル、１５は増幅器、１６はＰＬＬ回路である。
プレイへの適用例を示す図で、図中、１１は増幅器、１
２はＡ／Ｄ変換器、１３はデータ処理回路、１４は液晶
表示パネル、１５は増幅器、１６はＰＬＬ回路である。
【０００３】ＰＬＬ回路１６は、映像データ信号を増幅
する増幅器１１と、該増幅器１１からのアナログ信号を
ディジタル信号に変換するＡ／Ｄ変換器１２と、該Ａ／
Ｄ変換器１２からのディジタル信号に対して画像データ
処理等を行うデータ処理回路１３と、該データ処理回路
１３からの出力信号によって液晶をＯＮ／ＯＦＦして表
示する液晶表示パネル１４とからなる液晶ディスプレイ
に採用される。また、前記ＰＬＬ回路１６は、増幅器１
５によって増幅された水平同期信号を処理してクロック
信号を出力し、前記液晶ディスプレイの回路に対して供
給し、該クロック信号が前記Ａ／Ｄ変換器１２，データ
処理回路１３等における基準信号として使用される。
する増幅器１１と、該増幅器１１からのアナログ信号を
ディジタル信号に変換するＡ／Ｄ変換器１２と、該Ａ／
Ｄ変換器１２からのディジタル信号に対して画像データ
処理等を行うデータ処理回路１３と、該データ処理回路
１３からの出力信号によって液晶をＯＮ／ＯＦＦして表
示する液晶表示パネル１４とからなる液晶ディスプレイ
に採用される。また、前記ＰＬＬ回路１６は、増幅器１
５によって増幅された水平同期信号を処理してクロック
信号を出力し、前記液晶ディスプレイの回路に対して供
給し、該クロック信号が前記Ａ／Ｄ変換器１２，データ
処理回路１３等における基準信号として使用される。
【０００４】図５は、図４におけるＰＬＬ回路の構成図
で、例えば、液晶ディスプレイ，データビジョン，デー
タディスプレイ等でデータ処理等を行う際に基準信号を
発生する回路である。図中、２１は位相比較器、２２は
チャージポンプ、２３はＬＰＦ（Low Pass Filter：ロ
ーパスフィルタ）、２４はＶＣＯ（Voltage Controlled
Oscillator：電圧制御発信器）である。
で、例えば、液晶ディスプレイ，データビジョン，デー
タディスプレイ等でデータ処理等を行う際に基準信号を
発生する回路である。図中、２１は位相比較器、２２は
チャージポンプ、２３はＬＰＦ（Low Pass Filter：ロ
ーパスフィルタ）、２４はＶＣＯ（Voltage Controlled
Oscillator：電圧制御発信器）である。
【０００５】前記位相比較器２１は、例えば、液晶ディ
スプレイにおける水平同期信号を基準信号（ＲＩＮ）と
し、前記ＶＣＯ２４の出力信号を前記分周器２５で分周
した信号を可変信号（ＶＩＮ）として、これらＲＩＮと
ＶＩＮの位相を比較して位相差を検出するものであり、
ＲＩＮとＶＩＮの位相差がある範囲内になれば、位相を
ロックするようになっている。また、前記チャージポン
プ２２は、前記位相比較器２１による位相差によって、
例えば、ＲＩＮの位相がＶＩＮの位相より進んでいる時
はＵＦ信号を出力し、ＶＩＮの位相がＲＩＮの位相より
進んでいる時はＤＦ信号を出力するようになっている。
なお、この時の信号は、誤差電圧として前記ＬＰＦ２３
に出力され、該ＬＰＦ２３によって高周波成分を取り除
かれ、前記ＶＣＯ２４に制御電圧として出力されるよう
になっている。
スプレイにおける水平同期信号を基準信号（ＲＩＮ）と
し、前記ＶＣＯ２４の出力信号を前記分周器２５で分周
した信号を可変信号（ＶＩＮ）として、これらＲＩＮと
ＶＩＮの位相を比較して位相差を検出するものであり、
ＲＩＮとＶＩＮの位相差がある範囲内になれば、位相を
ロックするようになっている。また、前記チャージポン
プ２２は、前記位相比較器２１による位相差によって、
例えば、ＲＩＮの位相がＶＩＮの位相より進んでいる時
はＵＦ信号を出力し、ＶＩＮの位相がＲＩＮの位相より
進んでいる時はＤＦ信号を出力するようになっている。
なお、この時の信号は、誤差電圧として前記ＬＰＦ２３
に出力され、該ＬＰＦ２３によって高周波成分を取り除
かれ、前記ＶＣＯ２４に制御電圧として出力されるよう
になっている。
【０００６】また、前記ＶＣＯ２４は、自走周波数を発
振しており、前記電圧が印加された場合に、自走周波数
が前記ＲＩＮの周波数に近づくように制御される。そし
て、位相比較器２１によって位相がロックされれば、前
記ＶＣＯ２４からの出力信号はクロック信号として、例
えば、液晶ディスプレイにおける映像データ信号のラッ
チ用として使用される。
振しており、前記電圧が印加された場合に、自走周波数
が前記ＲＩＮの周波数に近づくように制御される。そし
て、位相比較器２１によって位相がロックされれば、前
記ＶＣＯ２４からの出力信号はクロック信号として、例
えば、液晶ディスプレイにおける映像データ信号のラッ
チ用として使用される。
【０００７】図６（ａ）〜（ｆ）は、ＰＬＬ回路の位相
ロック時のタイミングチャートで、図（ａ）は水平同期
信号、図（ｂ）は可変信号、図（ｃ）はＶＣＯの出力信
号、図（ｄ）〜図（ｆ）は図（ａ）〜図（ｃ）の部分拡
大図である。図５に示す構成において、位相比較器２１
によって位相ロックされた場合、ＶＣＯ２４出力信号の
立ち上り（又は立ち下り）は、図（ａ）に示す水平同期
信号ＲＩＮの立ち下りと一致するようになり、図（ｃ）
に示すＶＣＯ２４の出力信号は、分周器２５に入力され
ると共に、映像データ信号ラッチのためクロック信号と
して出力される。また、この時のクロック信号は、映像
データのクロック（Pixel Rate）周波数、又は整数倍の
周波数となる。図７は、図５に示すＰＬＬ回路の構成に
おいて、クロック周波数を複数のバンドに分けて構成し
たもので、図中、２１ａ〜２１ｃは位相比較器、２２ａ
〜２２ｃはチャージポンプ、２３ａ〜２３ｃはＬＰＦ、
２４ａ〜２４ｃはＶＣＯ、２５は分周器、２６はバンド
スイッチである。
ロック時のタイミングチャートで、図（ａ）は水平同期
信号、図（ｂ）は可変信号、図（ｃ）はＶＣＯの出力信
号、図（ｄ）〜図（ｆ）は図（ａ）〜図（ｃ）の部分拡
大図である。図５に示す構成において、位相比較器２１
によって位相ロックされた場合、ＶＣＯ２４出力信号の
立ち上り（又は立ち下り）は、図（ａ）に示す水平同期
信号ＲＩＮの立ち下りと一致するようになり、図（ｃ）
に示すＶＣＯ２４の出力信号は、分周器２５に入力され
ると共に、映像データ信号ラッチのためクロック信号と
して出力される。また、この時のクロック信号は、映像
データのクロック（Pixel Rate）周波数、又は整数倍の
周波数となる。図７は、図５に示すＰＬＬ回路の構成に
おいて、クロック周波数を複数のバンドに分けて構成し
たもので、図中、２１ａ〜２１ｃは位相比較器、２２ａ
〜２２ｃはチャージポンプ、２３ａ〜２３ｃはＬＰＦ、
２４ａ〜２４ｃはＶＣＯ、２５は分周器、２６はバンド
スイッチである。
【０００８】
【発明が解決しようとする課題】例えば、データディス
プレイの場合、コンピュータの映像データのクロック周
波数は、機種及びモードにより、以下の表１に示すよう
に、約１４MHz〜３１MHzもの幅を有しており、一つのＶ
ＣＯではカバーできないため、図７に示す通りクロック
周波数を複数のバンドにわけてＰＬＬ回路を構成し、バ
ンドスイッチ２６により切替えを行っていた。
プレイの場合、コンピュータの映像データのクロック周
波数は、機種及びモードにより、以下の表１に示すよう
に、約１４MHz〜３１MHzもの幅を有しており、一つのＶ
ＣＯではカバーできないため、図７に示す通りクロック
周波数を複数のバンドにわけてＰＬＬ回路を構成し、バ
ンドスイッチ２６により切替えを行っていた。
【０００９】
【表１】
【００１０】すなわち、ＶＣＯの出力周波数を広く取る
と、制御電圧に対し周波数の可変幅を大きく取る必要が
あり、実際には図８で示すように、「Ｈ」「Ｍ」「Ｌ」
に分けていくつかのバンドに切り替える必要があり、図
７に示すように、複数のＶＣＯ２４ａ〜２４ｃを有し、
バンドスイッチ２６により切替える必要があった。
と、制御電圧に対し周波数の可変幅を大きく取る必要が
あり、実際には図８で示すように、「Ｈ」「Ｍ」「Ｌ」
に分けていくつかのバンドに切り替える必要があり、図
７に示すように、複数のＶＣＯ２４ａ〜２４ｃを有し、
バンドスイッチ２６により切替える必要があった。
【００１１】本発明は、このような実情に鑑みてなされ
たもので、データディスプレイ，データビジョン等の各
種コンピュータ表示装置にてＰＬＬ回路による水平同期
信号にロックしたドットクロック信号再生を行う際、多
種のコンピュータに対応するため、高帯域をカバーする
広帯域位相同期ループ回路を提供することを目的として
いる。
たもので、データディスプレイ，データビジョン等の各
種コンピュータ表示装置にてＰＬＬ回路による水平同期
信号にロックしたドットクロック信号再生を行う際、多
種のコンピュータに対応するため、高帯域をカバーする
広帯域位相同期ループ回路を提供することを目的として
いる。
【００１２】
【課題を解決するための手段】本発明は、上記課題を解
決するために、（１）位相比較器とローパスフィルタと
電圧制御発振器とを接続し、該電圧制御発振器の出力側
に出力信号を分周して前記位相比較器に供給するための
分周器を設けた位相同期ループ回路において、前記電圧
制御発振器が電圧制御入力を２系統有し、一方の電圧制
御入力に前記ローパスフィルタの出力を接続して位相同
期ループ制御を行い、他方の電圧制御入力を周波数変更
に用いること、更には、（２）基準信号と可変信号との
位相を比較して位相差を検出する位相比較器と、該位相
比較器により検出される位相差によって誤差信号を出力
するチャージポンプと、該チャージポンプからの誤差信
号の低周波成分のみを取り出し、制御電圧として出力す
るローパスフィルタと、該ローパスフィルタからの制御
電圧を入力とし、該制御電圧に基づいた周波数に変換す
る電圧制御発振器と、該電圧制御発振器からの出力信号
を分周して可変信号を前記位相比較器に入力する分周器
と、前記電圧制御発振器の自走周波数を大きく可変でき
る制御電圧を出力するＤ／Ａ変換器とから成り、前記電
圧制御発信器が制御電圧入力を２系統有することを特徴
としたものである。
決するために、（１）位相比較器とローパスフィルタと
電圧制御発振器とを接続し、該電圧制御発振器の出力側
に出力信号を分周して前記位相比較器に供給するための
分周器を設けた位相同期ループ回路において、前記電圧
制御発振器が電圧制御入力を２系統有し、一方の電圧制
御入力に前記ローパスフィルタの出力を接続して位相同
期ループ制御を行い、他方の電圧制御入力を周波数変更
に用いること、更には、（２）基準信号と可変信号との
位相を比較して位相差を検出する位相比較器と、該位相
比較器により検出される位相差によって誤差信号を出力
するチャージポンプと、該チャージポンプからの誤差信
号の低周波成分のみを取り出し、制御電圧として出力す
るローパスフィルタと、該ローパスフィルタからの制御
電圧を入力とし、該制御電圧に基づいた周波数に変換す
る電圧制御発振器と、該電圧制御発振器からの出力信号
を分周して可変信号を前記位相比較器に入力する分周器
と、前記電圧制御発振器の自走周波数を大きく可変でき
る制御電圧を出力するＤ／Ａ変換器とから成り、前記電
圧制御発信器が制御電圧入力を２系統有することを特徴
としたものである。
【００１３】
【作用】例えば、液晶ディスプレイ等でのデータ処理等
を行う際に、基準信号を発生する回路として、位相比較
器とチャージポンプとローパスフィルタ（ＬＰＦ）と電
圧制御発振器（ＶＣＯ）と分周器とからなるＰＬＬ回路
におけるＶＣＯは、電圧制御入力を２系統有し、一方に
前記ＬＰＦの出力を接続して通常のＰＬＬ制御を行い、
他の一方をＶＣＯの周波数変更に用いることにより、広
い周波数をカバーすると共に、高安定度なＰＬＬ回路を
構成する。すなわち、ＶＣＯの制御電圧入力を２系統に
し、一方をＰＬＬ制御のためＬＰＦの出力を接続し、他
方を周波数変更のためのＤＣ電圧を印加する。該ＤＣ電
圧により、あらかじめＰＬＬ制御の引込み範囲まで周波
数をシフトし、その後固定し、ＰＬＬ制御により位相ロ
ックが行われ、クロック信号を出力する。
を行う際に、基準信号を発生する回路として、位相比較
器とチャージポンプとローパスフィルタ（ＬＰＦ）と電
圧制御発振器（ＶＣＯ）と分周器とからなるＰＬＬ回路
におけるＶＣＯは、電圧制御入力を２系統有し、一方に
前記ＬＰＦの出力を接続して通常のＰＬＬ制御を行い、
他の一方をＶＣＯの周波数変更に用いることにより、広
い周波数をカバーすると共に、高安定度なＰＬＬ回路を
構成する。すなわち、ＶＣＯの制御電圧入力を２系統に
し、一方をＰＬＬ制御のためＬＰＦの出力を接続し、他
方を周波数変更のためのＤＣ電圧を印加する。該ＤＣ電
圧により、あらかじめＰＬＬ制御の引込み範囲まで周波
数をシフトし、その後固定し、ＰＬＬ制御により位相ロ
ックが行われ、クロック信号を出力する。
【００１４】
【実施例】実施例について、図面を参照して以下に説明
する。図１は、本発明による広帯域ＰＬＬ回路の一実施
例を説明するための構成図で、図中、１はＰＬＬ（Phas
e Locked Loop：位相同期ループ）回路、２は位相比較
器、３はチャージポンプ、４はＬＰＦ（Low Pass Filte
r：ローパスフィルタ）、５はＶＣＯ（Voltage Control
led Oscillator：電圧制御発振器）、６は分周器、７は
Ｄ／Ａ変換器、８はＡ／Ｄ変換器である。
する。図１は、本発明による広帯域ＰＬＬ回路の一実施
例を説明するための構成図で、図中、１はＰＬＬ（Phas
e Locked Loop：位相同期ループ）回路、２は位相比較
器、３はチャージポンプ、４はＬＰＦ（Low Pass Filte
r：ローパスフィルタ）、５はＶＣＯ（Voltage Control
led Oscillator：電圧制御発振器）、６は分周器、７は
Ｄ／Ａ変換器、８はＡ／Ｄ変換器である。
【００１５】ＰＬＬ回路１は、位相比較器２とチャージ
ポンプ３とＬＰＦ４とＶＣＯ５及び分周器６とからなっ
ている。前記ＶＣＯ５は、自走周波数をPixel Rate の
周波数近くへ制御する制御入力Ｖｉ2と、ＰＬＬにより
位相をロックするための制御入力Ｖｉ1を持っている。
また、前記位相比較器２は、例えば、液晶ディスプレイ
における水平同期信号である基準信号ＲＩＮと、前記Ｖ
ＣＯ５からの信号を前記分周器６で分周した可変信号
（ＶＩＮ）との位相差を検出するものであり、ＲＩＮと
ＶＩＮとの位相差が、ある範囲内になれば、位相をロッ
クするようになっている。
ポンプ３とＬＰＦ４とＶＣＯ５及び分周器６とからなっ
ている。前記ＶＣＯ５は、自走周波数をPixel Rate の
周波数近くへ制御する制御入力Ｖｉ2と、ＰＬＬにより
位相をロックするための制御入力Ｖｉ1を持っている。
また、前記位相比較器２は、例えば、液晶ディスプレイ
における水平同期信号である基準信号ＲＩＮと、前記Ｖ
ＣＯ５からの信号を前記分周器６で分周した可変信号
（ＶＩＮ）との位相差を検出するものであり、ＲＩＮと
ＶＩＮとの位相差が、ある範囲内になれば、位相をロッ
クするようになっている。
【００１６】一方、前記位相比較器２によって検出され
た位相差が、ある範囲内に入っていなければ、前記チャ
ージポンプ３が前記位相比較器２による位相差によっ
て、例えば、ＲＩＮの位相がＶＩＮの位相より進んでい
る時はＵＦ信号を出力し、ＶＩＮの位相がＲＩＮの位相
より進んでいる時は、ＤＦ信号を出力するようになって
いる。なお、この時の信号は誤差電圧として前記ＬＰＦ
４に出力され、該ＬＰＦ４によって低周波成分だけ取り
出され、前記ＶＣＯ５に制御電圧として出力される。
た位相差が、ある範囲内に入っていなければ、前記チャ
ージポンプ３が前記位相比較器２による位相差によっ
て、例えば、ＲＩＮの位相がＶＩＮの位相より進んでい
る時はＵＦ信号を出力し、ＶＩＮの位相がＲＩＮの位相
より進んでいる時は、ＤＦ信号を出力するようになって
いる。なお、この時の信号は誤差電圧として前記ＬＰＦ
４に出力され、該ＬＰＦ４によって低周波成分だけ取り
出され、前記ＶＣＯ５に制御電圧として出力される。
【００１７】また、前記ＶＣＯ５は自走周波数を発振す
るようになっており、ＬＰＦ４において制御電圧が生じ
た場合、該制御電圧に基づいた周波数に変換されるよう
になっていると共に、Ｄ／Ａ変換器７からの制御電圧に
より自走周波数を大きく可変できるようになっている。
そして、この変換された周波数は前記分周器６によって
１／ｎに分周された後、前記位相比較器２に出力される
ようになっている。このとき、ＶＣＯ５の出力信号の位
相は、位相ロックされたＶＩＮの立ち上がりがこのＶＣ
Ｏ５出力信号の立ち上がり（立ち下がり）となるように
なっている。また、周波数は、映像信号のPixel Rate
と同じになっている。
るようになっており、ＬＰＦ４において制御電圧が生じ
た場合、該制御電圧に基づいた周波数に変換されるよう
になっていると共に、Ｄ／Ａ変換器７からの制御電圧に
より自走周波数を大きく可変できるようになっている。
そして、この変換された周波数は前記分周器６によって
１／ｎに分周された後、前記位相比較器２に出力される
ようになっている。このとき、ＶＣＯ５の出力信号の位
相は、位相ロックされたＶＩＮの立ち上がりがこのＶＣ
Ｏ５出力信号の立ち上がり（立ち下がり）となるように
なっている。また、周波数は、映像信号のPixel Rate
と同じになっている。
【００１８】ＰＬＬ回路の動作は、以下の手順で行われ
る。 （１）映像信号が入力された時又はモードが変わった
時、ＶＣＯ５の制御電圧Ｖｉ1をＡ／Ｄ変換器８により
読み取る。 （２）制御電圧Ｖｉ1がＰＬＬの引き込み範囲内（図２
に示す２Ｖ〜６Ｖ）よりはずれて高い場合は、Ｄ／Ａ変
換器７の出力電圧を上げ、ＶＣＯ５の制御電圧Ｖｉ2に
加えて前記（１）に戻る。 （３）制御電圧Ｖｉ1がＰＬＬの引き込み範囲を外れて
低い場合は、Ｄ／Ａ変換器７の出力電圧を下げ、図３に
示すＶＣＯ５の制御電圧Ｖｉ2に加えて前記（１）に戻
る。 （４）制御電圧Ｖｉ1がＰＬＬの引き込み範囲内であれ
ば、Ｄ／Ａ変換器７の出力電圧を固定し、通常のＰＬＬ
動作を行う。
る。 （１）映像信号が入力された時又はモードが変わった
時、ＶＣＯ５の制御電圧Ｖｉ1をＡ／Ｄ変換器８により
読み取る。 （２）制御電圧Ｖｉ1がＰＬＬの引き込み範囲内（図２
に示す２Ｖ〜６Ｖ）よりはずれて高い場合は、Ｄ／Ａ変
換器７の出力電圧を上げ、ＶＣＯ５の制御電圧Ｖｉ2に
加えて前記（１）に戻る。 （３）制御電圧Ｖｉ1がＰＬＬの引き込み範囲を外れて
低い場合は、Ｄ／Ａ変換器７の出力電圧を下げ、図３に
示すＶＣＯ５の制御電圧Ｖｉ2に加えて前記（１）に戻
る。 （４）制御電圧Ｖｉ1がＰＬＬの引き込み範囲内であれ
ば、Ｄ／Ａ変換器７の出力電圧を固定し、通常のＰＬＬ
動作を行う。
【００１９】
【発明の効果】以上の説明から明らかなように、本発明
によると、位相比較器とローパスフィルタと電圧制御発
振器とを順に配し、該電圧制御発振器の出力側に出力信
号を分周して前記位相比較器に供給するための分周器が
設けられているＰＬＬ回路であって、前記電圧制御発振
器の制御電圧入力を２系統にすることにより、一方をＰ
ＬＬコントロール入力、他方を周波数変更入力とするこ
とにより、広い周波数を一つのＶＣＯでカバーする。そ
のため、高価なＶＣＯは１つですみ、部品点数を減ら
し、シンプルな回路構成となる。さらに、位相ロック時
のＰＬＬ動作は、ＶＣＯの制御電圧Ｖｉ1に対して出力
周波数の変化を小さくすることができ、安定な回路動作
となる。また、バンド切替えの必要もなく、広い範囲で
のＰＬＬ動作を行うことができる。
によると、位相比較器とローパスフィルタと電圧制御発
振器とを順に配し、該電圧制御発振器の出力側に出力信
号を分周して前記位相比較器に供給するための分周器が
設けられているＰＬＬ回路であって、前記電圧制御発振
器の制御電圧入力を２系統にすることにより、一方をＰ
ＬＬコントロール入力、他方を周波数変更入力とするこ
とにより、広い周波数を一つのＶＣＯでカバーする。そ
のため、高価なＶＣＯは１つですみ、部品点数を減ら
し、シンプルな回路構成となる。さらに、位相ロック時
のＰＬＬ動作は、ＶＣＯの制御電圧Ｖｉ1に対して出力
周波数の変化を小さくすることができ、安定な回路動作
となる。また、バンド切替えの必要もなく、広い範囲で
のＰＬＬ動作を行うことができる。
【図１】本発明による広帯域ＰＬＬ回路の一実施例を説
明するための構成図である。
明するための構成図である。
【図２】本発明における電圧制御発振器の入出力周波数
特性を示す図である。
特性を示す図である。
【図３】本発明における電圧制御発振器の他の入出力周
波数特性を示す図である。
波数特性を示す図である。
【図４】従来の液晶ディスプレイのブロック図である。
【図５】図４におけるＰＬＬ回路の構成図である。
【図６】図５におけるＰＬＬ回路の位相ロック時のタイ
ミングチャートである。
ミングチャートである。
【図７】従来の他のＰＬＬ回路を示す図である。
【図８】従来の電圧制御発振器の入出力周波数特性を示
す図である。
す図である。
１…ＰＬＬ（Phase Locked Loop：位相同期ループ）回
路、２…位相比較器、３…チャージポンプ、４…ＬＰＦ
（Low Pass Filter：ローパスフィルタ）、５…ＶＣＯ
（Voltage Controlled Oscillator：電圧制御発振
器）、６…分周器、７…Ｄ／Ａ変換器、８…Ａ／Ｄ変換
器。
路、２…位相比較器、３…チャージポンプ、４…ＬＰＦ
（Low Pass Filter：ローパスフィルタ）、５…ＶＣＯ
（Voltage Controlled Oscillator：電圧制御発振
器）、６…分周器、７…Ｄ／Ａ変換器、８…Ａ／Ｄ変換
器。
Claims (2)
- 【請求項１】 位相比較器とローパスフィルタと電圧制
御発振器とを接続し、該電圧制御発振器の出力側に出力
信号を分周して前記位相比較器に供給するための分周器
を設けた位相同期ループ回路において、前記電圧制御発
振器が電圧制御入力を２系統有し、一方の電圧制御入力
に前記ローパスフィルタの出力を接続して位相同期ルー
プ制御を行い、他方の電圧制御入力を周波数変更に用い
ることを特徴とする広帯域位相同期ループ回路。 - 【請求項２】 基準信号と可変信号との位相を比較して
位相差を検出する位相比較器と、該位相比較器により検
出される位相差によって誤差信号を出力するチャージポ
ンプと、該チャージポンプからの誤差信号の低周波成分
のみを取り出し、制御電圧として出力するローパスフィ
ルタと、該ローパスフィルタからの制御電圧を入力と
し、該制御電圧に基づいた周波数に変換する電圧制御発
振器と、該電圧制御発振器からの出力信号を分周して可
変信号を前記位相比較器に入力する分周器と、前記電圧
制御発振器の自走周波数を大きく可変できる制御電圧を
出力するＤ／Ａ変換器とから成り、前記電圧制御発信器
が制御電圧入力を２系統有することを特徴とする広帯域
位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6073455A JPH07283728A (ja) | 1994-04-12 | 1994-04-12 | 広帯域位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6073455A JPH07283728A (ja) | 1994-04-12 | 1994-04-12 | 広帯域位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283728A true JPH07283728A (ja) | 1995-10-27 |
Family
ID=13518739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6073455A Pending JPH07283728A (ja) | 1994-04-12 | 1994-04-12 | 広帯域位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283728A (ja) |
-
1994
- 1994-04-12 JP JP6073455A patent/JPH07283728A/ja active Pending
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