JPH0728562A

JPH0728562A - リセット装置

Info

Publication number: JPH0728562A
Application number: JP5193938A
Authority: JP
Inventors: Yoshinori Ahiko; 嘉則阿彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-07-10
Filing date: 1993-07-10
Publication date: 1995-01-31
Anticipated expiration: 2011-06-19
Also published as: JP2508976B2

Abstract

(57)【要約】【目的】リセットスイッチがシステムイニシャライズ
だけでなく複数の機能を併せ持つことが可能となるリセ
ット装置を提供する。【構成】システムがイニシャライズされた後の最初の
リセットスイッチ部２の起動により、リセット監視パル
ス発生部４は、一定幅のパルス信号を発生し、このリセ
ット監視パルス発生部４からパルスが出力されている間
に、リセットスイッチ部２が先の第１回目の起動を含め
てＷ回起動されたことがカウンタ部３によって検出され
ると、デコーダ部５からは、その時からリセット監視パ
ルス発生部４からのパスル信号の出力が終了するまでの
間、デコード信号としてのシステムリセット信号が出力
されるようになっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器のリセット装
置に関し、特に、コンピュータシステムのリセット装置
の改良に関する。

【０００２】

【従来の技術】いわゆるパソコンに代表されるマイクロ
プロセッサを用いた電子機器には、一般に、電源投入後
のシステムのイニシャライズを行うためのリセットスイ
ッチが設けられており、従来、このリセットスイッチ
は、システムのイニシャライズ専用の機能しか有してお
らず、他の機能を併せ持つようなことはなかった。一
方、上述のようなマイクロプロセッサを用いた電子機器
のなかでもＣＲＴ等の表示部を有するような装置におけ
るシステム設定は、表示部の画面上で設定できるように
したものが多い。そして、このような装置においては、
例えば、電源投入時に、キーボードの中の特定のキーが
押下されたこと、または、電源が既に投入されている場
合には、特定の複数のキーが押下されたことを、マイク
ロプロセッサが実行するプログラムによって検出して、
システム設定のためのいわゆるメニュー画面が表示され
るようになっていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上述の
ようにリセットを行うスイッチと、システム設定を行う
スイッチとを別個に設けることは、操作性の点だけに着
目すれば、使用者、特に、この種の装置に関する知識に
疎い者にとっては、使用し易いという利点がある半面、
一つの機能に対して専用のキーを設けることは、それだ
け部品点数を増やして装置の高価格化を招くと共に、限
られた実装スペースの中で、各部品に割り当てられるス
ペースがさらに小さくなるので却って操作性の低い部品
配置を招く畏れがあるという問題がある。また、複数の
キーを操作することによりシステム設定画面が得られる
ような構成とすることは、却って操作性を低下させるこ
ととなる。このため、例えば、システム設定を行うメニ
ュー画面を呼出すための専用のキーを設けることが考え
られるが、実装スペースを要するだけでなく、部品点数
を増やすこととなり、結局、装置の高価格化を招いてし
まうという問題があった。

【０００４】本発明は、このような従来の課題を解決す
るためになされたものであり、リセットスイッチがシス
テムイニシャライズだけでなく複数の機能機能を併せ持
つことが可能となるリセット装置を提供することを目的
とする。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、スイッチ操作の度毎に信号を発生するリ
セットスイッチ手段と、前記リセットスイッチ手段から
の信号の出力回数を計数し、該計数値が設定値に達した
か否かを検知する計数検知手段と、システムリセット後
に最初に行われた前記リセットスイッチ手段の操作によ
って一定幅のパルス信号を出力するリセット監視パルス
発生手段と、前記リセット監視パルス発生手段により一
定幅のパルスが出力されている間、前記計数検知手段に
よって前記リセットスイッチ手段からの信号出力回数が
設定値に達したことが検出された場合にデコード信号を
出力するデコード手段とを具備して構成されている。特
に、好ましい態様では、計数検知手段は、複数の設定値
を設定することができる。

【０００６】

【作用】本発明では、リセットスイッチ手段が、リセッ
ト監視パルス手段により発生された一定幅のパルスが出
力されている間に、所定回数、すなわち、計数検知手段
において予め設定された数だけ操作されると、デコード
手段からデコード信号が出力されるので、このデコード
信号をシステムリセット信号とすることにより、リセッ
トスイッチ手段が計数検知手段の設定値以外の回数操作
された際にはこのリセットスイッチ手段の動作をシステ
ムリセット以外の動作開始とすることが可能となるもの
である。

【０００７】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。本リセット装置の構成を図１に示
す。図１に示すように、本リセット装置は、ＣＰＵ１を
中心に構成されるマイクロコンピュータシステムのシス
テムリセットを行うリセットスイッチ部２と、このリセ
ットスイッチ部２の起動回数を計数するカウンタ部３
と、リセットスイッチ部２の起動によって一定の幅のパ
ルスを発生するリセット監視パルス発生部４と、カウン
タ部３及びリセット監視パルス発生部４の出力信号をデ
コードするデコーダ部５とを備えて構成されている。

【０００８】リセットスイッチ部２は、例えば、使用者
が図示しない操作部を押下する度に、リセットスイッチ
起動パルスを発生するものである。本実施例において
は、図２（ａ），（ｂ）に示されたように、リセットス
イッチ部２の起動時に論理Ｈｉｇｈの状態から論理Ｌｏ
ｗの状態に立ち下がって一定時間だけ論理Ｌｏｗの状態
となるいわゆる負論理信号が出力されるようになってい
るものである。尚、このリセットスイッチ部２から出力
される信号は、周辺の回路の誤動作を防止するために、
公知・周知の回路技術によりノイズが除去されているも
のとする。

【０００９】カウンタ部３は、リセットスイッチ部２の
起動回数、すなわち、本実施例においては、論理Ｌｏｗ
の負論理信号が出力された回数を計数するもので、計数
値が予め設定された回数、例えば、Ｗ回に達した際に検
知信号として後述するように論理Ｌｏｗの信号を出力す
るようになっている。

【００１０】リセット監視パルス発生部４は、リセット
スイッチ部２がシステムリセット後に最初に起動された
時に一定のパルス幅を有するリセット監視パルスを発生
するもので、パルス幅は任意に可変できるようになって
いるものである。このリセット監視パルス発生部４
は、例えば、モノステーブル・マルチバイブレータやプ
ログラマブルカウンタを用いることにより、また、ソフ
トウェアでカウンタ値を設定する構成を採ることにより
実現されるものである。このリセット監視パルス発生部
４と前述のカウンタ部３は共に、外部から入力される同
期クロックパルス（以下「同期ＣＬＫ」と言う。）に同
期して動作するようになっている。

【００１１】デコーダ部５は、リセット監視パルス発生
部４から一定パルス幅のリセット監視パルス信号が出力
されている間に、カウンタ部３によって上述したように
計数値Ｗが検出された時にシステムリセット信号を出力
するものである（詳細は後述）。

【００１２】図２には本装置の主要部におけるタイミン
グ図が示されており、以下、同図を参照しつつ本装置の
動作について説明する。先ず、リセット監視パルス発生
部４から一定パルス幅のリセット監視パルスが出力され
ている間に、リセットスイッチ部２が１回限り起動され
る場合について図２（ａ）を参照しつつ説明する。リセ
ットスイッチ部２が起動されると、その出力は論理Ｈｉ
ｇｈから論理Ｌｏｗに立ち下がり、一定時間の後再び論
理Ｈｉｇｈとなる。そして、リセット監視パルス発生部
４においては、リセットスイッチ部２の出力が論理Ｈｉ
ｇｈから論理Ｌｏｗに立ち下がった後に、最初に入力さ
れた同期ＣＬＫの立ち上がり時に、リセットスイッチ部
２の論理Ｌｏｗ出力が読み込まれることによって、予め
設定されている時間幅だけの論理Ｌｏｗのリセット監視
パルスが出力されることとなる。

【００１３】このリセット監視パルス発生部４の負論理
出力は、例えば、ＣＰＵ１の割り込み信号として利用で
きるものであり、この信号をシステムの割り込みコント
ローラ（図示せず）への入力とした場合、ＣＰＵ１は割
り込み処理に入ることとなる。そして、割り込み処理に
おいては、ユザーによりリセットスイッチ部２が起動さ
れたことによる割り込み要求の発生であると判断するこ
ととなる。尚、この場合、ファームウェアは、ある適切
な時間待機状態となるようにプログラムされている。こ
れは、上述したユーザの操作によるリセットスイッチ部
２の起動に基づく割り込みの発生の後に、システムリセ
ット信号が発生する可能性があるためである。この待機
時間は、リセット監視パルス発生部４から発生されるリ
セット監視パルスのパルス幅より長い分には問題がない
ものである。

【００１４】一方、カウンタ部３においては、リセット
スイッチ部２の出力が論理Ｈｉｇｈから論理Ｌｏｗに変
化した直後に、最初に入力された同期ＣＬＫの立ち上が
りで、リセットスッチ部２の論理Ｌｏｗが読み込まれる
ことによって、計数値が１となる。そして、この時点で
は、カウンタ部３の計数値が未だ設定値ｗに達していな
いので、カウンタ部３の出力は変化することなく論理Ｈ
ｉｇｈとなったままである。

【００１５】リセット監視パルス発生部４が一定パルス
幅のリセット監視パルスを出力し終えるまでの間に、リ
セットスイッチ部２の起動が先の第１回目の起動以後な
いものとすると、結局、カウンタ部３の計数値が１のま
まであるので、カウンタ部３の出力は、リセット監視パ
ルス発生部４がリセット監視パルスを出力を終えても、
論理Ｈｉｇｈのままとなる。

【００１６】デコーダ部５においては、カウンタ部３の
出力とリセット監視パルス発生部４からのリセット監視
パルスとの論理和の反転出力、すなわち、換言すれば、
負論理入力の論理積がとられる結果、その出力は論理Ｈ
ｉｇｈの状態が、リセットスイッチ部２の一回の動作に
よりなんら影響されることなく保持される。

【００１７】このように、リセットスイッチ部２の起動
が一回しか行われなかった場合には、システムリセット
を行うことなくＣＰＵ１に処理を続行させるようにして
よく、この場合、例えば、図示されないＣＲＴにシステ
ムの設定画面を表示させることによって、リセットスイ
ッチ部２の１回の起動がシステム設定画面の呼出スイッ
チとして機能した如くにユーザに認識させることが可能
となるものである。

【００１８】次に、リセット監視パルスの出力期間に、
リセットスイッチ部２がカウンタ部３の設定計数値のＷ
回起動された場合について、図２（ｂ）を参照しつつ説
明する。リセットスイッチ部２の最初の起動によって割
り込み信号としての機能を果たすリセット監視パルスが
発生する点については、図２（ａ）の場合と同様であ
る。リセットスイッチ部２の起動がＷ回目となると、カ
ウンタ部３においては、リセットスイッチ部２の出力が
論理Ｌｏｗになった後に最初に入力された同期ＣＬＫの
立ち上がりで、この論理Ｌｏｗが読み込まれて計数値が
Ｗとなる。そして、この時同時に、カウンタ部３の出力
は論理Ｈｉｇｈから論理Ｌｏｗに立ち下がることとな
る。

【００１９】本実施例のデコーダ部５は、先に述べたよ
うに、リセット監視パルス発生部４からリセット監視パ
ルスが発生されており且つカウンタ部３の計数値が設定
値に達した状態において、論理Ｌｏｗのリセット監視パ
ルスを出力するものであるので、図２（ｂ）に示された
例においては、カウンタ部３の出力が論理Ｌｏｗに変化
した時点から、リセット監視パルス発生部４の出力が論
理Ｈｉｇｈに立ち上がる時点までの間、論理Ｌｏｗの信
号がシステムリセット信号としてデコーダ部５から出力
されることとなる。

【００２０】このようにデコーダ部５から出力された論
理Ｌｏｗの出力信号は、従来のＣＰＵを有してなるこの
種の装置における、いわゆるシステムリセット信号とし
て用いることが可能なものである。すなわち、ユーザに
より、リセットスイッチ部２がリセット監視パルスの出
力中に一回起動された場合、リセットスイッチ部２は、
図示されないＣＲＴ等の表示部にシステム設定画面を表
示するための画面呼出スイッチとしての機能を果たす一
方、リセット監視パルスの出力中にリセットスイッチ部
２がＷ回起動された場合、リセットスイッチ部２は、シ
ステムリセットとしての機能を果たすこととなるもので
ある。尚、本実施例においては、システムイニシャライ
ズが生じた際、ＣＰＵ１はカウンタリセット回路６を介
してカウンタ部３がリセットされるようになっている。
具体的には、カウンタ部３の出力が論理Ｈｉｇｈに設定
されることとなる。

【００２１】次に、図３を参照しつつ第２の実施例につ
いて説明する。尚、図１に示された構成要素と同一のも
のについては、同一の符号を付してその説明を省略し、
以下の説明においては、異なる点を中心に説明するもの
とする。この第２の実施例は、図１に示された第１の実
施例のカウンタ部３においては、一つの計数値しか設定
できず、それに対応してデコーダ部５は、一種類の状態
しかデコードできないのに対して、この第２の実施例
は、カウンタ部３０に同時にＮ個の計数値が設定可能で
あり、デコーダ部５０もＮ個の状態のデコードが可能と
なっている点が第１の実施例と異なっているものであ
る。すなわち、この第２の実施例におけるカウンタ部３
０は、例えば、Ｎ個のカウンタ回路３０Ａから構成され
ており、各カウンタ回路３０Ａはそれぞれ異なる計数値
が設定されており、設定された計数値に達すると、その
出力には論理Ｌｏｗの信号が出力される点においては、
図１に示された第１の実施例のカウンタ部３０と同一で
ある。

【００２２】デコーダ部５０は、カウンタ部３０からの
Ｎ個の出力信号をデコードするようになっている。すな
わち、本実施例においては、デコード部５から出力され
る信号は、カウンタ部３において計数された値によって
そのパルス幅が異なるようになっている。

【００２３】次に、第２の実施例の装置の動作について
説明する。先ず、リセットスイッチ部２が一度起動され
ると、その時点からリセット監視パルスが一定時間発生
する点においては、図１に示された第１の実施例と同様
である。そして、リセット監視パルスが発生している間
に、カウンタ部３０の計数値がカウンタ部３０に設定さ
れたＮ個の計数値のいずれかに、達することよって、デ
コーダ部５０からはその計数値に対応したパルス幅を有
するデコード信号が得られるようになっている。そし
て、ＣＰＵ１がこのデコード結果に応じた動作を行うよ
うに、ソフトウェア或いはファームウェアにより予め動
作を設定しておくことにより、一つのリセットスイッチ
部２でＮ個（カウンタ部３０に同時に設定可能な計数値
の数）の状態を設定できることとなる。

【００２４】上述の実施例においては、カウンタ部３０
及びリセット監視パルス発生部４の動作は、同期ＣＬＫ
の立ち上がりに同期して行われるようにしたが、これに
限定される必要はなく、同期ＣＬＫの立ち下がりで動作
するようにしても勿論よいものである。また、上述の実
施例のカウンタ部３，３０、リセット監視パルス発生部
４及びデコーダ部５，５０は、負論理を基準として動作
するように設定したが、勿論これについても負論理に限
定される必要はなく、正論理基準で動作するようにして
も、本発明の本質を変えるものではない。さらに、上述
の実施例においては、マイクロコンピュータ装置におけ
る、システムリセットに適用した場合について説明した
が、このような場合に限られる必要ななく、他の装置に
も適用可能であり、汎用的なリセット装置として応用可
能なものである。

【００２５】次に、上述したカウンタ部３、リセット監
視パルス発生部及びデコーダ部５の具体回路例について
図４及び図５を参照しつつ説明する。先ず、カウンタ部
３は、４つのＤ型フリップフロップを主な構成要素とし
て１６進カウンタが形成されてなるものである。このカ
ウンタ部３は、カウンタリセット回路６を介してＣＰＵ
１により１及至１６の計数値の設定が可能ないわゆるダ
ウンカウンタとなっている。ここで、カウンタ部３の主
な構成要素であるフリップフロップの条件としては、い
わゆるダイレクトリセット方式であること、リセット優
先方式であること、立上りエッジ検出であること、が満
たされればＤ型フリップフロップに限られる必要はな
い。また、この回路例においては、カウンタ部３の設定
値は３となっている。

【００２６】さらに、このカウンタ部３は、リセットス
イッチ部２の出力信号をＤ型フリップフロップの同期Ｃ
ＬＫとして動作するように構成されている。

【００２７】リセット監視パルス発生部４は、ワンショ
ットマルチバイブレータをＩＣ化したＬＳ１２３を用い
て構成されており、その出力パルス幅はいわゆる外付け
の抵抗７とコンデンサ８の大きさによって設定されるも
のである。この具体回路例においては、このリセット監
視パルス発生部４の出力は、アナログスイッチ回路９の
イネーブル端子に接続されており、このイネーブル端子
に論理値Ｌｏｗのリセット監視パルスが印加されている
間、アナログスイッチ回路９を介してリセットスイッチ
部２の出力信号がカウンタ部３へ入力されるようになっ
ている。

【００２８】次に、この具体回路例の動作について図５
を参照しつつ説明する。ここで、図５（ａ）はリセット
監視パルス出力中にリセットスイッチ部２が１回しか操
作されなかった場合を、図５（ｂ）はリセット監視パル
ス出力中にリセットスイッチ部２が設定回数操作された
場合をそれぞれ示すものである。先ず、リセット監視パ
ルス出力中にリセットスイッチ部２が１回しか操作され
なかった場合について説明する。

【００２９】カウンタ部３のプリセットは、直前に生じ
たシステムイニシャライズによって行われるようになっ
ている。すなわち、システムイニシャライズ信号の論理
Ｌｏｗから論理Ｈｉｇｈへの立上がりにおいて、カウン
タリセット回路６を介してＤ型フリップフロップの出力
ＱA、ＱBが共に１となるように信号が入力されるように
なっている。この時、同時に論理Ｌｏｗのリセット監視
パルスが発生する。そして、このリセット監視パルスの
出力中に、リセットスイッチ部２が１回操作されると、
論理Ｌｏｗのリセット起動パルスがカウンタ部２に入力
され、カウンタ部２はこのリセット起動パルスの立上が
りにおいて設定値を１つ減らすこととなる。この実施例
においてカウンタ部２は、設定値分だけ計数すると、各
Ｄ型フリップフロップのＱ出力が零となるように構成さ
れている。

【００３０】そして、リセット監視パルスの出力中にリ
セットスイッチ部２が１回だけしか操作されない場合に
は、デコード信号は出力されず、その出力は論理Ｈｉｇ
ｈのままである。

【００３１】次に、リセット監視パルスの出力中にリセ
ットスイッチ部２が所定回数（この実施例においては３
回）操作された場合について説明する。尚、カウンタ部
２のプリセット及びリセット監視パルスの発生について
は、先の図５（ａ）の場合と同様であるので再度の説明
は省略し、以下、異なる点を中心に説明する。リセト監
視パルスの出力中に、リセットスイッチ部２が３回操作
されると、３回目のリセットスイッチ起動パルスの論理
Ｌｏｗから論理Ｈｉｇｈへの立上がりにおいて、カウン
タ部３の計数値は零となるため、デコード部５からは論
理Ｌｏｗのデコード信号が出力され、４回目のリセット
スイッチ部２の起動に伴うリセットスイッチ起動パルス
の論理Ｌｏｗから論理Ｈｉｇｈへの立上がりにおいて、
デコード信号の出力が終了されることとなる。以上好ま
しい実施例をあげて本発明を説明したが、本発明は必ず
しも上記実施例に限定されるものではない。

【００３２】

【発明の効果】以上説明したように、本発明のリセット
装置によれば、リセットスイッチ手段が所定時間内に、
所定の回数操作された時に初めてシステムリセット信号
が出力されるような構成とすることにより、リセットス
イッチ手段が所定の回数以外操作された場合には、これ
をシステムリセット以外の動作開始信号とすることがで
きるので、一つのリセットスイッチ手段により複数の機
能を実行することができ、そのため、従来と異なり機能
毎に操作キーを設ける必要がなくなり、装置の簡略化が
図れ、ひいては安価な装置を提供することができる。ま
た、リセットスイッチ手段の１回の操作だけでは、即座
にシステムリセットとならないようにすることができる
ので、過ってリセットスイッチ手段を１回操作したよう
な場合の不用意なシステムリセットを回避することがで
き、装置の安全な動作を確保できるという効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるリセット装置の
主要部の構成を示すブロック図である。

【図２】第１の実施例によるリセット装置の動作を説
明するための主要部のタイミング図である。

【図３】本発明の第２の実施例によるリセット装置の
主要部の構成を示すブロック図である。

【図４】本発明に係るリセット装置の具体回路例を示
す回路図である。

【図５】図４に示された回路動作を説明するための主
要部のタイミング図である。

【符号の説明】

１ＣＰＵ２リセットスイッチ部３，３０カウンタ部４リセット監視パルス発生部５，５０デコーダ部６カウンタリセット回路

Claims

【特許請求の範囲】

【請求項１】スイッチ操作の度毎に信号を発生するリ
セットスイッチ手段と、前記リセットスイッチ手段からの信号の出力回数を計数
し、該計数値が設定値に達したか否かを検知する計数検
知手段と、システムリセット後に最初に行われた前記リセットスイ
ッチ手段の操作によって一定幅のパルス信号を出力する
リセット監視パルス発生手段と、前記リセット監視パルス発生手段により一定幅のパルス
が出力されている間、前記計数検知手段によって前記リ
セットスイッチ手段からの信号出力回数が設定値に達し
たことが検出された場合にデコード信号を出力するデコ
ード手段と、を具備することを特徴とするリセット装
置。
【請求項２】計数検知手段は、複数の設定値を設定す
ることができることを特徴とする請求項１に記載のリセ
ット装置。