JPH0728669A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0728669A JPH0728669A JP5191789A JP19178993A JPH0728669A JP H0728669 A JPH0728669 A JP H0728669A JP 5191789 A JP5191789 A JP 5191789A JP 19178993 A JP19178993 A JP 19178993A JP H0728669 A JPH0728669 A JP H0728669A
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- G06F9/30058—Conditional branch instructions
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- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3636—Debugging of software by tracing the execution of the program
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Abstract
(57)【要約】
【目的】先読みされた命令の実行を外部から正確にトレ
ース可能とするマイクロプロセッサの提供。 【構成】命令デコード手段と、命令キュー手段と、前記
命令キュー手段に接続され制御コードを格納する制御記
憶手段と、命令実行手段とを備え、命令が先取り実行す
るように構成されたマイクロプロセッサにおいて、前記
命令デコード手段は、デコードした命令が分岐命令であ
る時に分岐命令デコード信号を出力し、分岐命令デコー
ド信号と命令実行手段に保持される状態レジスタのフラ
グを入力し、分岐の発生を検出した時に分岐発生検出信
号を外部に出力する分岐検出手段を備える。
ース可能とするマイクロプロセッサの提供。 【構成】命令デコード手段と、命令キュー手段と、前記
命令キュー手段に接続され制御コードを格納する制御記
憶手段と、命令実行手段とを備え、命令が先取り実行す
るように構成されたマイクロプロセッサにおいて、前記
命令デコード手段は、デコードした命令が分岐命令であ
る時に分岐命令デコード信号を出力し、分岐命令デコー
ド信号と命令実行手段に保持される状態レジスタのフラ
グを入力し、分岐の発生を検出した時に分岐発生検出信
号を外部に出力する分岐検出手段を備える。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に、先取りされた命令の実行を外部からトレース
できるマイクロプロセッサに関する。
し、特に、先取りされた命令の実行を外部からトレース
できるマイクロプロセッサに関する。
【０００２】
【従来の技術】従来この種のマイクロプロセッサとし
て、例えば図１に示すものがある（特開昭61−168046参
照）。図１に示すように、このマイクロプロセッサは、
命令を実行する命令実行部23と、先取りした命令を格納
する命令キュー15と、命令キュー15を制御する命令キュ
ー制御部18と、外部から入力される先取り無効化指示信
号線100と、外部に出力される命令読み取り指示信号線1
04とを備えている。
て、例えば図１に示すものがある（特開昭61−168046参
照）。図１に示すように、このマイクロプロセッサは、
命令を実行する命令実行部23と、先取りした命令を格納
する命令キュー15と、命令キュー15を制御する命令キュ
ー制御部18と、外部から入力される先取り無効化指示信
号線100と、外部に出力される命令読み取り指示信号線1
04とを備えている。
【０００３】命令実行部23は命令の実行を終了した時
に、命令要求信号103を介して命令キュー制御部18に対
して次の命令を要求する。命令キュー15はキューに一つ
以上の命令を格納することができれば先取り無効化指示
信号線100でマスク可能な先取り指示信号線101を介し命
令キュー制御部18に対して命令の先取りが可能なことを
知らせる。
に、命令要求信号103を介して命令キュー制御部18に対
して次の命令を要求する。命令キュー15はキューに一つ
以上の命令を格納することができれば先取り無効化指示
信号線100でマスク可能な先取り指示信号線101を介し命
令キュー制御部18に対して命令の先取りが可能なことを
知らせる。
【０００４】命令キュー制御部18は先取り指示信号線10
1がアクティブのとき、データバス８を介して命令キュ
ー15に命令を格納すると共に、命令キュー15に命令が存
在しなくなった場合、命令読み取り指示信号線104を介
し外部の記憶装置に対して新たに命令を読み込むことを
知らせる。
1がアクティブのとき、データバス８を介して命令キュ
ー15に命令を格納すると共に、命令キュー15に命令が存
在しなくなった場合、命令読み取り指示信号線104を介
し外部の記憶装置に対して新たに命令を読み込むことを
知らせる。
【０００５】さらに命令キュー制御部18は、命令実行部
23からの命令要求信号線103がアクティブのとき命令供
給指示信号線102を介し命令キュー15に対してキュー内
の命令を命令実行部23に供給することを指示する。
23からの命令要求信号線103がアクティブのとき命令供
給指示信号線102を介し命令キュー15に対してキュー内
の命令を命令実行部23に供給することを指示する。
【０００６】命令キュー制御部18からの命令供給指示信
号102を受け取った命令キュー15は命令供給線105を介し
て命令実行部23に命令を供給する。ここで、外部からの
先取り無効化指示信号線100をアクティブにすると命令
キュー15から出力される先取り指示信号線101は、ＡＮ
Ｄゲート106によりマスクされるため先取り指示信号101
は常にインアクティブとなり、命令キュー制御部18はデ
ータバス８から命令キュー15に命令を格納する動作を停
止させる。
号102を受け取った命令キュー15は命令供給線105を介し
て命令実行部23に命令を供給する。ここで、外部からの
先取り無効化指示信号線100をアクティブにすると命令
キュー15から出力される先取り指示信号線101は、ＡＮ
Ｄゲート106によりマスクされるため先取り指示信号101
は常にインアクティブとなり、命令キュー制御部18はデ
ータバス８から命令キュー15に命令を格納する動作を停
止させる。
【０００７】このため命令キュー15内の命令が全て実行
し尽くされると最終的には空となる。命令キュー15内に
命令が存在しなくなると、命令キュー制御部18は、命令
読み取り指示信号線104を介して外部の記憶装置に対し
新たに命令を読み込むことを知らせる。
し尽くされると最終的には空となる。命令キュー15内に
命令が存在しなくなると、命令キュー制御部18は、命令
読み取り指示信号線104を介して外部の記憶装置に対し
新たに命令を読み込むことを知らせる。
【０００８】このときデータバス８から読み取られた命
令は、命令キュー15を介することなく命令実行部23で実
行されるため、命令読み取り信号104は、命令実行部23
からの命令要求信号103に同期してアクティブとなる。
従って、外部から命令読み込み指示信号線104を監視す
ることにより、命令の実行をトレースすることが可能と
なる。
令は、命令キュー15を介することなく命令実行部23で実
行されるため、命令読み取り信号104は、命令実行部23
からの命令要求信号103に同期してアクティブとなる。
従って、外部から命令読み込み指示信号線104を監視す
ることにより、命令の実行をトレースすることが可能と
なる。
【０００９】
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサは、先取り無効化信号100を外部から入力
することにより、命令先取りキュー15への命令格納動作
を停止させ、命令先取りキュー15内の命令が全て実行し
尽くされた後、命令の実行完了と次の命令を読み取るた
めの命令読み取り指示信号104が同期することを利用し
て、外部から命令の実行をトレースしている。
ロプロセッサは、先取り無効化信号100を外部から入力
することにより、命令先取りキュー15への命令格納動作
を停止させ、命令先取りキュー15内の命令が全て実行し
尽くされた後、命令の実行完了と次の命令を読み取るた
めの命令読み取り指示信号104が同期することを利用し
て、外部から命令の実行をトレースしている。
【００１０】このため、前記従来のマイクロプロセッサ
においては、第１に、命令の実行をトレースするために
は、事前に先取り無効化信号100をアクティブにする必
要がある。つまり、先取り無効化信号100がインアクテ
ィブの状態では、先取りされた命令列の中に分岐命令
（分岐条件が真の条件分岐命令も含む）があった場合、
もしくは命令実行中に例外や割り込みが発生してハンド
ラに分岐した場合に、先取りされた命令の順序とは異な
った命令実行シーケンスが発生する。
においては、第１に、命令の実行をトレースするために
は、事前に先取り無効化信号100をアクティブにする必
要がある。つまり、先取り無効化信号100がインアクテ
ィブの状態では、先取りされた命令列の中に分岐命令
（分岐条件が真の条件分岐命令も含む）があった場合、
もしくは命令実行中に例外や割り込みが発生してハンド
ラに分岐した場合に、先取りされた命令の順序とは異な
った命令実行シーケンスが発生する。
【００１１】このため、外部から命令の先取りに伴う命
令読み取りバスサイクルを監視しても、実際の命令の実
行をトレースすることができない。
令読み取りバスサイクルを監視しても、実際の命令の実
行をトレースすることができない。
【００１２】第２に、先取り無効化信号100をアクティ
ブにすると命令先取り機能が停止するため命令先取り機
能が作動している場合と比較して外部から命令を読み取
るタイミングが異なってしまうという問題がある。
ブにすると命令先取り機能が停止するため命令先取り機
能が作動している場合と比較して外部から命令を読み取
るタイミングが異なってしまうという問題がある。
【００１３】第３に、先取り無効化信号100をアクティ
ブにしてから、命令キュー15が空になるまでに実行され
る命令はその実行のトレースができないという問題があ
る。
ブにしてから、命令キュー15が空になるまでに実行され
る命令はその実行のトレースができないという問題があ
る。
【００１４】従って、本発明は、前記問題点を解消し、
外部からの制御信号により命令の先き取り動作を停止さ
せることなく、先取りされた命令の実行を外部から正確
にトレースすることを可能とするマイクロプロセッサを
提供することを目的とする。
外部からの制御信号により命令の先き取り動作を停止さ
せることなく、先取りされた命令の実行を外部から正確
にトレースすることを可能とするマイクロプロセッサを
提供することを目的とする。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、命令をデコードする命令デコード手段
と、命令デコード手段によりデコードされた命令を格納
する命令キュー手段と、前記命令キュー手段に接続され
制御コードを格納する制御記憶手段と、命令を実行する
命令実行手段とを備え、命令を先取り実行するように構
成されて成るマイクロプロセッサにおいて、前記命令デ
コード手段は、デコードした命令が分岐命令である時に
分岐命令デコード信号を出力し、該分岐命令デコード信
号と前記命令実行手段に保持される状態レジスタの分岐
条件フラグを入力し、分岐の発生を検出した時に分岐発
生検出信号を外部に出力する分岐検出手段を備えたこと
を特徴とするマイクロプロセッサを提供する。
め、本発明は、命令をデコードする命令デコード手段
と、命令デコード手段によりデコードされた命令を格納
する命令キュー手段と、前記命令キュー手段に接続され
制御コードを格納する制御記憶手段と、命令を実行する
命令実行手段とを備え、命令を先取り実行するように構
成されて成るマイクロプロセッサにおいて、前記命令デ
コード手段は、デコードした命令が分岐命令である時に
分岐命令デコード信号を出力し、該分岐命令デコード信
号と前記命令実行手段に保持される状態レジスタの分岐
条件フラグを入力し、分岐の発生を検出した時に分岐発
生検出信号を外部に出力する分岐検出手段を備えたこと
を特徴とするマイクロプロセッサを提供する。
【００１６】また、本発明は、命令をデコードする命令
デコード手段と、命令デコード手段によりデコードされ
た命令を格納する命令キュー手段と、前記命令キュー手
段に接続され制御コードを格納する制御記憶手段と、命
令を実行する命令実行手段と、外部からの割り込み信号
を受け取る割り込み入力手段とを備え、命令を先取り実
行するように構成されて成るマイクロプロセッサにおい
て、前記制御記憶手段は、前記割り込み入力手段の出力
と第１のデコード手段を介して接続され、該第１のデコ
ード手段は、前記割り込み入力手段の出力をデコードし
前記制御記憶手段に対して所定の制御コードを出力する
ことを指示する制御信号を出力し、前記制御記憶手段の
出力に接続され、前記所定の制御コードをデコードして
割り込み検出信号を外部に出力する第２のデコード手段
を備えたことを特徴とするマイクロプロセッサを提供す
る。
デコード手段と、命令デコード手段によりデコードされ
た命令を格納する命令キュー手段と、前記命令キュー手
段に接続され制御コードを格納する制御記憶手段と、命
令を実行する命令実行手段と、外部からの割り込み信号
を受け取る割り込み入力手段とを備え、命令を先取り実
行するように構成されて成るマイクロプロセッサにおい
て、前記制御記憶手段は、前記割り込み入力手段の出力
と第１のデコード手段を介して接続され、該第１のデコ
ード手段は、前記割り込み入力手段の出力をデコードし
前記制御記憶手段に対して所定の制御コードを出力する
ことを指示する制御信号を出力し、前記制御記憶手段の
出力に接続され、前記所定の制御コードをデコードして
割り込み検出信号を外部に出力する第２のデコード手段
を備えたことを特徴とするマイクロプロセッサを提供す
る。
【００１７】さらに、本発明は、好ましい実施態様とし
て、分岐命令検出手段と割り込み検出信号を外部に出力
する請求項６に記載のマイクロプロセッサを提供する。
て、分岐命令検出手段と割り込み検出信号を外部に出力
する請求項６に記載のマイクロプロセッサを提供する。
【００１８】
【実施例】図面を参照して本発明の実施例を以下に説明
する。
する。
【００１９】図１は、本発明の一実施例の構成を示すブ
ロック図を示している。図２及び図３は、図１の各部の
動作を示すタイミング図である。図４は、図１に示す実
施例の制御フロー図である。
ロック図を示している。図２及び図３は、図１の各部の
動作を示すタイミング図である。図４は、図１に示す実
施例の制御フロー図である。
【００２０】図１に示すように、本発明の実施例に係る
マイクロプロセッサは、符号化された制御コードを格納
する制御記憶手段21、外部のメモリ（図示せず）をアド
レスバス７、データバス８を介してアクセスする入出力
制御部９、キャッシュメモリ10、セレクタ19,20、命令
デコーダ12、命令キュー15、命令キュー制御部18、デコ
ーダ25、状態フラグ24を備えた命令実行部23、分岐検出
部14、入力バッフ29、出力バッファ4,5,6を備え、更に
命令バス11、制御バス22等の内部バスが設けられてい
る。
マイクロプロセッサは、符号化された制御コードを格納
する制御記憶手段21、外部のメモリ（図示せず）をアド
レスバス７、データバス８を介してアクセスする入出力
制御部９、キャッシュメモリ10、セレクタ19,20、命令
デコーダ12、命令キュー15、命令キュー制御部18、デコ
ーダ25、状態フラグ24を備えた命令実行部23、分岐検出
部14、入力バッフ29、出力バッファ4,5,6を備え、更に
命令バス11、制御バス22等の内部バスが設けられてい
る。
【００２１】キャッシュメモリ10は、入出力制御部９に
接続され、入出力制御部９がデータバス８を介して外部
メモリから読み込んだ命令を格納する。
接続され、入出力制御部９がデータバス８を介して外部
メモリから読み込んだ命令を格納する。
【００２２】セレクタ19は、入出力制御部９の出力とキ
ャッシュメモリ10の出力のいずれか一方を選択し命令バ
ス11に出力する。
ャッシュメモリ10の出力のいずれか一方を選択し命令バ
ス11に出力する。
【００２３】命令デコーダ12は、命令バス11に接続さ
れ、命令バス11から取り込んだ命令を解読する。
れ、命令バス11から取り込んだ命令を解読する。
【００２４】命令キュー15は、命令デコーダ12に接続さ
れ、命令キュー書き込み信号ＩＤＱＷ16により命令デコ
ーダ12でデコードされたデコード済み命令を取り込み、
命令キュー読み出し信号ＩＤＱＡＣＫ17により取り込ん
だデコード済み命令を、例えば先入れ先出し式に、制御
記憶手段21に出力する。
れ、命令キュー書き込み信号ＩＤＱＷ16により命令デコ
ーダ12でデコードされたデコード済み命令を取り込み、
命令キュー読み出し信号ＩＤＱＡＣＫ17により取り込ん
だデコード済み命令を、例えば先入れ先出し式に、制御
記憶手段21に出力する。
【００２５】制御記憶手段21は、本実施例においては、
マイクロプログラムを格納したＲＯＭから構成される。
命令デコーダ12によってデコードされた命令の所定のビ
ットに基づき、命令をマイクロプログラムで実行する
か、又はハードワイヤード（布線）回路で実行するかが
決まる。
マイクロプログラムを格納したＲＯＭから構成される。
命令デコーダ12によってデコードされた命令の所定のビ
ットに基づき、命令をマイクロプログラムで実行する
か、又はハードワイヤード（布線）回路で実行するかが
決まる。
【００２６】命令をマイクロプログラムで実行する場
合、デコードされた命令の所定のビットフィールドがマ
イクロプログラムのＲＯＭのアドレスとしてして構成さ
れ、該アドレスを参照して制御コードが制御記憶手段21
から出力される。制御コードは、例えば命令実行部23の
演算回路の処理動作の制御を指定する情報と現在のマイ
クロ命令の次に実行するマイクロプログラムのアドレス
を含んでいる。
合、デコードされた命令の所定のビットフィールドがマ
イクロプログラムのＲＯＭのアドレスとしてして構成さ
れ、該アドレスを参照して制御コードが制御記憶手段21
から出力される。制御コードは、例えば命令実行部23の
演算回路の処理動作の制御を指定する情報と現在のマイ
クロ命令の次に実行するマイクロプログラムのアドレス
を含んでいる。
【００２７】ハードワイヤード回路で実行される命令
は、命令デコーダ12によってデコードされたコード自体
が命令実行部23の各演算回路の処理動作を指定するよう
に構成されているため、制御記憶手段21に転送されるこ
となく命令キュー15から制御バス22を介して直接命令実
行部23に転送され、命令実行部23においてハードワイヤ
ード回路でデコードされ各演算回路が作動される。
は、命令デコーダ12によってデコードされたコード自体
が命令実行部23の各演算回路の処理動作を指定するよう
に構成されているため、制御記憶手段21に転送されるこ
となく命令キュー15から制御バス22を介して直接命令実
行部23に転送され、命令実行部23においてハードワイヤ
ード回路でデコードされ各演算回路が作動される。
【００２８】セレクタ20は、命令キュー15の出力と制御
記憶手段21の出力の一方を選択し制御バス22に出力す
る。制御バス22は制御記憶手段21にフィードバックする
制御信号を含んでいる。
記憶手段21の出力の一方を選択し制御バス22に出力す
る。制御バス22は制御記憶手段21にフィードバックする
制御信号を含んでいる。
【００２９】命令キュー制御部18は、制御バス22に接続
され、制御バス22に送出された制御コードに従って命令
キュー書き込み信号ＩＤＱＷ16と命令キュー読み出し信
号ＩＤＱＡＣＫ17を生成する。
され、制御バス22に送出された制御コードに従って命令
キュー書き込み信号ＩＤＱＷ16と命令キュー読み出し信
号ＩＤＱＡＣＫ17を生成する。
【００３０】出力バッファ５は、命令キュー読み出し信
号ＩＤＱＡＣＫ17を命令実行開始信号ＥＸＥＳＴ３とし
て外部に出力する。
号ＩＤＱＡＣＫ17を命令実行開始信号ＥＸＥＳＴ３とし
て外部に出力する。
【００３１】入力バッファ29は、外部からの割り込み信
号であるマスカブル（マスク可能な）割り込み信号ＩＮ
Ｔ27やノンマスカブル（マスク不能な）割り込み信号Ｎ
ＭＩ28を受け取り、デコーダ25に出力する。
号であるマスカブル（マスク可能な）割り込み信号ＩＮ
Ｔ27やノンマスカブル（マスク不能な）割り込み信号Ｎ
ＭＩ28を受け取り、デコーダ25に出力する。
【００３２】デコーダ25は、この入力バッファ29の出力
をデコードし制御記憶手段21に対して割り込み処理の実
行を指示する制御信号を生成する。
をデコードし制御記憶手段21に対して割り込み処理の実
行を指示する制御信号を生成する。
【００３３】命令実行部23は、制御バス22に接続され、
制御バス22を介して転送される制御コードに従って演算
処理を行ない、演算結果の状態は状態フラグ24にセット
される。
制御バス22を介して転送される制御コードに従って演算
処理を行ない、演算結果の状態は状態フラグ24にセット
される。
【００３４】状態フラグ24（「ＰＳＷ」ともいう）は、
演算回路の処理結果の状態を示すフラグで、分岐条件フ
ラグの構成としては、例えば、演算結果が負であるこ
と、演算結果がゼロであること、キャリーの有無、オー
バフローの発生等を示す各ビットから成る。状態フラグ
24は、更にゼロ除算の発生、無効演算の発生、マクク可
能な割り込みの許可レベル、ＮＭＩ（マスク不能な割り
込み）処理中等処理装置の各種状態を指示するビットを
含んでいる。条件分岐命令の実行においては、状態フラ
グ24の分岐条件フラグを参照して分岐条件の真偽が判定
され分岐発生の有無が決定される。
演算回路の処理結果の状態を示すフラグで、分岐条件フ
ラグの構成としては、例えば、演算結果が負であるこ
と、演算結果がゼロであること、キャリーの有無、オー
バフローの発生等を示す各ビットから成る。状態フラグ
24は、更にゼロ除算の発生、無効演算の発生、マクク可
能な割り込みの許可レベル、ＮＭＩ（マスク不能な割り
込み）処理中等処理装置の各種状態を指示するビットを
含んでいる。条件分岐命令の実行においては、状態フラ
グ24の分岐条件フラグを参照して分岐条件の真偽が判定
され分岐発生の有無が決定される。
【００３５】分岐命令デコード信号13は、命令デコーダ
12により生成され、デコードした命令が分岐命令である
ことを示す。
12により生成され、デコードした命令が分岐命令である
ことを示す。
【００３６】分岐検出部14は、この分岐命令デコード信
号13と、命令実行部23が保持する状態フラグ24を入力
し、無条件分岐命令がデコードされた場合、及び、分岐
条件が真である条件分岐命令がデコードされた場合に、
アクティブとなる信号を命令キュー書き込み信号ＩＤＱ
Ｗ16に同期して出力する。
号13と、命令実行部23が保持する状態フラグ24を入力
し、無条件分岐命令がデコードされた場合、及び、分岐
条件が真である条件分岐命令がデコードされた場合に、
アクティブとなる信号を命令キュー書き込み信号ＩＤＱ
Ｗ16に同期して出力する。
【００３７】出力バッファ４は、この分岐検出部14の出
力を分岐命令を要因とするパイプライン初期化信号ＰＩ
ＰＦＬＳＨＩ１として外部に出力する。信号ＰＩＰＦＬ
ＳＨＩは分岐命令の分岐発生によりパイプラインがフラ
ッシュされたことを外部に知らせるための信号である。
力を分岐命令を要因とするパイプライン初期化信号ＰＩ
ＰＦＬＳＨＩ１として外部に出力する。信号ＰＩＰＦＬ
ＳＨＩは分岐命令の分岐発生によりパイプラインがフラ
ッシュされたことを外部に知らせるための信号である。
【００３８】デコーダ26は、制御バス22に接続され、制
御バス22上の制御コードが制御分岐指示コードである場
合にアクティブとなる信号を生成する。
御バス22上の制御コードが制御分岐指示コードである場
合にアクティブとなる信号を生成する。
【００３９】出力バッファ６は、このデコーダ26の出力
信号を割り込み又は例外を要因とするパイプライン初期
化信号ＰＩＰＦＬＳＨＥ２として外部に出力する。信号
ＰＩＰＦＬＳＨＥは割り込み又は例外の発生によりプロ
グラムの流れに分岐が生じ、パイプラインがフラッシュ
されたことを外部に知らせるための信号である。
信号を割り込み又は例外を要因とするパイプライン初期
化信号ＰＩＰＦＬＳＨＥ２として外部に出力する。信号
ＰＩＰＦＬＳＨＥは割り込み又は例外の発生によりプロ
グラムの流れに分岐が生じ、パイプラインがフラッシュ
されたことを外部に知らせるための信号である。
【００４０】次に、分岐命令を要因とするパイプライン
初期化信号ＰＩＰＦＬＳＨＩ１と命令実行開始信号ＥＸ
ＥＳＴ３の出力タイミングについて説明する。
初期化信号ＰＩＰＦＬＳＨＩ１と命令実行開始信号ＥＸ
ＥＳＴ３の出力タイミングについて説明する。
【００４１】制御記憶手段21は、制御バス22を介して入
出力制御部９を制御し、不図示の外部メモリからデータ
バス８を介して命令を読み出し、この読み出された命令
をキャッシュメモリ10に格納する。
出力制御部９を制御し、不図示の外部メモリからデータ
バス８を介して命令を読み出し、この読み出された命令
をキャッシュメモリ10に格納する。
【００４２】制御記憶手段21は、制御バス22を介してキ
ャッシュメモリ10を制御し、キャッシュメモリ10から命
令を取り出し、このキャッシュメモリ10から取り出され
た命令を命令バス11を介して命令デコーダ12に転送す
る。
ャッシュメモリ10を制御し、キャッシュメモリ10から命
令を取り出し、このキャッシュメモリ10から取り出され
た命令を命令バス11を介して命令デコーダ12に転送す
る。
【００４３】実行しようとする命令が、すでにキャッシ
ュメモリ11に存在する場合はデータバス８を駆動するこ
となく直接キャッシュメモリ11から命令を取り出す。セ
レクタ19を制御することにより入出力制御部９が外部メ
モリから読み込んだ命令を直接命令バス11に転送するこ
ともできる。デーダバス８上の命令が命令バス11に転送
されるには最低１クロックを要する。
ュメモリ11に存在する場合はデータバス８を駆動するこ
となく直接キャッシュメモリ11から命令を取り出す。セ
レクタ19を制御することにより入出力制御部９が外部メ
モリから読み込んだ命令を直接命令バス11に転送するこ
ともできる。デーダバス８上の命令が命令バス11に転送
されるには最低１クロックを要する。
【００４４】命令デコーダ12は、命令バス11の命令を１
クロックでデコードして出力する。命令デコーダ12でデ
コードされた命令は、半クロック後に命令キュー書き込
み信号ＩＤＱＷ16に同期して命令キュー15に書き込ま
れ、最低１クロック後に命令キュー読み出し信号ＩＤＱ
ＡＣＫ17に同期して命令キュー15から読み出された後
に、命令実行部23もしくは制御記憶手段21によって実行
される。
クロックでデコードして出力する。命令デコーダ12でデ
コードされた命令は、半クロック後に命令キュー書き込
み信号ＩＤＱＷ16に同期して命令キュー15に書き込ま
れ、最低１クロック後に命令キュー読み出し信号ＩＤＱ
ＡＣＫ17に同期して命令キュー15から読み出された後
に、命令実行部23もしくは制御記憶手段21によって実行
される。
【００４５】命令キュー読み出し信号ＩＤＱＡＣＫ17
は、出力バッファ５を介して１クロック遅れて命令実行
開始信号ＥＸＥＳＴ３として外部に出力される。
は、出力バッファ５を介して１クロック遅れて命令実行
開始信号ＥＸＥＳＴ３として外部に出力される。
【００４６】この命令実行開始信号ＥＸＥＳＴ３を監視
することにより、命令の実行開始を外部からトレースす
ることができる。
することにより、命令の実行開始を外部からトレースす
ることができる。
【００４７】命令デコーダ12に入力される命令が、分岐
命令である場合は、命令デコーダ12が分岐命令をデコー
ドしたことを知らせる分岐命令デコード信号13を分岐検
出部14に出力する。
命令である場合は、命令デコーダ12が分岐命令をデコー
ドしたことを知らせる分岐命令デコード信号13を分岐検
出部14に出力する。
【００４８】分岐検出部14は、この分岐命令デコード信
号13と命令実行部23の状態フラグ24を用いて分岐命令に
よる分岐発生の有無を判定し、判定結果信号を、命令デ
コード開始から半クロック後に命令キュー書き込み信号
ＩＤＱＷ16に同期させて出力する。
号13と命令実行部23の状態フラグ24を用いて分岐命令に
よる分岐発生の有無を判定し、判定結果信号を、命令デ
コード開始から半クロック後に命令キュー書き込み信号
ＩＤＱＷ16に同期させて出力する。
【００４９】分岐検出部14の出力信号は、出力バッファ
４を介し分岐命令を要因とするパイプライン初期化信号
ＰＩＰＦＬＳＨＩ１として１クロック遅れて外部に出力
される。
４を介し分岐命令を要因とするパイプライン初期化信号
ＰＩＰＦＬＳＨＩ１として１クロック遅れて外部に出力
される。
【００５０】即ち、無条件分岐命令もしくは分岐が発生
する条件分岐命令が命令デコーダ12に入力されてから1.
5クロック後、分岐命令に対する命令実行開始信号ＥＸ
ＥＳＴ３が出力される最低１クロック前に分岐命令要因
パイプライン初期化信号ＰＩＰＦＬＳＨＩ１が１クロッ
ク期間アクティブとなる。
する条件分岐命令が命令デコーダ12に入力されてから1.
5クロック後、分岐命令に対する命令実行開始信号ＥＸ
ＥＳＴ３が出力される最低１クロック前に分岐命令要因
パイプライン初期化信号ＰＩＰＦＬＳＨＩ１が１クロッ
ク期間アクティブとなる。
【００５１】命令キュー15から出力されたデコード済み
の命令には、乗算命令、除算命令、ビットストリング命
令のように制御記憶手段21のマイクロプログラムによる
制御によって実行される複雑な命令と、加算、論理演算
のように命令実行部内23の専用ハードワイヤード回路に
より処理され制御記憶手段21による制御を必要としない
簡単な命令がある。
の命令には、乗算命令、除算命令、ビットストリング命
令のように制御記憶手段21のマイクロプログラムによる
制御によって実行される複雑な命令と、加算、論理演算
のように命令実行部内23の専用ハードワイヤード回路に
より処理され制御記憶手段21による制御を必要としない
簡単な命令がある。
【００５２】命令キュー15から出力されたデコード済み
の命令が、命令実行部23内の専用回路により処理される
簡単な命令の場合には、セレクタ20により選択されて制
御バス22に出力される。制御記憶手段21の制御によって
実行される複雑な命令は制御記憶手段21に転送される。
の命令が、命令実行部23内の専用回路により処理される
簡単な命令の場合には、セレクタ20により選択されて制
御バス22に出力される。制御記憶手段21の制御によって
実行される複雑な命令は制御記憶手段21に転送される。
【００５３】次に図２を参照して、図１に示した本実施
例に係るマイクロプロセッサの各部における分岐命令処
理のタイミング関係について説明する。
例に係るマイクロプロセッサの各部における分岐命令処
理のタイミング関係について説明する。
【００５４】図２に示すように、ＡＤＤ命令（加算、状
態フラグ変化）、ＭＯＶ命令（転送、状態フラグ無変
化）、ＮＯＰ命令（ノーオペレーション、状態フラグ無
変化）、ＢＮＺ命令（演算結果が０でない時に分岐する
条件分岐）の順に命令が並んでいるものとする。
態フラグ変化）、ＭＯＶ命令（転送、状態フラグ無変
化）、ＮＯＰ命令（ノーオペレーション、状態フラグ無
変化）、ＢＮＺ命令（演算結果が０でない時に分岐する
条件分岐）の順に命令が並んでいるものとする。
【００５５】図２の上欄において、ＡＤＤ命令等各命令
右欄のＩＦ，ＡＬ，ＩＤ，ＭＩ，ＥＸ，ＷＢは、本実施
例のマイクロプロセッサにおけるパイプライン処理の各
段のステージの進行過程をクロック信号と対応して示し
ている。
右欄のＩＦ，ＡＬ，ＩＤ，ＭＩ，ＥＸ，ＷＢは、本実施
例のマイクロプロセッサにおけるパイプライン処理の各
段のステージの進行過程をクロック信号と対応して示し
ている。
【００５６】図２に示す如く、パイプラインのステージ
はクロックに同期して進む。なお、図２において、上欄
と下欄は互いに時間的にリンクして（クロック信号に対
応して）図示されている。
はクロックに同期して進む。なお、図２において、上欄
と下欄は互いに時間的にリンクして（クロック信号に対
応して）図示されている。
【００５７】パイプラインの各ステージを簡単に説明す
ると、ＩＦは命令フェッチステージを示し、ＡＬ(ALig
n)はアラインステージを示している。アラインステージ
では、命令を１ワード（例えば32ビットとする）単位で
フェッチした時、１ワード中に含まれる命令を例えば32
ビット長の命令であれば１個、16ビット長の命令であれ
ば２個という具合に分離したり、命令をデコードし易く
するために命令を命令コード部分とオペランド部分とに
分離する等の処理が行なわれる。
ると、ＩＦは命令フェッチステージを示し、ＡＬ(ALig
n)はアラインステージを示している。アラインステージ
では、命令を１ワード（例えば32ビットとする）単位で
フェッチした時、１ワード中に含まれる命令を例えば32
ビット長の命令であれば１個、16ビット長の命令であれ
ば２個という具合に分離したり、命令をデコードし易く
するために命令を命令コード部分とオペランド部分とに
分離する等の処理が行なわれる。
【００５８】ＩＤは、命令をデコードするステージであ
り，ＭＩ（Micro Instruction）は、制御記憶手段21に
おいて制御バス22を介して命令実行部23に転送される制
御コードを生成したり、命令実行部23のハードワイヤー
ド回路で制御コードがデコードされるステージで、実質
的にマイクロ命令の生成、転送、デコードが行なわれ
る。
り，ＭＩ（Micro Instruction）は、制御記憶手段21に
おいて制御バス22を介して命令実行部23に転送される制
御コードを生成したり、命令実行部23のハードワイヤー
ド回路で制御コードがデコードされるステージで、実質
的にマイクロ命令の生成、転送、デコードが行なわれ
る。
【００５９】ＥＸは命令実行ステージを示し、命令実行
部23の演算回路で命令コードに従って演算処理が行なわ
れる。ＷＢは、演算結果をレジスタやメモリに書き込む
ステージである。
部23の演算回路で命令コードに従って演算処理が行なわ
れる。ＷＢは、演算結果をレジスタやメモリに書き込む
ステージである。
【００６０】図２の上欄に示すように、本パイプライン
処理においては、例えばＡＤＤ命令がＥＸステージで命
令実行される時に、次のＭＯＶ命令は前段のＭＩステー
ジにあり、ＮＯＰ命令はＩＤステージでデコードされる
という具合に、パイプラインの各ステージにおいて複数
命令が多重化して同時に処理される。
処理においては、例えばＡＤＤ命令がＥＸステージで命
令実行される時に、次のＭＯＶ命令は前段のＭＩステー
ジにあり、ＮＯＰ命令はＩＤステージでデコードされる
という具合に、パイプラインの各ステージにおいて複数
命令が多重化して同時に処理される。
【００６１】更に、図２において、ＢＮＺ命令の次の
「ストール」とは、パイプライン処理の停止を表わして
いる。図２では、ＢＮＺ命令の実行により分岐が発生し
てパイプラインがフラッシュした時、分岐先アドレスの
命令（図２の場合、ＭＯＶ命令）をフェッチするまでパ
イプラインが停止していることを示すためにストールが
挿入されている。
「ストール」とは、パイプライン処理の停止を表わして
いる。図２では、ＢＮＺ命令の実行により分岐が発生し
てパイプラインがフラッシュした時、分岐先アドレスの
命令（図２の場合、ＭＯＶ命令）をフェッチするまでパ
イプラインが停止していることを示すためにストールが
挿入されている。
【００６２】ストール期間が２クロック分であるのは、
分岐命令ＢＮＺをアラインしてオペランド値から分岐先
アドレスの計算を開始し、その計算を終了するまでに要
する時間の為である。
分岐命令ＢＮＺをアラインしてオペランド値から分岐先
アドレスの計算を開始し、その計算を終了するまでに要
する時間の為である。
【００６３】このストール期間は、分岐命令の前に状態
フラグ24を変える命令が無い場合、分岐先アドレスを計
算する時間とされるが、分岐命令の直前等に状態フラグ
24を変える命令がある場合、その命令の実行（ＥＸ）が
終わる迄分岐の有無が分からないために２クロックより
も多くの期間パイプラインはストールされる。
フラグ24を変える命令が無い場合、分岐先アドレスを計
算する時間とされるが、分岐命令の直前等に状態フラグ
24を変える命令がある場合、その命令の実行（ＥＸ）が
終わる迄分岐の有無が分からないために２クロックより
も多くの期間パイプラインはストールされる。
【００６４】図２の上欄に示す如く、ＢＮＺ命令のＩＤ
ステージとその二つ前のＭＯＶ命令のＥＸステージとは
同時刻のクロックで実行開始される。即ち、命令デコー
ダ12においてＢＮＺ命令がデコードされる時、ＭＯＶ命
令の実行が開始されている。
ステージとその二つ前のＭＯＶ命令のＥＸステージとは
同時刻のクロックで実行開始される。即ち、命令デコー
ダ12においてＢＮＺ命令がデコードされる時、ＭＯＶ命
令の実行が開始されている。
【００６５】このようにＢＮＺ命令の２つ前までの命令
が状態フラグ24を変化させない場合は、ＢＮＺ命令をデ
コードして半クロック後には、命令キュー書き込み信号
ＩＤＱＷ16に同期した制御信号が分岐検出部14から出力
され、出力バッファ４で１クロック保持されたあと分岐
命令を要因とするパイプライン初期化信号ＰＩＰＦＬＳ
ＨＩ１がアクティブとなる。
が状態フラグ24を変化させない場合は、ＢＮＺ命令をデ
コードして半クロック後には、命令キュー書き込み信号
ＩＤＱＷ16に同期した制御信号が分岐検出部14から出力
され、出力バッファ４で１クロック保持されたあと分岐
命令を要因とするパイプライン初期化信号ＰＩＰＦＬＳ
ＨＩ１がアクティブとなる。
【００６６】条件分岐命令の２つ前までに状態フラグ24
を変化させる命令がある場合は、状態フラグを変化させ
る命令の実行が完了し、状態フラグ24が確定するまで分
岐命令を命令デコーダ12に止めておくように、命令デコ
ーダ12が制御される。
を変化させる命令がある場合は、状態フラグを変化させ
る命令の実行が完了し、状態フラグ24が確定するまで分
岐命令を命令デコーダ12に止めておくように、命令デコ
ーダ12が制御される。
【００６７】ＢＮＺ命令に対する命令実行開始信号ＥＸ
ＥＳＴ３は、分岐命令を要因とするパイプライン初期化
信号ＰＩＰＦＬＳＨＩ１の最低１クロック後にアクティ
ブとなる。
ＥＳＴ３は、分岐命令を要因とするパイプライン初期化
信号ＰＩＰＦＬＳＨＩ１の最低１クロック後にアクティ
ブとなる。
【００６８】このため、逆に、分岐命令を要因とするパ
イプライン初期化信号ＰＩＰＦＬＳＨＩ１がアクティブ
になった後にアクティブとなった命令実行開始信号ＥＸ
ＥＳＴ３は、無条件分岐命令もしくは分岐する条件分岐
命令に対する実行開始信号であり、このため、分岐命令
に後続する命令であって命令デコーダ12や命令キュー15
に先読みされている命令が実行されないことを、外部か
ら検知することができる。
イプライン初期化信号ＰＩＰＦＬＳＨＩ１がアクティブ
になった後にアクティブとなった命令実行開始信号ＥＸ
ＥＳＴ３は、無条件分岐命令もしくは分岐する条件分岐
命令に対する実行開始信号であり、このため、分岐命令
に後続する命令であって命令デコーダ12や命令キュー15
に先読みされている命令が実行されないことを、外部か
ら検知することができる。
【００６９】なお、図２の命令実行開始信号ＥＸＥＳＴ
はマイクロプロセッサの外部端子出力信号であり、プロ
セッサ内部の命令実行部23が実行を開始する時刻より
も、半クロック遅れて外部に出力される。
はマイクロプロセッサの外部端子出力信号であり、プロ
セッサ内部の命令実行部23が実行を開始する時刻より
も、半クロック遅れて外部に出力される。
【００７０】次に、図３を参照して、割り込み又は例外
を要因とするパイプライン初期化信号ＰＩＰＦＬＳＨＥ
２の出力タイミングについて説明する。
を要因とするパイプライン初期化信号ＰＩＰＦＬＳＨＥ
２の出力タイミングについて説明する。
【００７１】命令実行中に外部から割り込み要求があっ
た場合、デコーダ25は割り込み信号を受け取る入力バッ
ファ29からの信号をデコードし、制御記憶手段21に対し
て割り込み制御をするように指示する。
た場合、デコーダ25は割り込み信号を受け取る入力バッ
ファ29からの信号をデコードし、制御記憶手段21に対し
て割り込み制御をするように指示する。
【００７２】この信号を受けた制御記憶手段21は割り込
みの種類に応じ、割り込み制御をするための制御コード
列を制御バス22に出力する。
みの種類に応じ、割り込み制御をするための制御コード
列を制御バス22に出力する。
【００７３】同様に、命令実行中にゼロ除算例外（Zero
Divide Trap)等の例外（「トラップ」ともいう）が発
生した場合、制御記憶手段21は例外の種類に応じ、例外
を処理するための制御コード列を制御バス22に出力す
る。これらの制御コード列の最後には制御記憶手段21が
分岐を発生させることを指示する制御分岐指示コードが
付加されている。
Divide Trap)等の例外（「トラップ」ともいう）が発
生した場合、制御記憶手段21は例外の種類に応じ、例外
を処理するための制御コード列を制御バス22に出力す
る。これらの制御コード列の最後には制御記憶手段21が
分岐を発生させることを指示する制御分岐指示コードが
付加されている。
【００７４】制御分岐指示コードを受けた制御記憶手段
21及び入出力制御部９は割り込み、例外のハンドラアド
レスから命令を読み込む処理を開始する。
21及び入出力制御部９は割り込み、例外のハンドラアド
レスから命令を読み込む処理を開始する。
【００７５】デコーダ26は、制御バス22をデコードし、
制御バス22に制御分岐指示コードが出力されてから半ク
ロック後に１クロック期間アクティブとなる信号を生成
する。この信号は、出力バッファ６で１クロック保持さ
れてから、割り込み又は例外を要因とするパイプライン
初期化信号ＰＩＰＦＬＳＨＥ２として外部に出力され
る。
制御バス22に制御分岐指示コードが出力されてから半ク
ロック後に１クロック期間アクティブとなる信号を生成
する。この信号は、出力バッファ６で１クロック保持さ
れてから、割り込み又は例外を要因とするパイプライン
初期化信号ＰＩＰＦＬＳＨＥ２として外部に出力され
る。
【００７６】割り込み又は例外を要因とするパイプライ
ン初期化信号ＰＩＰＦＬＳＨＥ２がアクティブとなった
場合には、割り込み又は例外に応じて各ハンドラへの分
岐が発生し、割り込み時に実行中の命令及び例外の要因
となった命令に後続する命令であって命令デコーダ12や
命令キュー15に既に先読みされている命令は、実行され
ないことを外部から検知することができる。
ン初期化信号ＰＩＰＦＬＳＨＥ２がアクティブとなった
場合には、割り込み又は例外に応じて各ハンドラへの分
岐が発生し、割り込み時に実行中の命令及び例外の要因
となった命令に後続する命令であって命令デコーダ12や
命令キュー15に既に先読みされている命令は、実行され
ないことを外部から検知することができる。
【００７７】次に図４を参照して、本実施例における割
り込み及び例外発生時の処理フローを説明する。図４に
は、ユーザプログラム実行中にマスカブル割り込み要求
ＩＮＴ割り込みが発生し、その後ゼロ除算例外が発生し
た場合におけるユーザプログラムと制御記憶手段21間の
制御シーケンスのフローが示されている。
り込み及び例外発生時の処理フローを説明する。図４に
は、ユーザプログラム実行中にマスカブル割り込み要求
ＩＮＴ割り込みが発生し、その後ゼロ除算例外が発生し
た場合におけるユーザプログラムと制御記憶手段21間の
制御シーケンスのフローが示されている。
【００７８】仮に、ＡＤＤ命令実行中に、ＩＮＴ割り込
みが入るとＡＤＤ命令実行終了後に実行が制御記憶手段
21に移る。制御記憶手段21は状態フラグ24等の内部情報
を退避するための制御コードを制御バス22に出力した
後、制御分岐指示コードを制御バス22に出力しパイプラ
イン初期化信号ＰＩＰＦＬＳＨＥをアクティブとした
後、ユーザプログラムのＩＮＴ割り込みハンドラに制御
を移す。
みが入るとＡＤＤ命令実行終了後に実行が制御記憶手段
21に移る。制御記憶手段21は状態フラグ24等の内部情報
を退避するための制御コードを制御バス22に出力した
後、制御分岐指示コードを制御バス22に出力しパイプラ
イン初期化信号ＰＩＰＦＬＳＨＥをアクティブとした
後、ユーザプログラムのＩＮＴ割り込みハンドラに制御
を移す。
【００７９】ＩＮＴ割り込みハンドラでは、対応する割
り込み処理が行われ復帰命令ＲＥＴＩが最後に実行され
る。ＲＥＴＩ命令は制御記憶手段21によって実行され、
制御記憶手段21は状態フラグ24等を復帰するための制御
コードを制御バス22に出力した後、制御分岐指示コード
を制御バス22に出力し割り込みが入った時に実行してい
た命令の次の命令に制御を移す。
り込み処理が行われ復帰命令ＲＥＴＩが最後に実行され
る。ＲＥＴＩ命令は制御記憶手段21によって実行され、
制御記憶手段21は状態フラグ24等を復帰するための制御
コードを制御バス22に出力した後、制御分岐指示コード
を制御バス22に出力し割り込みが入った時に実行してい
た命令の次の命令に制御を移す。
【００８０】除算命令ＤＩＶの実行は、制御記憶手段21
により実行される。演算中にゼロ除算が発生した場合、
制御記憶手段21は、除算例外制御を開始する。
により実行される。演算中にゼロ除算が発生した場合、
制御記憶手段21は、除算例外制御を開始する。
【００８１】制御記憶手段21は除算例外を処理するため
の制御コードや状態フラグ24を退避するための制御コー
ド等を制御バス22に出力した後、制御分岐指示コードを
制御バス22に出力してパイプライン初期化信号ＰＩＰＦ
ＬＳＨＥをアクティブとした後、ゼロ除算例外ハンドラ
に制御を移す。
の制御コードや状態フラグ24を退避するための制御コー
ド等を制御バス22に出力した後、制御分岐指示コードを
制御バス22に出力してパイプライン初期化信号ＰＩＰＦ
ＬＳＨＥをアクティブとした後、ゼロ除算例外ハンドラ
に制御を移す。
【００８２】ゼロ除算例外ハンドラでは例外の処理を実
行し、最後に復帰命令ＲＥＴＩを実行する。ＲＥＴＩ命
令は制御記憶手段21によって実行され、制御記憶手段21
は状態フラグ等を復帰するための制御コードを制御バス
22に出力した後、制御分岐指示コードを制御バス22に出
力し例外を発生した命令に制御を移す。
行し、最後に復帰命令ＲＥＴＩを実行する。ＲＥＴＩ命
令は制御記憶手段21によって実行され、制御記憶手段21
は状態フラグ等を復帰するための制御コードを制御バス
22に出力した後、制御分岐指示コードを制御バス22に出
力し例外を発生した命令に制御を移す。
【００８３】以上、本実施例のマイクロプロセッサは、
命令デコーダによって分岐命令デコード時に生成される
制御信号と命令実行部の状態フラグに基づき、無条件分
岐命令のデコード時、及び条件命令においては分岐条件
成立時に分岐発生検出信号を出力し、更に、割り込み又
は例外発生を要因として制御記憶手段が出力する制御分
岐指示コード（マイクロ命令）に基づきパイプライン初
期化信号を出力して分岐の発生を外部に知らせるため、
外部から命令の実行を正確にトレースすることを可能と
する。
命令デコーダによって分岐命令デコード時に生成される
制御信号と命令実行部の状態フラグに基づき、無条件分
岐命令のデコード時、及び条件命令においては分岐条件
成立時に分岐発生検出信号を出力し、更に、割り込み又
は例外発生を要因として制御記憶手段が出力する制御分
岐指示コード（マイクロ命令）に基づきパイプライン初
期化信号を出力して分岐の発生を外部に知らせるため、
外部から命令の実行を正確にトレースすることを可能と
する。
【００８４】なお、本発明は、本実施例において示した
ステージ構成から成るパイプライン制御方式のマイクロ
プロセッサに限定されるものでないことは勿論である。
また本発明は、命令を先取りして実行する設計方式の全
てのマイクロプロセッサを含むものである。
ステージ構成から成るパイプライン制御方式のマイクロ
プロセッサに限定されるものでないことは勿論である。
また本発明は、命令を先取りして実行する設計方式の全
てのマイクロプロセッサを含むものである。
【００８５】
【発明の効果】以上説明したように、本発明のマイクロ
プロセッサによれば、命令デコーダによって分岐命令デ
コード時に生成される制御信号と命令実行部の状態フラ
グに基づき分岐発生時にパイプラインの初期化を知らせ
る検出信号が出力されるため、外部からの制御信号によ
り命令の先取り動作を停止させることなく、外部から命
令の実行を正確にトレースすることができるという利点
を有する。このため、本発明によれば、命令を先取り実
行する設計方式のマイクロプロセッサの開発効率を特段
に向上せしめる。
プロセッサによれば、命令デコーダによって分岐命令デ
コード時に生成される制御信号と命令実行部の状態フラ
グに基づき分岐発生時にパイプラインの初期化を知らせ
る検出信号が出力されるため、外部からの制御信号によ
り命令の先取り動作を停止させることなく、外部から命
令の実行を正確にトレースすることができるという利点
を有する。このため、本発明によれば、命令を先取り実
行する設計方式のマイクロプロセッサの開発効率を特段
に向上せしめる。
【００８６】また、本発明によれば、割り込み、又は例
外を要因とする分岐の発生時に制御記憶手段が所定の制
御分岐指示コードを出力し、割り込み検出信号を外部に
出力するため、割り込みもしくは例外が発生しハンドラ
に分岐することにより先取りされた命令列の一部が無効
化された場合に、外部から検知することができるという
利点を有する。
外を要因とする分岐の発生時に制御記憶手段が所定の制
御分岐指示コードを出力し、割り込み検出信号を外部に
出力するため、割り込みもしくは例外が発生しハンドラ
に分岐することにより先取りされた命令列の一部が無効
化された場合に、外部から検知することができるという
利点を有する。
【００８７】さらに、本発明によれば、無条件分岐命令
と条件分岐命令の分岐成立時に出力される分岐検出信号
と、割り込みもしくは例外発生による分岐を知らせる割
り込み検出信号とが設けられ、分岐要因に対応して命令
のトレース及び解析が行なえるという利点を有する。
と条件分岐命令の分岐成立時に出力される分岐検出信号
と、割り込みもしくは例外発生による分岐を知らせる割
り込み検出信号とが設けられ、分岐要因に対応して命令
のトレース及び解析が行なえるという利点を有する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１に示した実施例の分岐命令処理時の各部に
おけるタイミング図である。
おけるタイミング図である。
【図３】図１に示した実施例の割り込み発生時の各部に
おけるタイミング図である。
おけるタイミング図である。
【図４】図１に示した実施例の制御のフローを示す流れ
図である。
図である。
【図５】従来例の構成を示すブロック図である。
１ 分岐命令を要因とするパイプライン初期化信号 ２ 割り込み又は例外を要因とするパイプライン初期化
信号 ３ 命令実行開始信号 ４〜６ 出力バッファ ７ アドレスバス ８ データバス ９ 入出力制御部 10 キャッシュメモリ 11 命令バス 12 命令デコーダ 13 分岐命令デコード信号 14 分岐検出部 15 命令キュー 16 命令キュー書き込み信号 17 命令キュー読み出し信号 18 命令キュー制御部 19〜20 セレクタ 21 制御記憶手段 22 制御バス 23 命令実行部 24 状態フラグ 25〜26 デコーダ 27 マスカブル割り込み信号 28 ノンマスカブル割り込み信号 29 入力バッファ 100 先取り無効化信号 101 先取り指示信号 102 命令供給信号 103 命令要求信号 104 命令読み込み信号 105 命令供給線 106 ＡＮＤゲート
信号 ３ 命令実行開始信号 ４〜６ 出力バッファ ７ アドレスバス ８ データバス ９ 入出力制御部 10 キャッシュメモリ 11 命令バス 12 命令デコーダ 13 分岐命令デコード信号 14 分岐検出部 15 命令キュー 16 命令キュー書き込み信号 17 命令キュー読み出し信号 18 命令キュー制御部 19〜20 セレクタ 21 制御記憶手段 22 制御バス 23 命令実行部 24 状態フラグ 25〜26 デコーダ 27 マスカブル割り込み信号 28 ノンマスカブル割り込み信号 29 入力バッファ 100 先取り無効化信号 101 先取り指示信号 102 命令供給信号 103 命令要求信号 104 命令読み込み信号 105 命令供給線 106 ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/78 ５１０ Ｋ
Claims (6)
- 【請求項１】命令をデコードする命令デコード手段と、
命令デコード手段によりデコードされた命令を格納する
命令キュー手段と、前記命令キュー手段に接続され制御
コードを格納する制御記憶手段と、命令を実行する命令
実行手段とを備え、命令を先取り実行するように構成さ
れて成るマイクロプロセッサにおいて、 前記命令デコード手段は、デコードした命令が分岐命令
である時に分岐命令デコード信号を出力し、該分岐命令
デコード信号と前記命令実行手段に保持される状態レジ
スタの分岐条件フラグを入力し、分岐の発生を検出した
時に分岐発生検出信号を外部に出力する分岐検出手段を
備えたことを特徴とするマイクロプロセッサ。 - 【請求項２】命令をデコードする命令デコード手段と、
命令デコード手段によりデコードされた命令を格納する
命令キュー手段と、前記命令キュー手段に接続され制御
コードを格納する制御記憶手段と、命令を実行する命令
実行手段と、外部からの割り込み信号を受け取る割り込
み入力手段とを備え、命令を先取り実行するように構成
されて成るマイクロプロセッサにおいて、 前記制御記憶手段は、前記割り込み入力手段の出力と第
１のデコード手段を介して接続され、該第１のデコード
手段は、前記割り込み入力手段の出力をデコードし前記
制御記憶手段に対して所定の制御コードを出力すること
を指示する制御信号を出力し、 前記制御記憶手段の出力に接続され、前記所定の制御コ
ードをデコードして割り込み検出信号を外部に出力する
第２のデコード手段を備えたことを特徴とするマイクロ
プロセッサ。 - 【請求項３】前記制御記憶手段から出力される制御コー
ドによって制御され、前記命令デコード手段によりデコ
ードされた命令を前記命令キュー手段に格納することを
指示する第１の制御信号(IDQW)と、前記命令キュー手段
からデコードされた命令を取り出すことを指示する第２
の制御信号(IDQACK)を生成する命令キュー制御手段を備
えたことを特徴とする請求項１又は２記載のマイクロプ
ロセッサ。 - 【請求項４】前記第２の制御信号(IDQACK)が、命令実行
開始信号(EXEST)として外部に出力されることを特徴と
する請求項３記載のマイクロプロセッサ。 - 【請求項５】前記分岐検出手段が、前記分岐発生検出信
号を前記第１の制御信号(IDQW)に同期して生成すること
を特徴とする請求項３又は４に記載のマイクロプロセッ
サ。 - 【請求項６】命令を実行する命令実行手段と、 命令をデコードする命令デコード手段と、 前記命令デコード手段に接続され前記命令デコード手段
によりデコードされた命令を格納する命令キュー手段
と、 この命令キュー手段に接続され符号化された制御コード
を格納する制御記憶手段と、 外部からの割り込み信号を受け取る入力手段と、 この入力手段の出力をデコードし前記制御記憶手段に対
して第１の制御コードを出力することを指示するための
第１の制御信号を生成する第１のデコード手段と、 前記制御記憶手段からの制御コードが第１の制御コード
である場合にアクティブとなる第２の制御信号を生成す
る第２のデコード手段と、 前記第２の制御信号を外部に出力する第１の出力手段
と、 前記制御記憶手段からの制御コードにより制御され前記
命令デコード手段によりデコードされた命令を前記命令
キュー手段に格納することを指示する第３の制御信号(I
DQW)と、前記命令キュー手段からデコードされた命令を
取り出すことを指示する第４の制御信号(IDQACK)を生成
する命令キュー制御手段と、 前記第４の制御信号を命令実行開始信号として外部に出
力する第２の出力手段と、を備え、 前記命令デコード手段は、デコードした命令が分岐命令
である時に、分岐命令がデコードされたことを知らせる
第５の制御信号を生成し、 更に、 この第５の制御信号と前記命令実行手段が保持する分岐
条件フラグとにより分岐発生の有無を判定し、分岐が発
生する場合には前記第３の制御信号に同期して第６の制
御信号を生成する分岐検出手段と、及び、 前記第６の制御信号を外部に出力する第３の出力手段と
を備えたマイクロプロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191789A JP2536726B2 (ja) | 1993-07-07 | 1993-07-07 | マイクロプロセッサ |
| EP94110434A EP0633521B1 (en) | 1993-07-07 | 1994-07-05 | Microprocessor including circuit for generating signal used for tracing executed instruction stream |
| DE69421764T DE69421764T2 (de) | 1993-07-07 | 1994-07-05 | Mikroprozessor mit Schaltung zum Erzeugen eines Signals zum Verfolgen des Befehlsstromes |
| US08/267,917 US5787276A (en) | 1993-07-07 | 1994-07-06 | Microprocessor including circuit for generating signal used for tracing executed instruction stream |
| KR1019940016269A KR970011209B1 (ko) | 1993-07-07 | 1994-07-07 | 실행된 명령 스트림을 추적하기 위해 사용되는 신호를 발생하기 위한 회로를 포함하는 마이크로프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191789A JP2536726B2 (ja) | 1993-07-07 | 1993-07-07 | マイクロプロセッサ |
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| Publication Number | Publication Date |
|---|---|
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| JP2536726B2 JP2536726B2 (ja) | 1996-09-18 |
Family
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|---|---|---|---|
| JP5191789A Expired - Fee Related JP2536726B2 (ja) | 1993-07-07 | 1993-07-07 | マイクロプロセッサ |
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| KR (1) | KR970011209B1 (ja) |
| DE (1) | DE69421764T2 (ja) |
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|---|---|---|---|---|
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| US6366999B1 (en) * | 1998-01-28 | 2002-04-02 | Bops, Inc. | Methods and apparatus to support conditional execution in a VLIW-based array processor with subword execution |
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| JPH04364531A (ja) * | 1991-06-12 | 1992-12-16 | Toshiba Corp | マイクロプロセッサ |
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|---|---|---|---|---|
| JPS61168046A (ja) * | 1985-01-22 | 1986-07-29 | Nec Corp | マイクロプロセサ |
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| JPH0646382B2 (ja) * | 1987-10-05 | 1994-06-15 | 日本電気株式会社 | プリフェッチキュー制御方式 |
| KR940000968B1 (ko) * | 1989-08-28 | 1994-02-07 | 니뽄 덴끼 가부시끼가이샤 | 마이크로프로세서 |
| JP2680899B2 (ja) * | 1989-08-28 | 1997-11-19 | 日本電気株式会社 | 情報処理装置及びその制御方法 |
| JP2682232B2 (ja) * | 1990-11-21 | 1997-11-26 | 松下電器産業株式会社 | 浮動小数点演算処理装置 |
-
1993
- 1993-07-07 JP JP5191789A patent/JP2536726B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-05 DE DE69421764T patent/DE69421764T2/de not_active Expired - Fee Related
- 1994-07-05 EP EP94110434A patent/EP0633521B1/en not_active Expired - Lifetime
- 1994-07-06 US US08/267,917 patent/US5787276A/en not_active Expired - Fee Related
- 1994-07-07 KR KR1019940016269A patent/KR970011209B1/ko not_active Expired - Fee Related
Patent Citations (2)
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| JPH04364531A (ja) * | 1991-06-12 | 1992-12-16 | Toshiba Corp | マイクロプロセッサ |
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| Publication number | Publication date |
|---|---|
| DE69421764D1 (de) | 1999-12-30 |
| KR970011209B1 (ko) | 1997-07-08 |
| KR950003977A (ko) | 1995-02-17 |
| EP0633521A1 (en) | 1995-01-11 |
| EP0633521B1 (en) | 1999-11-24 |
| JP2536726B2 (ja) | 1996-09-18 |
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| DE69421764T2 (de) | 2000-04-06 |
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