JPH04364531A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラム暴走検出回路
を内蔵したマイクロプロセッサに関する。

【０００２】

【従来の技術】半導体技術の進歩により、マイクロプロ
セッサ、周辺制御用ＬＳＩ、メモリＬＳＩが非常に安価
に供給されるようになり、これらを適宜組合わせるだけ
で比較的高性能なパーソナルコンピュータを構築出来る
ようになった。特にこのパーソナルコンピュータにおけ
る制御中枢となるマイクロプロセッサの性能向上は目覚
ましく、８ビット、１６ビット、３２ビットテータ処理
は勿論のこと、最近では６４ビット処理あるいはキャッ
シュ内蔵のものまで出現してきた。

【０００３】ところで、上述したパーソナルコンピュー
タは内蔵のメモリにプログラムを格納し、プログラムカ
ウンタに設定されるアドレスに従い、その内容を読み出
しながらデータ処理を実行する。プログラムカウンタは
次に実行すべき命令のメモリアドレスを示しており、１
命令の実行が終了する毎に更新され、次のアドレスが設
定される。このようなシステムにて通常のデータ処理中
、プログラムの暴走を検出するには、例えば、ウォッチ
ドッグタイマのようにファームウェアに依存しており、
プログラム中にタイマをリセットさせる命令を入れてお
き、タイマ（を構成するカウンタ）の値がある設定値以
上になった場合に暴走と判断することで暴走検出を行な
っていた。

【０００４】

【発明が解決しようとする課題】従来はタイマのカウン
ト値がある一定値を示すことで暴走検出を行なっていた
ため、即座に暴走検出を行なうことができない。

【０００５】これを解決するためにマイクロプロセッサ
内部に、プログラムカウンタの値をコンペアにより検査
する回路を持ち、ファームウェアに依存せず、即座に暴
走を検出するハードウェアが考えられる。

【０００６】しかしながら、メモリに格納された命令が
シーケンシャルに実行される場合はいいとしても分岐命
令や割込み命令処理時にコンペア操作を禁止するための
手段が必要となり、従って暴走検出ができず、その時点
で暴走していても検出不可能であった。

【０００７】本発明は、ファームウェアに依存すること
なく、分岐命令や割込み命令も含めた全ての命令処理に
おいて即座に暴走検出可能なマイクロプロセッサを提供
することを目的とする。

【０００８】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、命令実行に先立ち、フェッチした命令のバイト
数及び更新前のアドレスをもとに次に実行すべき命令の
アドレスを算出するアドレス算出回路と、このアドレス
算出回路によって算出されたアドレスを記憶するための
記憶回路と、命令実行後、プログラムカウンタの更新さ
れたアドレスと上記記憶回路に記憶されたアドレスとの
比較を実行する比較回路と、実行される命令の種類を判
別し、その判別結果に応じて比較回路による比較操作を
制御する比較制御回路とを具備することを特徴とする。

【０００９】また、本発明は、比較制御回路によって分
岐命令や割込み命令等のアドレスシーケンスを変更する
命令が検出された場合に、同変更命令の実行前にその変
更先アドレスを上記記憶回路に記憶すると共に、再度同
一アドレスから命令をフェッチし、相対分岐であるなら
ば、更新前のアドレスとフェッチされたディスプレース
メントをもとに上記アドレス算出回路により分岐先アド
レスを生成してプログラムカウンタに設定し、絶対分岐
であるならば、フェッチされたアドレスをプログラムカ
ウンタに設定し、しかる後にプログラムカウンタの内容
と記憶回路の内容との比較回路によるコンペア操作を実
行させて、プログラムの暴走検出を行なうことも特徴と
する。

【００１０】

【作用】フェッチされた命令のバイト数と更新前のプロ
グラムカウンタの値との加算をアドレス算出回路にて行
なわせて、次に実行すべき命令のアドレスを算出し、記
憶回路にセーブする。次に命令実行に伴いプログラムカ
ウンタを更新し、この更新後のアドレスと記憶回路にセ
ーブしておいたアドレスとを比較回路にて比較させる。 ここで不一致ならプログラム暴走と判断し、マイクロプ
ロセッサの動作を停止させる。

【００１１】但し、フェッチされた命令が分岐命令の場
合には、分岐命令実行前にその分岐先（飛び先）アドレ
スを記憶回路にセーブすると共に、再度同一アドレスか
ら命令（分岐命令）をフェッチして、その命令で示され
るアドレスをプログラムカウンタにセーブし、比較回路
によるコンペア操作により暴走検出を行なう。このこと
により、分岐命令を含む全ての命令処理において即座に
プログラムの暴走検出が可能となる。

【００１２】

【実施例】図１は本発明が使用されるパーソナルコンピ
ュータの構成例を示すブロック図である。

【００１３】図において、１はマイクロプロセッサ（μ
ＣＰＵ）であり、システムＲＡＭ２に格納されたプログ
ラムもしくはＢＩＯＳ−ＲＯＭ３（基本入出力システム
）に格納されたプログラム（ＢＩＯＳプログラム）を読
み出し、演算制御もしくはシステムに接続される各入出
力装置の制御を行なう。４、５、６は入出力装置であり
、それぞれデータ入力を行なうキーボード（ＫＢ）、外
部記憶となるフロッピーディスク装置（ＦＤＤ）、デー
タ表示がなされるディスプレイ装置（ＣＲＴ）である。 これら入出力装置はいずれもＢＩＯＳプログラムの制御
を受け、いずれもマイクロプロセッサ１によってプログ
ラム可能な入出力コントローラであるキーボードコント
ローラ（ＫＢＣ）７、フロッピーディスクコントローラ
（ＦＤＣ）８、ディスプレイコントローラ（ＣＲＴＣ）
９を介して接続される。

【００１４】図２は本発明の実施例を示すブロック図で
あり、図１に示すマイクロプロセッサ１の内部構成のう
ち、本発明と関係する部分のみ抽出して示したものであ
る。図において、１１はアドレス生成回路であり、アド
レスカウンタ１３に設定すべきアドレスを決定する。１
２は記憶回路であり、アドレス生成回路１１によって算
出されるアドレスがセーブされる。１３はアドレスカウ
ンタ（プログラムカウンタ）であり、次に実行すべき命
令が格納されているアドレスを示す。

【００１５】１４は比較回路であり、記憶回路１２にセ
ーブされたアドレスとアドレスカウンタ１３に設定され
た値のコンペア（比較）を行なう。１５は比較制御回路
であり、上記比較回路１４によるコンペア操作の制御を
行なうもので、主に命令デコード回路ならびにタイミン
グクロック生成回路等命令フェッチ実行のための制御回
路から成る。

【００１６】以下、本発明実施例の動作について説明す
る。まず本実施例では、実行すべき命令が分岐命令か否
かを判別する図２に示す比較制御回路１５（に内蔵のデ
コード回路）を備え、分岐命令時、その飛び先アドレス
（分岐先アドレス）を記憶回路１２にセーブしておき、
再度その命令の読み出しを行ない、その命令で示される
飛び先アドレスを、記憶回路１２にセーブしているアド
レスとコンペアし、不一致なら暴走とみなすものである
。

【００１７】即ち分岐命令時には、その命令に従ってア
ドレスカウンタ１３に設定されるべき値（飛び先アドレ
ス）を算出して記憶回路１２にセーブし、そこで再度同
命令を読み出してアドレスを算出して今度はアドレスカ
ウンタ１３にセーブし、記憶回路１２の値とアドレスカ
ウンタ１３の値とを比較する。この時、一致したならば
通常動作に進み、不一致ならば暴走とみなす。

【００１８】次に、上記した図２の構成の動作を更に詳
細に説明する。まず、（マイクロプロセッサ１に）フェ
ッチされた命令の実行に先立ち、その命令のバイト数と
更新前のアドレスカウンタ１３の値（即ち、フェッチさ
れた命令のアドレス）との加算を、アドレス生成回路１
１にて行なわせ、その加算結果を記憶回路１２にセーブ
する。この時点で記憶回路１２は、これから実行する命
令の更に次に実行すべきアドレスを示していることにな
る。

【００１９】次に、命令実行に伴いアドレスカウンタ１
３を更新する。これによりプログラム暴走のない正常状
態ならば、アドレスカウンタ１３の値は次に実行すべき
命令のアドレスを示していて、記憶回路１２と同じ値に
なっているはずである。そこで比較制御回路１５の制御
により、比較回路１４にて記憶回路１２の値とアドレス
カウンタ１３の値のコンペアを行なわせ、不一致ならば
プログラム暴走と判断する。

【００２０】以上は、通常の命令実行時（命令実行がシ
ーケンシャルに行なわれる場合）におけるプログラム暴
走の検出であるが、分岐命令や割込み命令等のアドレス
シーケンスを変更する命令、例えば分岐命令の実行時に
は、次のようにしてプログラム暴走の検出を行なう。

【００２１】即ち分岐命令実行時においては、分岐命令
実行前にその分岐先アドレスを記憶回路１２にセーブし
ておく。更に分岐命令実行前に、再度同一アドレスから
命令（正常であれば同じ分岐命令）をフェッチし、命令
が相対分岐ならば、更新前のアドレスカウンタ１３の値
とフェッチされた命令の示すディスプレースメントとを
アドレス生成回路１１にて加算して飛び先アドレスを生
成し、アドレスカウンタ１３にセーブする。これに対し
、命令が絶対分岐ならば、フェッチされた命令の示すア
ドレス（飛び先アドレス）をそのままアドレスカウンタ
１３にセーブする。

【００２２】この状態で、比較制御回路１５は、比較回
路１４にて記憶回路１２の内容とアドレスカウンタ１３
の内容とのコンペアを行なわせることにより、暴走検出
を行なう。

【００２３】尚、比較回路１４によるコンペア出力に応
じてマイクロプロセッサの動作を停止させる、あるいは
初期ルーチンに戻る回路を付加することにより、プログ
ラム暴走回避をはかることも可能である。

【００２４】

【発明の効果】本発明によれば、分岐命令を含む全ての
命令処理において即座にプログラムの暴走検出が可能と
なり、信頼性の向上がはかれる。

【図面の簡単な説明】

【図１】本発明が使用されるパーソナルコンピュータの
構成例を示すブロック図。

【図２】本発明の実施例を示すブロック図。

【符号の説明】

１１…アドレス生成回路（アドレス算出回路）、１２…
記憶回路、１３…アドレスカウンタ（プログラムカウン
タ）、１４…比較回路、１５…比較制御回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　メモリにプログラムを格納し、プログ
   ラムカウンタに設定されるアドレスに従い、その内容を
   実行するマイクロプロセッサにおいて、命令実行に先立
   ち、フェッチした命令のバイト数及び更新前のアドレス
   をもとに次に実行すべき命令のアドレスを算出するアド
   レス算出回路と、このアドレス算出回路によって算出さ
   れたアドレスを記憶するための記憶回路と、命令実行後
   、上記プログラムカウンタの更新されたアドレスと上記
   記憶回路に記憶されたアドレスとの比較を実行する比較
   回路と、実行される命令の種類を判別し、その判別結果
   に応じて上記比較回路による比較操作を制御する比較制
   御回路と、を具備することを特徴とするマイクロプロセ
   ッサ。
2. 【請求項２】　　上記比較制御回路によってアドレスシ
   ーケンスを変更する命令が検出された場合に、同変更命
   令の実行前にその変更先アドレスを上記記憶回路に記憶
   すると共に、再度同一アドレスから命令をフェッチし、
   相対分岐であるならば、更新前のアドレスとフェッチさ
   れたディスプレースメントをもとに上記アドレス算出回
   路により分岐先アドレスを生成して上記プログラムカウ
   ンタに設定し、絶対分岐であるならば、フェッチされた
   アドレスを上記プログラムカウンタに設定し、しかる後
   に上記プログラムカウンタの内容と上記記憶回路の内容
   との上記比較回路によるコンペア操作を実行させて、プ
   ログラムの暴走検出を行なうことを特徴とする請求項１
   記載のマイクロプロセッサ。