JPH03260843A

JPH03260843A - 実行確認装置

Info

Publication number: JPH03260843A
Application number: JP2058057A
Authority: JP
Inventors: Takeshi Kitahara; 北原　毅
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-12
Filing date: 1990-03-12
Publication date: 1991-11-20
Anticipated expiration: 2012-03-19
Also published as: JP2591684B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（概要）信頼性を高めるために複数の処理装置を内蔵させた情報
処理装置の実行確認方式に関し、ＣＰＵ内にキャッシュ
を有する場合であっても、比較回路の端子数を減少させ
てコストを下げ、しかも処理の実時間的な信頼性保証が
できるようにすることを目的とし、命令アドレスレジスタと、命令デコーダと、命令実行を
制御する実行制御部と、演算器と、演算結果を格納する
汎用レジスタと、命令キャッシュとを有するマイクロプ
ロセッサにおいて、実行確認用信号を出力する外部端子
を設け、該外部端子から前記命令アドレスレジスタの内
容を実行確認用信号として出力させるか、または前記マ
イクロプロセッサにおいて、前記外部端子を設けるとと
もに信号縮退手段を設け、該信号縮退手段により命令ア
ドレスレジスタの内容の全部または一部を縮退させた信
号を実行確認用信号として前記外部端子を介して出力さ
せるか、または命令アドレスレジスタと、命令デコーダ
と、命令実行を制御する実行制御部と、演算器と、演算
結果を格納する汎用レジスタと、命令キャッシュと、オ
ペランドキャッシュを有するマイクロプロセッサにおい
て、実行確認用信号を出力する外部端子を設け、該外部
端子を介して前記演算器からプロセッサ外部に演算結果
の１つであるフラッグを実行確認用信号として出力させ
るか、あるいはまた命令アドレスレジスタと、命令デコ
ーダと、命令実行を制御する実行制御部と、演算器と、
演算結果を格納する汎用レジスタと、命令キャッシュと
、オペランドキャッシュを有するマイクロプロセッサに
おいて、実行確認用信号を出力する外部端子を設け、該
外部端子を介して前記実行制御部からプロセッサ外部に
、分岐命令の実行によってプログラムシーケンスが変わ
ったか否かを示す分岐指示信号を実行確認用信号として
出力させるような構成にしたものである。

（産業上の利用分野　）本発明は、信頼性を高めるために複数の処理装置を内蔵
させた情報処理装置の実行確認方式に関する。

（従来の技術　）従来、情報処理装置で実施されている実行確認方式は、
第５図に示すように、それぞれがマイクロプロセッサか
らなる２つのＣＰＵ　（中央処理装置）１，２と、両Ｃ
ＰＵＩ、２に同期をとらせるためのクロック３と、両Ｃ
ＰＵＩ、２から制御信号、アドレス、およびデータ等を
入力して両ＣＰＵＩ、２の処理が一致するか否かをチエ
ツクするデータバイパス機能を有する比較回路４とを備
え、両ＣＰＵＩ、２にはシステムバス５を介してデータ
が入力される。ＣＰＵ２へのデータ入力の際には、比較
回路４を介するが比較機能を使用せずに、データバイパ
ス機能を利用して直接にＣＰＵ２側へデータを伝送する
。

ＣＰＵ　１　、または２は、第６図に示すように、制御
信号、アドレス、およびデータ等をシステムバス５や比
較回路４に伝送する外部インタフェース１１と、外部イ
ンタフェース１１を介して入力した命令を記憶する命令
キャッシュ１２と、外部インタフェース１１を介して入
力するオペランドを記憶するオペランドキャッシュ１３
と、命令キャッシュ１２から読み出した命令をデコード
する命令デコーダ１４と、命令デコーダ１４からの出力
をストアする命令アドレスレジスタ１５と、命令デコー
ダ１４によりデコードされた命令を実行する実行制御部
１６と、実行制御部１６により制御されてオペランドキ
ャッシュ１３と汎用レジスタ１７との間でデータを入出
力しながら演算を実行する演算器１８とを備えている。

この情報処理装置における実行確認方式は、ＣＰＵ１お
よびＣＰＵ２をクロック３の出力に同期させて同じ処理
を実行させ、その同時刻に実行させた出力結果を比較回
路４により比較して、再出力結果が一致するか否かをチ
エツクし、処理が正確に行われているかどうかについて
確認させている。

〔発明が解決しようとする課題　〕

上記従来の実行確認方式では、２つのＣＰＵ１．２が同
じ処理結果を出すことを確認することによって処理の信
頼性を保証するようにするため、外部に出ているバス（
を構成している信号線）だけを比較回路４に接続して、
バス上の動作が一致するかどうかを比較している。

このため、アドレスバスやデータバスの信号線の数が多
いことから比較回路４の端子数が多くなり、コストが高
くなる。また、ＣＰＵＩ、２が命令キャッシュ１２ある
いはオペランドキャッシュ１３を備えている装置では、
命令のアクセスあるいはオペランドのアクセスが外部に
出るためのタイムラグに影響され、その処理の内容につ
いて比較回路４で実時間的な比較ができない、特にオペ
ランドキャッシュがライトバックあるいはコピーパック
の場合には、ストアデータでさえも外部に出てくるのに
かなり時間がかかる場合があり、比較サイクルが遅くな
る。

従って、このような構成上の要因があるため、ＣＰＵ二
重化構成にして高い信頼性を持たせた情報処理装置を構
成させた場合でも、システムコストが高く、処理の実時
間的な信頼性保証ができないという問題点があった。

本発明は、上記問題点に鑑みて威されたものであり、そ
の解決を目的として設定される技術的課題は、ＣＰＵ内
にキャッシュを右する場合であっても、比較回路の端子
数を減少させてコストを下げ、しかも処理の実時間的な
信頼性保証ができるようにした実行確認方式を提供する
ことにある。

（課題を解決するための手段　）本発明は、上記課題を解決するための具体的な手段とし
て、情報処理装置の実行確認方式を構成するにあたり、
第１図の実施例図に示すように、命令アドレスレジスタ
４５と、命令デコーダ４４と、命令実行を制御する実行
制御部４６と、演算器４８と、演算結果を格納する汎用
レジスタ４７と、命令キャッシュ４２とを有するマイク
ロプロセッサ３１において、実行確認用信号を出力する
外部端子３１ａを設け、該外部端子３１ａから前記命令
アドレスレジスタの内容を実行確認用信号として出力す
るものである。

そしてこれは、第１図、または第２図の実施例図に示す
ように、信号縮退手段４９ｂ、または５２を設け、該信
号縮退手段４９ｂ、または５２により命令アドレスレジ
スタの内容の全部または一部を縮退させた信号を実行確
認用信号として前記外部端子３１ａを介して出力するも
のにすることが望ましい。

また、第３図の実施例図に示すように、命令アドレスレ
ジスタ４５と、命令デコーダ４４と、命令実行を制御す
る実行制御部４６と、演算器４８と、演算結果を格納す
る汎用レジスタ４７と、命令キャッシュ４２と、オペラ
ンドキャッシュ４３とを有するマイクロプロセッサ３１
において、実行確認用信号を出力する外部端子３１ａを
設け、該外部端子３１ａを介して前記演算器４８からプ
ロセッサ外部に演算結果の１つであるフラッグを実行確
認用信号として出力するものにしても良い。

さらにまた、第４図に示すように、命令アドレスレジス
タ４５と、命令デコーダ４４と、命令実行を制御する実
行制御部４６と、演算器４８と、演算結果を格納する汎
用レジスタ４７と、命令キャッシュ４２と、オペランド
キャッシュ４３とを有するマイクロプロセッサ３１にお
いて、実行確認用信号を出力する外部端子３１ａを設け
、該外部端子３１ａを介して前記実行制御部４６からプ
ロセッサ外部に、分岐命令の実行によってプログラムシ
ーケンスが変わったか否かを示す分岐指示信号を実行確
認用信号として出力するものであっても良い。

〔作用〕

本発明は上記構成により、同時刻における各マイクロプ
ロセッサの何れかの処理が誤りを犯していれば、直接に
各外部端子３１ａ、３２ａから出力された信号を比較回
路で比較検討した結果により、その処理の誤りであるこ
とを見出し、誤りであればエラー検出信号を出力し、各
マイクロプロセッサ３１．３２がそれぞれの外部端子３
１ａ、３２ａからエラー検出信号を入力してそれぞれ各
マイクロプロセッサ３１．３２の実行を止め、その停止
に伴ない、データ等の伝送を中断させる。これにより各
マイクロプロセッサ３１゜３２のそれぞれについて処理
が正確に行われていることを実時間で直接に確認するこ
とができ、高い信頼性を保証できるようになる。また、
必要最小限のデータによって各マイクロプロセッサ３１
．３２における処理の確認ができるようになるため、接
続端子の数が減少し、経費の削減に貢献する。

（実施例　）以下、本発明の実施例として、各マイクロプロセッサの
実行中に出力される信号に、命令アドレスまたはその縮
退信号、演算結果の１つであるフラグ、または分岐指示
信号を使用する場合について図示説明する。

第１実施例を第１図に示す。ここで、３１゜３２はそれ
ぞれがワンチップのマイクロプロセッサからなるＣＰＵ
であり、一方が必要な処理を実行させるためのもので、
他方がその処理の確認用に同じ処理を実行させるための
ものである。

このＣＰＵ３１，３２には、それぞれ外部インタフェー
ス４１を介さずに処理中のデータを直接に出力させる外
部端子３１ａ、３２ａを備え、この外部端子３１ａ、３
２ａを介して取り出した同時刻に生成されたデータによ
って、一方の装置３１または３２の処理と他方の装置３
２または３１の処理が一致していることを確認できるよ
うにする。

ＣＰＵ３１（または３２）の内部構成としては、制御信
号、アドレス、およびデータ等をシステムバス３７から
入力する外部インタフェース４１と、外部インタフェー
ス４１を介して入力した命令を記憶する命令キャッシュ
４２と、外部インタフェース４１を介して入力するオペ
ランドを記憶するコピーバック型のオペランドキャッシ
ュ４３と、命令キャッシュ４２から読み出した命令をデ
コードする命令デコーダ４４と、命令デコーダ４４から
の出力をストアする命令アドレスレジスタ４５と、命令
デコーダ４４によりデコードされた命令を実行する実行
制御部４６と、実行制御部４６により制御されてオペラ
ンドキャッシュ４３と汎用レジスタ４７との間でデータ
を入出力しながら演算を実行する演算器４８と、処理中
に生成されたデータを比較用として直接に比較装置３４
側へ出力するとともに、その比較結果が不一致のときに
出される比較装置３４側からのエラー検出信号を入力さ
せる外部端子３１ａ（または３２ａ）を備えている。

命令アドレスレジスタ４５の出力側と外部端子３１ａ（
または３２ａ）とを内部バス４９ａにより接続し、命令
アドレスの全てを外部端子３１ａ（または３２ａ）から
出力できるようにするか、またはその内部バス４９ａに
信号縮退手段としての排他的ＯＲ回路４９ｂを介装して
、隣り合うビットのデータの排他的ＯＲを出力していく
ことにより、出力データのビット数を減少させたデータ
（縮退データ）を出力することができるようにする。

実行制御部４６と外部端子３１ａ（または３２ａ）との
間を信号線４９ｃにより接続して、実行制御部４６が入
力したエラー検出信号をホルト信号として受けられるよ
うにし、以後の処理を中断させることができるようにす
る。

このように構成したＣＰＵ３１，３２の一致チェックを
すると、つぎのような手順になる。

各ＣＰＵ３１，３２は、実行制御部４６からの指令によ
って演算器４８が処理を進める場合、命令アドレスレジ
スタ４５からその内容を、内部バス４９ａおよび外部端
子３１ａ、または３２ａを介して、それぞれ同時刻に比
較装置（図示せず）へ送信する。

比較装置では、両ＣＰＵ３１，３２から入力したそれぞ
れの内容が一致した場合には信号を出さず、不一致の場
合には１ビツトのエラー検出信号を各ＣＰＵ３１．３２
へ送信する。

各ＣＰＵ３１．３２では、エラー検出信号を外部端子３
１ａ、３２ａおよび信号線４９ｃを介して実行制御部４
６に入力させ、その実行制御部４６によって演算器４８
の処理を止める。

また、エラー検出信号が入力すると、入出力系の中断機
構（図示せず）を作動させて制御信号、アドレス、デー
タ等の入出力を中断させる。

このように第１実施例では、各外部端子３１ａ、３２ａ
を介して命令アドレスレジスタ４５の内容を直接に取り
出すことができ、その出力データを比較装置３４により
比較できるようにしたことによって、各ＣＰＵ３１，３
２の同一時刻における処理の正しさを外部装置（比較装
置）により実時間で確認することができる。

また、命令アドレスレジスタ４５からの出力またはその
縮退データを外部装置に入力させることによって、外部
装置の端子数を減少させることができ、従来よりもＣＰ
Ｕ外部の比較装置を安価な装置にすることができ、ＬＳ
Ｉにまとめ易く、組み込み用のパッケージが簡素化でき
、プリント配線が容易になって、諸経費が削減でき、高
信頼性を有する情報処理装置の低価格化ができる。

第１実施例（ＣＰＵ３１または３２）の別態様としては
、第２図に示すように、命令アドレスの下位桁の一部を
伝送するように構成する。

命令アドレスレジスタ４５の下位桁出力側と外部端子３
１ａ（または３２ａ）とを内部バス５１により接続し、
命令アドレスの下位桁の一部を外部端子３１ａ　（また
は３２ａ）から出力できるようにするか、またはその内
部バス５１に信号縮退手段としての排他的ＯＲ回路５２
を介装して縮退データを出力できるようにし、その他の
部分については前記ＣＰＵ３１（または３２）の構成と
同じ様に構成する。

一般にプログラムの実行はシーケンシャルに進むため、
下位桁のみの比較でも充分に実用的であり、これにより
、さらに端子数が減少でき、容易に外部装置によって内
部動作が確認できるようになる。

第２実施例としては、第３図に示すように、演算器４８
における演算結果の１つであるフラグを出力する信号線
５３を外部端子３１ａ（または３２ａ）に接続し、その
他の部分については前記ＣＰＵ３１（または３２）と同
様に構成する。

これにより演算途中における種々のフラグが出力できる
ようになり、外部装置が内部の実行シーケンスを確認で
きるようになる。

第３実施例としては、第４図に示すように、実行制御部
４６から分岐信号を出力する信号線５４を外部端子３１
ａ（または３２ａ）に接続し、その他の部分については
前記ＣＰＵ３１（または３２）の構成と同様に構成する
。

これにより実行制御部４６が分岐命令を実行するために
プログラムシーケンスを変えると、そのたびに実行制御
部４６から分岐信号が出力され、外部装置によって内部
動作が確認できるようになる。

これらＣＰＵ３１　（または３２）の多様な実施例の態
様によっても、両ＣＰＵ３１および３２について、実時
間で処理の正しさをチエツクすることができ、しかもそ
のチエツク装置としての比較装置では端子数を減少させ
ることができ、その結果として製造上の諸経費が削減で
きる。

（発明の効果　）以上のように本発明では、各マイクロプロセッサ３１．
３２に、処理中のデータを外部インタフェースを介さず
直接に出力する外部端子３１ａ、３２ａをそれぞれに備
えさせ、その外部端子３１ａ、３２ａを介して命令アド
レスまたはその縮退信号、フラグ、分岐指示信号等の何
れかを出力することによって外部装置が容易に処理の正
しさをチエツクできるようにし、その処理の誤りが見出
された場合には、そのエラー検出信号を受けて、各マイ
クロプロセッサ３１．３２の処理を適時に止めさせると
ともに、制御信号、アドレス、データ等の入出力系の伝
送を中断させることができるようにしたことによって、
各マイクロプロセッサ３１．３２のそれぞれについて、
処理が正確に行われていることを実時間で直接に確認す
ることができ、高い信頼性を保証できる。

また、必要最小限のデータを利用して各マイクロプロセ
ッサ３１．３２における処理の確認ができるため、接続
端子数を最小にすることができ、情報処理装置の設計お
よび製造における諸経費が削減できる。

【図面の簡単な説明】

第１図は、本発明における第１実施例の構成説明図、第２図は、第１実施例における別態様を示す構成説明図
、第３図は、第２実施例の構成説明図、第４図は、第３実施例の構成説明図、第５図は、従来の情報処理装置における実行確認方式を
示す構成図、第６図は、従来におけるマイクロプロセッサの構成説明
図。３１．３２・・・マイクロプロセッサ（ＣＰＵ）３１ａ
、３２ａ・・・外部端子４２・・・命令キャッシュ４３・・・オペランドキャッシュ４４・・・命令デコーダ４５・・・命令アドレスレジスタ４６・・・実行制御部４７・・・汎用レジスタ４８・・・演算器４９ａ、５１・・・内部バス４９ｂ、５２・・・信号縮退手段（排他的ＯＲ回路）４
９ｃ、５３，５４・・・信号線葛　１実施例にｈ１する％７１ｔｌｌ覧を示す刹１厄ａ
ｌ１月図第２図股永の４８１１Ｆｉ”ｑ埋装１１斗すろズ竹繭記林竹引
０口ＩＢ５　　図システム！＋：ス

Claims

【特許請求の範囲】（１）命令アドレスレジスタ（４５）と、命令デコーダ
（４４）と、命令実行を制御する実行制御部（４６）と
、演算器（４８）と、演算結果を格納する汎用レジスタ
（４７）と、命令キャッシュ（４２）とを有するマイク
ロプロセッサ（３１）において、実行確認用信号を出力する外部端子（３１ａ）を設け、該外部端子（３１ａ）から命令アドレスレジスタ（４５
）の内容を実行確認用信号として出力させることを特徴
とする実行確認方式。（２）信号縮退手段（４９ｂ、または５２）を設け、該
信号縮退手段（４９ｂ、または５２）により命令アドレ
スレジスタ（４５）の内容の全部または一部を縮退させ
た信号を実行確認用信号として前記外部端子（３１ａ）
を介して出力させることを特徴とする請求項１記載の実
行確認方式。（３）命令アドレスレジスタ（４５）と、命令デコーダ
（４４）と、命令実行を制御する実行制御部（４６）と
、演算器（４８）と、演算結果を格納する汎用レジスタ
（４７）と、命令キャッシュ（４２）と、オペランドキ
ャッシュ（４３）を有するマイクロプロセッサ（３１）
において、実行確認用信号を出力する外部端子（３１ａ
）を設け、該外部端子（３１ａ）を介して前記演算器（４８）からプロセッサ外部に演算結果の１つであるフ
ラッグを実行確認用信号として出力させることを特徴と
する実行確認方式。（４）命令アドレスレジスタ（４５）と、命令デコーダ
（４４）と、命令実行を制御する実行制御部（４６）と
、演算器（４８）と、演算結果を格納する汎用レジスタ
（４７）と、命令キャッシュ（４２）と、オペランドキ
ャッシュ（４３）を有するマイクロプロセッサ（３１）
において、実行確認用信号を出力する外部端子（３１ａ
）を設け、該外部端子（３１ａ）を介して前記実行制御部（４６）
からプロセッサ外部に、分岐命令の実行によってプログ
ラムシーケンスが変わったか否かを示す分岐指示信号を
実行確認用信号として出力させることを特徴とする実行
確認方式。