JPH0728740A

JPH0728740A - データ転送装置

Info

Publication number: JPH0728740A
Application number: JP5173891A
Authority: JP
Inventors: Yasuhisa Mobara; 泰久茂原
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-07-14
Filing date: 1993-07-14
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】２バイト以上のバス幅を持ったデータ転送
において、バイト単位の矩形領域の転送を効率良く行う
ことを可能にする。【構成】例えば、１ラインが５バイトで複数ライン
で構成される矩形データが、バス９ａ、９ｂを通して１
ワード（２バイト）単位に送られてくる場合、注目して
いるのが奇数ラインである場合には、送られてきたデー
タを下位の装置にバス２ａ、２ｂを介してそのまま送出
する。ここで、奇数ラインの最後のワードた転送された
場合には、その最後のワードの下位バイトと次の段階で
送られてくる偶数ラインのワードデータの上位バイトを
交換して１ワードデータとして、バス２ａ，２ｂに出力
する。以下、偶数ラインの転送においては、直前のワー
ドの下位ワードと次に送られてくるワードの上位バイト
を交換し、１ワードのデータとして出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送装置、詳しく
はバイト単位の矩形領域のデータの転送を行うデータ転
送装置に関するものである。

【０００２】

【従来の技術】従来、ドットパターンを圧縮するための
装置は、図８のように構成されている。以下、図８を元
に従来の動作を説明する。

【０００３】図示において、４はドットパターン記憶手
段、５はドットパターン圧縮回路、６はコンピュータシ
ステム本体部、７は圧縮データ記憶手段、８はコンピュ
ータシステム本体部から圧縮すべきドットパターンをド
ットパターン記憶手段に対して展開する際の制御信号、
９はコンピュータシステム本体部から圧縮すべきドット
パターンをドットパターン記憶手段に対して展開する際
の固定データバス、１０はドットパターン圧縮回路が圧
縮すべきドットパターンをドットパターン記憶手段から
読み出す際の制御信号、１１はドットパターン圧縮回路
が圧縮すべきドットパターンをドットパターン記憶手段
から読み出す際の固定データバス、１２はドットパター
ン圧縮回路が圧縮した圧縮データを圧縮データ記憶手段
に書き込む際の制御信号、１３はドットパターン圧縮回
路が圧縮した圧縮データを圧縮データ記憶手段に書き込
む際の固定データバス、１４はコンピュータシステム本
体部が圧縮データを圧縮データ記憶手段から読み出す際
の制御信号、１５はコンピュータシステム本体部が圧縮
データを圧縮データ記憶手段から読み出す際の固定デー
タバスである。

【０００４】以上の構成において、まずコンピュータシ
ステム６がドットパターン記憶手段４に対して圧縮すべ
きドットパターンを固定データバス９に出力し、制御信
号８を発行して書き込む。然る後ドットパターン圧縮回
路５はドットパターン記憶手段４に対して制御信号１０
を発行し固定データバス１１を通してドットパターンを
読み込み、ドットパターンデータの圧縮を行う。またド
ットパターン圧縮回路５はドットパターンデータの圧縮
データが生成されると圧縮データ記憶手段７に対して制
御信号１２を発行すると共に固定データバス１３を通し
て圧縮データ記憶手段７に圧縮データを書き込む。コン
ピュータシステム６は制御信号１４を発行して圧縮デー
タを固定データバス１５を通して取り込む。

【０００５】さらに詳細に図９を用いて説明する。図示
において、９１はコンピュータシステム本体部６がこれ
から圧縮しようとするビットマップデータ、９２はこれ
をワードバウンダリイ（ここでは１ワード＝２バイトと
して説明する）で構成される圧縮すべきドットデータの
２次元的イメージの一例を示している。図示における数
値、００、０１、０２、…はアドレスを示し、例えば数
値“００”はアドレス“００”を示し、そのアドレス
“００”に対する任意のドットデータが８ビットである
ことを示している。

【０００６】例えば、図８において固定データバス９及
び固定データバス１１が、処理スピードがバイト（８ビ
ット）よりも早くするために、ワード（１６ビット）で
構成する場合、コンピュータシステム６がドットパター
ン記憶手段４に圧縮すべきドットデータを転送すると、
ワード単位でデータ転送が行われる。例えばアドレス０
０をアクセスして一回の転送を行う場合、一回の転送で
アドレス００〜０１の１ワード（２バイト）のデータ転
送が行われる。従って、２回目のデータ転送はアドレス
０２をアクセスすることでアドレス０２〜０３のデータ
転送になる。このように順次ドットパターン記憶手段４
に対してデータ転送を行い、最終的に図９の符号９２に
示すワードバウンダリの２次元で構成される文字や図形
等のドットパターンがドットパターン記憶手段４に展開
される。

【０００７】ドットパターン圧縮回路５は通常、２次元
で構成されたドットパターンデータを圧縮するために１
ラインの長さ及び圧縮すべき１ラインのドット数を知
り、１ラインの長さの内の何ドットかを圧縮するという
動作を行う。このため、ドットパターン記憶手段４から
ドットパターンデータを読み込む際に、ドットパターン
データが展開されたドットパターン記憶手段４のスター
トアドレス、及び１ラインの長さを示す１ラインのドッ
ト数とワード数、ならびに全体の大きさを示すライン数
を設定し、それに従ってドットパターン記憶手段４から
ドットパターンデータを読み込む。固定データバス１１
の固定データバスがワードで構成されている場合、ドッ
トパターン圧縮回路５はドットパターン記憶手段４の展
開されているドットパターンを、前述したようにワード
単位で読み込みを行いデータ圧縮を行う。ここで、例え
ば第９図の符号９２のように、圧縮すべき２次元ドット
パターンデータがワード単位であれば、問題なく２ライ
ン目の先頭が、この場合アドレス０６になり、３ライン
目の先頭アドレスは０Ｃ、以下同様となって正常に圧縮
動作が行われる。

【０００８】

【発明が解決しようとする課題】しかしながら上記従来
例では、１ラインの長さがバイトバウンダリの２次元で
構成される文字や図形等のドットパターンである場合に
問題が起こる。例えば、本来図５の符号５２のように２
ライン目の先頭はアドレス０５でなければならないの
に、ドットパターン圧縮回路５は固定データバス１１が
ワード単位の固定データバスであるため、アドレス０５
のデータを１ライン目の最後のデータとしてアドレス０
４アクセス時に一緒に読み込んでしまい、２ライン目の
先頭データはアドレス０６となってしまう。

【０００９】このような１ラインの長さがバイトバウン
ダリで構成されるようなドットパターンデータの場合
は、固定データバス９をバイト（８ビット）に設定し
て、コンピュータシステム６からドットパターン記憶手
段４へのデータをバイト単位に行えるようにすることで
解決できる。しかしながら、このようにすると、コンピ
ュータシステム６とドットパターン記憶手段４の間のデ
ータ転送効率が落ちるという問題点がある。

【００１０】また、符号５２で示すように、予めシステ
ム側６からドットパターン記憶手段４にビットマップデ
ータの展開を行う際１ラインの長さがバイトバウンダリ
イの場合は１ラインの最後のバイトデータの後にダミー
のバイトデータを付加し、２ライン目の先頭に１ライン
目の最後のワードバウンダリデータの最後のバイトデー
タを持ってくるという操作をすることも考えられるが、
この場合システム側６のソフトウェア動作が著しく煩雑
になり、その結果システムのパフォーマンスが低下する
という問題点がある。

【００１１】

【課題を解決するための手段】本発明は上記従来技術に
鑑みなされたものであり、２バイト以上のバス幅を持っ
たデータ転送において、バイト単位の矩形領域の転送を
効率良く行うことを可能にするデータ転送装置を提供し
ようとするものである。

【００１２】この課題を達成するため、本発明のデータ
転送装置は以下に示す構成を備える。すなわち、バイト
単位の矩形領域のデータを転送するデータ転送装置であ
って、前記矩形領域の１ラインデータをワード（２バイ
ト以上）単位に受信する受信手段と、少なくとも前記１
ラインを表すワード長に対するバイト単位の位相差を検
出する検出手段と、少なくとも連続する２ワードのデー
タ中のバイトデータの順序を入れ替え、１ワードデータ
として出力する出力手段と、前記検出手段の検出結果に
基づいて、前記出力手段におけるバイトデータの順序を
制御する制御手段を備える。

【００１３】

【作用】かかる本発明の構成において、検出した位相差
に基づいて、受信した連続する２ワードの中のバイトデ
ータの順序を入れ替えるよう制御手段が制御し、この制
御の下で１ワードを構築して出力手段が出力する。

【００１４】

【実施例】以下、添付図面に従って本発明にかかる実施
例を詳細に説明する。

【００１５】図１は本発明のシステム構成の第１の実施
例を示し、図２は図１のデータ転送制御部の回路構成を
示している。また、図３、図４は図２の回路構成に於け
るタイミングチャートを示し、図５は実施例におけるビ
ットマップデータの展開状態、図６は実施例のデータの
アクセス方法、そして図７は実施例の動作フローチャー
トを示している。尚、先に説明した従来技術と同じ装置
や回路については同一符号を付した。

【００１６】各図に共通の各部を説明すると、図１、２
における符号１はデータ転送制御部である。２はデータ
転送制御部１からドットパターン記憶手段４へデータを
転送する固定データバスで、図２の符号２ａ、２ｂの２
つから構成されている（２ａは上位バイト、２ｂは下位
バイトを示す）。符号３はデータ転送制御部１からドッ
トパターン記憶手段４に対する制御信号で、図２のＣＳ
と対応している。

【００１７】符号８はコンピュータシステム本体部６が
ドットパターン記憶手段４にドットパターンデータを転
送する際に、コンピュータシステム本体部からデータ転
送制御部へ送られる制御信号で、図２の符号８ａ（図
３、４のＣＰＵ（これはコンピュータシステム本体部か
らドットパターン記憶手段へのアクセス最中であること
を示す制御信号））、図２の符号８ｂ（図３、４のＣＫ
（システムクロック））、符号８ｃ（図３、４の符号Ａ
ＣＫ（コンピュータシステム本体部からのアクセスに対
するアクノレッジ信号））からなる。

【００１８】符号９はコンピュータシステム本体部から
データ転送制御部にデータを転送する固定データバス
で、図２に示す如く、符号９ａ（上位バイト）、符号９
ｂ（下位バイト）からなる。

【００１９】その他の構成については、先に説明した従
来例で述べた第８図の各部と対応している。

【００２０】次に図２に示したデータ転送制御部１にお
いて、先に触れていないものを説明する。

【００２１】図示において、１０１はＭｏｄｅＦＬＡＧ
レジスタであって、コンピュータシステム本体６から送
られてくるドットパターンがバイトバウンダリイである
かワードバウンダリイであるかを示すデータを記憶す
る。このＭｏｄｅＦＬＡＧレジスタ１０１からは２ビッ
トの信号が出力され、それぞれがＢｕｆｆｅｒ１０６ａ
〜Ｂｕｆｆｅｒ１０６ｄの供給され、それぞれのＢｕｆ
ｆｅｒに供給されている信号を通過／非通過を制御する
ために用いられる。尚、このＭｏｄｅＦＬＡＧレジスタ
１０１に記憶保持されるデータは、コンピュータシステ
ム本体６からの指示に従う（詳細は後述する）。

【００２２】１０２はこれから転送するドットパターン
データの１ラインのワード数を設定するレジスタと、Ｃ
ＰＵ信号によってそれをカウントアップしその結果をＭ
ｏｄｅＦｌａｇレジスタ１０１やＬａｔｃｈＣｏｎｔｒ
ｏｌ部１０３に知らせるＷｃｕｎｔ部である。Ｌａｔｃ
ｈＣｏｎｔｒｏｌ部１０３はＷｃｏｕｎｔ部１０２から
きた信号を基にしてＬａｔｃｈ部１０７ａ〜１０７ｃへ
ラッチタイミング信号を出力すると共に、先に示したＭ
ｏｄｅＦＬＡＧレジスタ１０１に上記内容のデータを出
力する。

【００２３】１０４はＣｓＣｏｎｔｒｏｌ部であって、
ＬａｔｃｈＣｏｎｔｒｏｌ部１０３からきた信号を元に
ドットパターン記憶部４に対するアクセスタイミングを
制御し、またＬａｔｃｈ部１０７ａ〜１０７ｂに対して
データアウトプットタイミングを制御する信号を出力す
る。１０５はＷｃｏｕｎｔ部１０２からきた信号を元に
コンピュータシステム本体６に対し、アクノレッジ信号
を返すＡｃｋＣｏｎｔｒｏｌ部である。

【００２４】以下、具体的な動作をこれらの図を用いて
説明する。

【００２５】尚、転送すべきデータは第５図の符号５１
のようにコンピュータシステム本体６に既に用意されて
いるとする。また、１ラインが５バイトで８ラインの２
次元データとして圧縮動作を行う場合を説明する。

【００２６】さて、図６に示すように、ＥＶＥＮライン
（偶数ライン）の時に、１ライン前のＯＤＤライン（奇
数ライン）の最後のワードから１ラインに設定されてい
るワード数分アクセスして、最初のワード内の１バイト
目を無視し、次の、ワードの１バイト目と組み合わせて
１ワードにすればよいことが分かる。

【００２７】次に、具体的な動作を第７図にフローチャ
ートを用いて説明すると次のような手順になる。

【００２８】（１）データ転送システム部がこれから転
送するデータがバイトバウンダリイ出あることをＭｏｄ
ｅＦｌａｇレジスタ１０１にセットする。

【００２９】（２）１ラインの転送ワード数をセットす
る（この場合３ワードであるから０Ｄセットする）。

【００３０】（３）最初はＯｄｄライン出あるため第７
図のＯｄｄへ進み、Ｗｃｕｎｔ内部のカウンタに（２）
でセットされた値がロードされる。

【００３１】（４）コンピュータシステム本体部からド
ットパターン記憶手段に対してワードの転送要求（アド
レス００、アドレス０１）が発生する（第７図ＣＰＵＡ
ｃｃｅｓｓＩＮ）。

【００３２】（５）最初はＯｄｄラインであるからＭｏ
ｄｅＦＬＡＧレジスタ１０１はＢｕｆｆｅｒＡ及びＢｕ
ｆｆｅｒＣをｅｎａｂｌｅ状態にする。

【００３３】（６）アドレス００のデータはＢｕｆｆｅ
ｒＡからＬａｔｃｈＡに、アドレス０１のデータはＢｕ
ｆｆｅｒＣからＬａｔｃｈＢに接続され、１０３からの
制御信号（ＬＴ０、ＬＴ１）によりそれぞれＬａｔｃｈ
ＡおよびＬａｔｃｈＢにラッチされる。

【００３４】（７）ＣＳｃｏｎｔｒｏｌ部１０４はデー
タがそろったところで、ドットパターン記憶部４に対し
て制御信号を発行する。

【００３５】（８）またＬａｔｃｈＡ１０７ａおよびＬ
ａｔｃｈＢ１０７ｂのアウトプットをｅｎａｂｌｅにし
て、ドットパターン記憶手段に対してアドレス００およ
びアドレス０１のワード転送を実行する。以上の結果、
データバス９上に出力された１ワード（実施例では１ワ
ードは２バイトとしている）のデータは、データバス２
から出力されることになる。

【００３６】（９）ＡＣＫｃｏｎｔｒｏｌ部１０５はコ
ンピュータシステム本体部に対して転送の終了（次のワ
ードデータの転送許可）を知らせるＡｃｋｎｏｒｅｇｅ
信号を発行する。

【００３７】（１０）Ｗｃｏｕｎｔ１０２内部のワード
カウンタを＋１（すなわち０Ｅ）にする。

【００３８】（１１）Ｗｃｏｕｎｔ１０２内部のワード
カウンターがフル（この場合０Ｆ）でない場合は、再び
コンピュータシステム本体部からドットパターン記憶手
段に対して次のワードの転送要求（アドレス０２、アド
レス０３）が発生するのを待ち、転送要求がきた場合は
上記（５）〜（１０）を繰り返す。この時点で、データ
は図５の符号５２の１ライン目のように展開されてい
る。

【００３９】（１２）Ｗｃｏｕｎｔ１０２内部のワード
カウンターがフル（この場合０Ｆ）になった場合は、１
ライン目の転送が終了したと判断して、図７のＥＶＥＮ
へ処理を進める。

【００４０】（１３）２ライン目の転送ワード数を確認
するために、（２）でセットされている値（０Ｄ）がＷ
ｃｏｕｎｔ１０２内部のカウンタにロードされる。

【００４１】（１４）ＥＶＥＮラインであるのでコンピ
ュータシステム本体部は、コンピュータシステム本体側
のドットパターン記憶部に対して、１ライン前の最後の
ワードデータ（アドレス０４およびアドレス０５）に対
してアクセスを行い、それをドットパターン記憶手段４
に展開するアクセスを行う。

【００４２】（１５）ＥＶＥＮラインであるからＭｏｄ
ｅＦＬＡＧレジスタ１０１はＢｕｆｆｅｒＢおよびＢｕ
ｆｆｅｒＤをｅｎａｂｌｅにする。

【００４３】（１６）アドレス０４のデータはＢｕｆｆ
ｅｒＢからＬａｔｃｈＢに、アドレス０５のデータはＢ
ｕｆｆｅｒＤからＬａｔｃｈＣに接続され、更に、Ｌａ
ｔｃｈｃｏｎｔｒｏｌ部１０３の制御信号（ＬＴ０）に
よりそれぞれＬａｔｃｈＢおよびＬａｔｃｈＣにラッチ
される。

【００４４】（１７）次のＣＰＵアクセスが生じる前
に、ＬａｔｃｈＣのデータをＬａｔｃｈＡにラッチす
る。この結果、入力された１ワードの上位バイトと下位
バイトは交換されて状態になる。

【００４５】（１８）ＡＣＫｃｏｎｔｒｏｌ部１０５は
コンピュータシステム本体部に対して転送の終了を知ら
せるＡｃｋｎｏｒｅｇｅ信号を発行する。

【００４６】（１９）Ｗｃｏｕｎｔ１０２内部のワード
カウンターを＋１（すなわち０Ｅ）にする。

【００４７】（２０）次のＣＰＵアクセス（すなわちア
ドレス０６およびアドレス０７）が生じる。

【００４８】（２１）アドレス０６のデータはＢｕｆｆ
ｅｒＢからＬａｔｃｈＢに、アドレス０７のデータはＢ
ｕｆｆｅｒＤからＬａｔｃｈＣに接続され、更にＬａｔ
ｃｈｃｏｎｔｒｏｌ部１０３からの制御信号（ＬＴ０）
によりそれぞれＬａｔｃｈＢおよびＬａｔｃｈＣにラッ
チされる。

【００４９】（２２）ＬａｔｃｈＡには（１７）でラッ
チされたデータ（アドレス０５のデータ）があり、一方
ＬａｔｃｈＢにはアドレス０６のデータがラッチされ
る。

【００５０】（２３）１０４はこのタイミングでデータ
がそろったものとし、ドットパターン記憶部４に対して
制御信号を発行する。

【００５１】（２４）またＬａｔｃｈＡおよびＬａｔｃ
ｈＢのアウトプットをｅｎａｂｌｅにして、ドットパタ
ーン記憶手段に対してアドレス０５およびアドレス０６
のワード転送を実行する。

【００５２】すなわち、このタイミングで第５図の符号
５２の２ライン目の先頭ワード（アドレス０５およびア
ドレス０６）がドットパターン記憶手段に展開される。

【００５３】（２５）次のＣＰＵアクセスが生じる前
に、ＬａｔｃｈＣのデータ（アドレス０７）をＬａｔｃ
ｈＡにラッチする。

【００５４】（２６）ＡＣＫｃｏｎｔｒｏｌ部１０５は
コンピュータシステム本体部に対して転送の終了を知ら
せるＡｃｋｎｏｒｅｇｅ信号を発行する。

【００５５】（２７）Ｗｃｏｕｎｔ部１０２内部のワー
ドカウンターを＋１（すなわち０Ｆ）にする。

【００５６】（２８）Ｗｃｏｕｎｔ部１０２内部のワー
ドカウンタがフル（この場合０Ｆ）でない場合は、再び
コンピュータシステム本体部からドットパターン記憶手
段に対して次のワード転送要求が発行するのを待ち、転
送要求がきた場合は上記（２０）〜（２５）を繰り返
す。

【００５７】ここで、ＥＶＥＮの１ライン最後のワード
（ＬａｓｔＷｏｒｄ）転送である場合は、以下に説明す
る処理を行う。

【００５８】（２９）ＥＶＥＮの１ラインの最後のワー
ド（ＬａｓｔＷｏｒｄ）転送である場合、ＣＰＵ転送要
求（この場合アドレス０８およびアドレス０９）が入力
される。

【００５９】（３０）ＥＶＥＮラインであるからＭｏｄ
ｅＦＬＡＧレジスタ１０１はＢｕｆｆｅｒＢおよびＢｕ
ｆｆｅｒＤをｅｎａｂｌｅにする。

【００６０】（３１）アドレス０８のデータはＢｕｆｆ
ｅｒＢからＬａｔｃｈＢに、アドレス０９のデータはＢ
ｕｆｆｅｒＤからＬａｔｃｈＣに接続され、Ｌａｔｃｈ
ｃｏｎｔｒｏｌ部１０３からの制御信号（ＬＴ０）によ
りそれぞれＬａｔｃｈＢおよびＬａｔｃｈＣにラッチさ
れる。

【００６１】一方、ＬａｔｃｈＡには（２５）でラッチ
されたデータ（アドレス０７のデータ）があり、この時
点でＬａｔｃｈＡにはアドレス０７のデータがＬａｔｃ
ｈＢにはアドレス０８のデータがそろう。

【００６２】（３２）ＣＳｃｏｎｔｒｏｌ部１０４はこ
のタイミングでデータがそろったものとし、ドットパタ
ーン記憶手段に対して制御信号を発行する。

【００６３】（３３）またＬａｔｃｈＡおよびＬａｔｃ
ｈＢのアウトプットをｅｎａｂｌｅにして、ドットパタ
ーン記憶手段４に対してアドレス０７およびアドレス０
８のワード転送を実行する。

【００６４】（３４）ＬａｔｃｈＣにラッチされている
アドレス０９のデータも転送しなければならないので、
ＬａｔｃｈＣのデータ（アドレス０９）をＬａｔｃｈＡ
にラッチする。

【００６５】（３５）この時点で、ＬａｔｃｈＡにはア
ドレス０９のデータがＬａｔｃｈＢにはアドレス０８の
データがそろう（上位のアドレス０９が正確に転送でき
ればよいので下位バイトがアドレス０８でも問題ない）
ので、ＣＳｃｏｎｔｒｏｌ部１０４はこのタイミングで
データがそろったものとし、ドットパターン記憶手段４
に対して制御信号を発行する。

【００６６】（３６）またＣＳｃｏｎｔｒｏｌ部１０４
は、ＬａｔｃｈＡおよびＬａｔｃｈＢのアウトプットを
ｅｎａｂｌｅし、ドットパターン記憶手段に対してアド
レス０９およびアドレス０８のワード転送を実行する。

【００６７】すなわち、このタイミングで第５図（ｂ）
の２ライン目のようにドットパターン記憶手段に展開さ
れる。

【００６８】（３７）ＡＣＫｃｏｎｔｒｏｌ部１０５は
コンピュータシステム本体部に対して転送終了の知らせ
るＡｃｋｎｏｒｅｇｅ信号を発行する。

【００６９】（３８）以降（３）〜（３７）を必要とす
る分繰り返す。

【００７０】以上の説明を、実際の信号の動きで説明す
ると図３及び図４のようになる。

【００７１】すなわち図３は通常のワード転送時、ある
いはバイトバウンダリ転送時のＯｄｄライン時における
動作を示し、図４はバイトバウンダリ転送時のＥｖｅｎ
ライン時における動作を示している。

【００７２】ここで特徴的なのは、第４図つまりバイト
バウンダリ転送時のＥｖｅｎライン時における動作であ
り、最初のＣＰＵからのアクセスに対してそのデータを
内部にラッチし次のワード転送データが入力された時、
はじめてドットパターン記憶手段に対してアクセスが行
われることと、最後の１ワード転送時においてはドット
パターン記憶手段に対するアクセスをＣＰＵからのアク
セス１回に対し２回行い、そのためＣＰＵに対するＡｃ
ｋｎｏｒｅｇｅ信号の発行タイミングを遅らせることで
ある。

【００７３】尚、実施例のシステム構成を図１０に示す
ようにドットパターン記憶手段とドットパターン記憶回
路の間に設けてドットパターン圧縮回路が圧縮すべきド
ットパターンをドットパターン記憶手段から読み出す際
の制御信号によって第１の実施例の説明通りに、第２図
のデータ転送制御部が動作しこの場合ドットパターン記
憶手段に対してコンピュータシステム本体部は通常のワ
ード転送のデータ転送を行い、２次元化を実現するのは
ドットパターン圧縮回路がデータを取り込む時に実行さ
れる。

【００７４】また、上記実施例では１ワード２バイトの
例として説明したが、３２ビットやそれ以上のバス幅に
適応させるようにしても良い。例えば３２ビット（４バ
イト）データ転送の場合には、最低でも４ライン単位に
位相を揃えるようにすれば実現できる。

【００７５】以上説明したように本発明は、転送するデ
ータのバウンダリを設定する手段と、転送しているデー
タがＯｄｄあるいはＥｖｅｎラインのどちらかを判定す
る手段を設け、ダイナミックにバウンダリの異なる２次
元データのデータ転送が可能となったことで、システム
のパフォーマンスを落とすことなく２次元データの圧縮
が行えるという効果がある。

【００７６】

【発明の効果】以上説明した様に本発明によれば、バイ
ト単位の矩形領域の転送を効率良く行うことが可能にな
る。

【００７７】

【図面の簡単な説明】

【図１】実施例のシステム構成を示す図である。

【図２】図１におけるデータ転送制御部の回路構成を示
す図である。

【図３】図２の回路構成におけるタイミングチャートで
ある。

【図４】図２の回路構成におけるタイミングチャートで
ある。

【図５】実施例におけるビットマップデータの展開状態
を示す図である。

【図６】実施例におけるデータのアクセス方法を説明す
る図である。

【図７】実施例のデータ転送制御部の動作フローを示す
図である。

【図８】従来のシステム構成を示す図である。

【図９】従来のビットマップ展開処理を示す図である。

【図１０】他の実施例におけるシステム構成を示す図で
ある。

【符号の説明】

１データ転送制御部２、９、１１、１３及び１５固定データバス３ＣＳ信号４ドットパターン記憶手段５ドットパターン圧縮回路６コンピュータシステム本体７圧縮データ記憶手段８、１０、１２及び１４制御信号

Claims

【特許請求の範囲】

【請求項１】バイト単位の矩形領域のデータを転送す
るデータ転送装置であって、前記矩形領域の１ラインデータをワード（２バイト以
上）単位に受信する受信手段と、少なくとも前記１ラインを表すワード長に対するバイト
単位の位相差を検出する検出手段と、少なくとも連続する２ワードのデータ中のバイトデータ
の順序を入れ替え、１ワードデータとして出力する出力
手段と、前記検出手段の検出結果に基づいて、前記出力手段にお
けるバイトデータの順序を制御する制御手段を備えるこ
とを特徴とするデータ転送装置。
【請求項２】前記矩形領域はドットパターンであっ
て、出力対称装置は前記ドットパターンを圧縮する装置
であることを特徴とする請求項第１項に記載のデータ転
送装置。