JPH07287609A

JPH07287609A - プログラマブルコントローラ

Info

Publication number: JPH07287609A
Application number: JP7843194A
Authority: JP
Inventors: Tomio Ikejima; 冨美夫池嶋
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1994-04-18
Filing date: 1994-04-18
Publication date: 1995-10-31

Abstract

(57)【要約】【目的】微分データを含むシーケンス制御を実行するプ
ログラマブルコントローラにおいて、プログラム実行の
最初のサイクルの微分データ用の前回値データ作成用の
プログラムを不要にする。【構成】周期的に連続して入力される２値信号の前回値
データと、前回値データに続く新規値データとを比較し
て微分データを確定し、この微分データをシーケンス制
御に使用するプログラマブルコントローラにおいて、前
回値データを含む微分データを格納する第１の記憶手段
31と、微分データ以外のデータを格納する第２の記憶手
段32と、プログラム実行の最初のサイクルを示す信号を
記憶する第１周期記憶手段51とを設け、この手段の出力
信号によりプログラム実行の最初のサイクルにおける第
２記憶手段32の書き込みを禁止した状態で本来必要なシ
ーケンス制御プログラムを実行させることにより、微分
データの前回値を確定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、微分データを含むシー
ケンス制御を実行する、シーテンス制御用のプログラマ
ブルコントローラ（以下略してＰＣと言う：Programmab
le sequenceContoroller)に関する。

【０００２】

【従来の技術】シーケンス制御は、定められた順序に従
って、段階を追って進めてゆく制御であり、この制御を
行う制御装置は、工業分野は勿論のこと、自動改札機、
自動扉、エレベータ、など日常的に使用される装置や器
具にも広く使われており、制御に使用されるデータの中
には微分データも多く含まれている。

【０００３】図４により微分データを含むシーケンス制
御の一例を説明する。図４の(a) は制御対象を示し、コ
ンベアCV1 により右方向に搬送される品物Ｗの通過がセ
ンサS1によって検出されると、扉DRが開き、品物Ｗが通
過し終わったことをセンサS2によって検出して扉DRを閉
じる。センサS1,S2 の出力信号をそれぞれ図４の(c)にS
1a,S2a としてに示す。信号S1a ,S2aはともに品物Ｗが
その信号を出力するセンサの全面を通過している間は電
圧信号のＨレベルとなり、そのほかの場合はＬレベルに
なる。扉DRは図示外の操作機によって開閉され、操作機
に開信号が入力されている間は開き続け、閉信号が入力
されている間は閉じ続ける。

【０００４】図４の(b) は上に述べた制御を行うための
シーケンス制御図である。図においてD1a はセンサS1の
出力信号S1a ( 図４(c) 参照）を入力し、信号S1a がＬ
レベルからＨレベルに変化することを条件にして１にな
り、所定時間STが経過すると０になる１ビットのデータ
であり、D2a はセンサS2の出力信号S2a （図４の(c)参
照）を入力し、信号S2a がＨレベルからＬレベルに変化
することを条件にして１になり、所定時間STが経過する
と０になる１ビットのデータである。データD1a やD2a
は入力される信号の変化を条件にして定まるデータであ
るので微分データと言い、図に表すときは、Ｌレベルか
らＨレベルに立ち上がる信号を検出して変化するデータ
には、このデータを表す記号に上向きの矢印を付加し、
ＨレベルからＬレベルに立ち下がる信号を検出して変化
するデータには、このデータを表す記号に下向きの矢印
を付加して示す。

【０００５】K1は端子Stに１が入力されると１の状態に
なり、端子Rtに１が入力されると０の状態になる論理素
子であり、以下の説明では一般的な呼び名に準じキープ
リレーという。図ではデータD1a が端子Stに入力され、
データD2a が端子Rtに入力されることを示しているの
で、キープリレーK1はデータD1a が１になると１の状態
になり、データD2a が１になると０の状態になる。K1a
,K2bはキープリレーK1の出力データであり、K1a はキ
ープリレーK1が１の状態ならば１になり０の状態ならば
０になる１ビットのデータで、K1b はデータK1a を反転
した１ビットのデータである。従って、データK1a は図
４の(c) に示すとおりにデータD1a が１の期間に１にな
り、データD2a が１の期間に０になるデータで、データ
D1a が１になる時点からデータD2a が１になる時点まで
１の状態が継続する。

【０００６】再び図４の(b) において、Y1,Y2 はともに
入力が１ならば論理値１の状態に、０ならば０の状態に
なり、その状態に応じた１ビットの出力をする素子であ
って、以下の説明では一般的な呼び名に準じリレーとい
う。リレーY1は、データK1aを入力してデータK1a が１
ならば、リレーY1の出力Y1a を１にし、出力Y1a を１に
することによってゲートDRの操作機を開の状態に制御
し、リレーY2は、データK1b を入力してデータK1b が１
ならばリレーY2の出力Y2a を１にし、出力Y2a を１にす
ることによってゲートDRの操作機を閉の状態に制御す
る。従って扉DRはデータK1a が１の期間のみ開放され
る。

【０００７】前述に説明したところから、図４の(a) に
示す制御対象の制御は次のとおりに行われる。品物Ｗが
右に搬送されて、その右端がセンサS1により検出される
とセンサS1の出力信号S1a の立ち上がりが検出されデー
タD1a が１になり、キープリレーK1が１になる。この結
果キープリレーK1の出力K1a で操作されるリレーY1が１
になり、扉DRが開放する。品物Ｗが扉DRを通過し、品物
Ｗの後端がセンサS2の前を通過するとセンサS2の出力信
号S2a の立ち下がりが検出されて、データD2aが１にな
りキープリレーK1が０になるので、キープリレーK1の出
力データK1b が１になり、リレーY2が１になる結果扉DR
が閉じられる。

【０００８】前述の説明から明らかなとおり、品物Ｗの
通過の検出に、信号の立ち上がりや立ち下がりの微分デ
ータを使用しないと扉DRの制御が適切に行われない。例
えば単に信号S1a がＨレベルにある間だけ扉DRを開くこ
とにするならば、品物の寸法が短いと品物が通過前に扉
DRが閉じてしまう。この例以外にも微分データはパルス
数の計数など様々な制御に必要とされている。

【０００９】微分データは、連続して短い時間間隔でデ
ータ源のデータを入力し、前の時点での入力データ、即
ち前回値データを記憶しておき、新規に入力されるデー
タと比較することによって得られるので、複数個のリレ
ーを組み合わせて回路を構成することにより得ることが
できる。しかし微分データが必要とされる都度複数個の
リレーの組み合わせで微分データを実現するシーケンス
制御図を作成することは設計上の負担が大きいから、表
現を簡便化するためにシーケンス制御図の上では上述の
様に一つの図記号で示す。更に、ＰＣでは微分データを
一つの機能として扱える手段を備え、プログラム作成の
負担を軽減している。

【００１０】図５に上述のシーケンス制御図に示した制
御を実行させるＰＣの一例を示す。図５の(a) はＰＣ全
体を示すブロック図であり、図において１はＰＣであっ
て、ＰＣ１は、制御演算手段としてのビットプロセッサ
（以下ＢＰという）２、記憶手段３、入力回路４、出力
回路５を構成要素とし、構成要素間の番地信号と制御信
号とを伝送する番地制御バスACB と、データを伝送する
データバスDBとを備える。

【００１１】図５の(b) は、図５の(a) に示したＢＰ２
と記憶手段３の一部を詳細に示した図であり、図５の
(a) と同一のものには同一符号が付しある。図におい
て、31は微分データをを格納するための記憶集積回路で
あり、32はリレー、キープリレー等微分データ以外のデ
ータを格納する記憶集積回路である。記憶集積回路31,3
2 には、集積回路全体の能動か非能動かを制御する入力
信号端子CSMi(iは番号）と、集積回路内の個々の記憶素
子の番地を指定する複数本の信号線からなるアドレスバ
スABを接続する端子ALi(i は番号）と、データバスDBに
接続するデータ端子DLi(i は番号）と、記憶素子の内容
を読み出す時点を与える端子RDi(i は番号）と、記憶素
子にデータバスDB上にあるデータを書き込む時点を与え
る端子WRi(i は番号）とを備える。

【００１２】ＢＰ２はプログラムに従い論理演算を実行
する制御演算回路PUと、演算結果を保持するアキュミュ
レータＡと、１ビットの記憶をするフラグを含むレジス
タ群Ri(iは複数個あるフラグのそれぞれの番号）とを有
し、ＢＰ２は、ＢＰ２の外部に接続される記憶集積回路
や入出力回路の内の一つを選択するための信号CSi(iは
番号、図ではCs1 とCs2 ）と、アドレスバスABに接続す
る端子ALと、データバスに接続する端子DLと、データバ
ス上の内容をＢＰ２に読み込む時点を与える信号を出力
する端子RDと、データバス上にＢＰ２からのデータを出
力する時点を与える信号を出力する端子WRとを備える。
例えば、ＢＰ２のアキュミュレータＡの内容を記憶集
積回路31の１番地の記憶素子に記憶させるためには、Ｂ
Ｐ２の端子CS1 から信号０を出力する。この信号が記憶
素子31の端子CSM1に入力されるので記憶集積回路31が能
動となって、この集積回路へのデータの読み書きが可能
になる。同時にＢＰ２の端子DLにアキュミュレータＡの
内容を出力する。次いでＢＰ２の端子WRからの出力信号
を０にするとアキュミュレータＡの内容がデータバスDB
を経由して、記憶集積回路31の１番地の記憶素子に書き
込まれる。

【００１３】図５の(c) は記憶集積回路31に微分データ
を格納する場合の手順を示した図である。図において、
DO1 〜DOn は記憶集積回路31に確保された前回値領域3D
0 中の１ビット単位のｎ個の領域であり、１ビットの領
域毎に１個の微分データの前回値がが格納される。DN1
〜DNn は前回値領域3D0 の各データDO1 〜DOn に対応す
る新規入力データを格納するための１ビット単位のｎ個
の領域であり、この領域はレジスタ3DN 中に確保され
る。DE1 〜DEn は記憶集積回路31に確保された確定値領
域3DE 中の１ビット単位のｎ個の領域であり、この領域
にはDN1 〜DNn とDO1 〜DOn の対応する番号の１ビット
毎の比較が行われ、変化の有無、変化の状態に応じて算
出される確定した微分データが格納れれる。シーケンス
制御用のビットデータとしては確定値領域3DE にある微
分データが使用される。

【００１４】微分データは、上の例に示したとおりに、
前回値を新規の入力値と比較するといった定まった処理
によって得られるので、ＰＣでは一般的に、ＰＣの使用
者が微分データのための処理プログラムを用意しなくて
も、単に微分データであることが判別できる記号をシー
ケンス制御プログラムに与えさえすれば、ＰＣ内部で必
要な処理が行われる手段が用意されている。

【００１５】ところが、ＰＣがシーケンス制御プログラ
ムを実行する最初は前回値領域3DEにあるデータは最初
であるから前回値ではなく過去の経歴を残しているに過
ぎない。例えば図４の例において、微分データD1a の前
回値が１として残っていてＰＣの実行が開始される最初
のセンサS1の信号を入力する時点に、品物ＷがセンサS1
の前面にあったとするとセンサS1の出力は始めから１で
あり、０から１への変化は生じえないから、微分データ
D1a が０のままで、キープリレーK1が０の状態から始動
している場合はキープリレーK1が１にならず扉DRが開か
れない。最初に実行されるプログラムではこの例に示す
様な不具合が発生する可能性がある。

【００１６】図６により、図４の(b) に示したシーケン
ス制御の実行時の動作を説明し、上に述べた不具合を防
止する従来の方法を示す。図５に示したＰＣ２により、
図５の(b) に示したシーケンス制御を実行させる場合を
例にして説明する。なおＰＣ２には、予め図４に示すセ
ンサS1とS2の信号が入力され、扉DRを制御する信号がリ
レーY1,Y2 の出力から供給されるように外部配線がなさ
れており、図４の(b)に示すシーケンス制御に対応する
プログラムがロードされているものとする。

【００１７】ＰＣ２がプログラムの実行を開始すると、
先ず処理F1において、ＰＣ２の実行に先立って微分デー
タを記憶する領域をクリアすることを含め、必要な内部
のレジスタやフラグの初期設定をする。次いで処理F2に
おいて、外部信号S1a,S2a(図５参照）を入力する。次い
で処理FDP において、入力した外部データにより微分デ
ータの前回値領域3D0 （図５の(c) 参照）を確定するた
めのプログラムを実行する。次いで先に実行した処理F2
と同じ外部信号の入力処理を行う。次いで処理F3におい
て、図４の(b) に表された内容のシーケンス制御プログ
ラムを実行する。次いで処理F4において、リレーY1,Y2
の出力信号を出力する。次いで処理F5により、プログラ
ムの実行がJ1にジャンプし処理F2に戻る。以後処理F2,F
3,F4,F5が繰り返して実行される。本例の処理F2〜F5の
様に、繰り返し実行されるプログラムの一巡分を、ＰＣ
によるプログラム実行の１サイクルと言い、１サイクル
分の実行時間をＰＣのサイクルタイムと言う。

【００１８】以上に説明したところから明らかなとお
り、一般に微分データを使用するシーケンス制御におい
ては、ＰＣの始動後の最初の１サイクルは微分データの
前回値が確定していないので、シーケンス制御プログラ
ムのみでＰＣによるプログラムの実行を開始すると微分
データが正しい値になるのは３サイクル目になってしま
う。そこで一般に図６における処理FDP の様なＰＣの始
動後最初の１サイクルだけ、微分データ前回値を確定す
るためのプログラムを用意して実行させることにより不
具合の発生が防止される。この微分データ前回値を確定
するためのプログラムは制御対象に応じて変える必要が
あり、画一的に用意することができないので、個々のシ
ーケンス制御ごとに作成されている。

【００１９】

【発明が解決しようとする課題】前述に説明のとおり、
従来はシーケンス制御中に微分データを含む場合は、Ｐ
Ｃ始動時において正確な動作をさせるために、微分デー
タの前回値を確定するためのプログラムを用意し、最初
にこのプログラムを実行させる必要があった。しかし微
分データの前回値を確定するプログラムは、シーケンス
制御の内容が異なる毎に作成する必要があるので、思考
の上でも、労力の点でも無視できない負担となってい
た。

【００２０】本発明の目的は、前述した微分データ前回
値プログラムを特別に作成することなく、本来必要とさ
れる目的のシーケンス制御用プログラムをそのまま使用
して、微分データの前回値の設定を可能にすることにあ
る。

【００２１】

【課題を解決するための手段】前述の目的を達成するた
め請求項１の本発明は、同一の箇所から１サイクル毎に
周期的に連続して入力される２値信号の、前回のサイク
ルに入力さた前回値データと、このデータに続くサイク
ルに入力された新規値データとを比較して定まる確定値
を持つ微分データと、微分データ以外のデータとを使用
するシーケンス制御プログラムと、このシーケンス制御
プログラムを実行する制御演算手段とを有するプログラ
マブルコントローラにおいて、前回値データと微分デー
タとを格納する第１の記憶手段と、前回値データと微分
データ以外のデータを格納する第２の記憶手段と、プロ
グラムの実行を開始する最初のサイクルと、以後のサイ
クルとを判別する判別値を格納する第１周期記憶手段と
を有し、この記憶手段の出力信号により、プログラムの
実行を開始する最初のサイクルの間、第２記憶手段への
データの書き込みを禁止することを特徴とする。

【００２２】また、請求項２に記載の発明によれば、同
一の箇所から１サイクル毎に周期的に連続して入力され
る２値信号の、前回のサイクルに入力さた前回値データ
と、このデータに続くサイクルに入力された新規値デー
タとを比較して定まる確定値を持つ微分データと、微分
データ以外のデータとを使用するシーケンス制御プログ
ラムと、このシーケンス制御プログラムを実行する制御
演算手段とを有するプログラマブルコントローラにおい
て、微分データと微分データ以外のデータとを格納する
記憶手段と、プログラムの実行を開始する最初のサイク
ルと以後のサイクルとを判別する判別値を格納する第１
周期記憶手段と、この記憶手段の出力信号と制御演算手
段からの番地信号の内から選定された選定番地信号を入
力されて、第１周期記憶手段の出力信号が最初のサイク
ルであることを表している間は、選定番地信号の一つ以
上に１を表す信号が含まれるならば、記憶手段へのデー
タの書き込みを禁止する信号を出力する番地指定論理回
路とを有し、微分データは、選定番地信号の全てが０に
なることを条件に書き込み可能となる記憶手段の記憶領
域に格納し、微分データ以外のデータは選定番地信号が
０にならない領域に格納することを特徴とする。

【００２３】

【作用】請求項１の発明によるプログラマブルコントロ
ーラのプログラム実行の最初の１サイクルにおいては、
微分データが格納されている第１記憶手段へのデータの
書き込みが可能であるが、微分データ以外のデータを格
納する第２記憶手段へのデータの書き込みは、第１周期
記憶手段が出力する信号により書き込みが禁止される結
果、第２記憶手段に格納されている微分データ以外のデ
ータ領域へのデータの書き込みはない。

【００２４】また、請求項２の発明によるプログラマブ
ルコントローラのプログラム実行の最初の１サイクルに
おいては、記憶集積回路の内の選定番地信号が０に成ら
ない条件で選択される記憶素子へのデータの書き込み
は、第１周期記憶手段が出力する信号が最初のサイクル
にあることを示し、番地指定論理回路の出力信号が０に
ならないので禁止される。使用条件として微分データ以
外のデータはこの禁止される領域に格納されており、微
分データはこの領域以外に格納されているので、プログ
ラム実行開始後１サイクルの間は、微分データの書き込
みは禁止されないが、微分データ以外のデータの書き込
みは禁止される。

【００２５】

【実施例】図１に請求項１による発明の一実施例を示
す。図１の(a) は本実施例のＰＣの主要部を示した図で
ある。図において、２は制御演算手段としてのビットプ
ロセッサ（ＢＰと略記する）、31,32 は記憶集積回路、
ABはアドレスバス、DBはデータバス、であり、図５によ
り示したものと同一であるので同一符号を付して説明を
省略する。

【００２６】再び図において、51は１ビットのレジスタ
であり、端子DL5 に入力されているデータを、端子CSR
に入力されている信号が０の状態で、端子WR5 に入力さ
れる信号が０になる時点において記憶する回路であり、
ＢＰ２が出力するデータをデータバスDBを経由して、Ｂ
Ｐ２の出力端子CS3 からの信号が０になっている条件
で、ＢＰ２の出力端子WRからの信号が０になる時点にお
いて記憶する。52はレジスタ51からの出力されるデータ
が０であることを条件にして、ＢＰ２の出力端子WRの出
力信号が０になる時点に、記憶集積回路31へのデータの
書き込みを可能にする論理回路である。

【００２７】図１の(b) は微分データの前回値領域3D0
、新規値領域3DN 、確定値領域3DEと、一般のリレーの
領域Y1〜Yn、キープリレーの領域K1〜Knを示した図であ
る。本実施例においては、微分データの領域、例えば上
述の前回値領域3D0 、確定値領域3DE は全て、記憶集積
回路31に格納し、一般のリレーやキープリレーの領域例
えば上述の領域Y1〜Ynや領域K1〜Knは記憶集積回路32に
格納する。新規値領域3DN はＢＰ２の中にあるレジスタ
Riの一つに確保する。

【００２８】図１の(a) に示すＰＣ主要部を有するＰＣ
による、微分データを含むシーケンス制御の実行例を図
２を参照して説明する。実行するシーケンス制御プログ
ラムの内容は、図４の(b) に示した制御と同一とする。
なお本実施例のＰＣには、予め図４に示すセンサS1とS2
の信号が入力され、扉DRを制御する信号がリレーY1,Y2
の出力から供給されるように外部配線がなされており、
図４の(b) に示すシーケンス制御に対応するプログラム
がロードされているものとする。

【００２９】以下図２により説明する。本実施例のＢＰ
２（図１の(a) 参照）がプログラムの実行を開始する
と、先ず処理F1において、プログラムの実行に先立って
微分データを記憶する領域をクリアすることを含め、必
要な内部のレジスタやフラグの初期設定をする。次いで
処理F11 において、ＢＰ２からレジスタ51( 図１の(a)
参照）にデータ値１を出力する。このデータ値はレジス
タ51にロードされ、レジスタ51からデータ値１が論理回
路51の一方の入力端子に入力されるので、論理回路51の
出力が１になって記憶集積回路32の入力端子WR2 への信
号を１にし、記憶集積回路32へのデータの書き込みを禁
止する。次いで処理F2において、外部信号としてセンサ
からの信号S1a,S2a （図５の(a) 参照）を入力する。次
いで処理F3において、シーケンス制御プログラムを実行
する。しかし、この時点の処理F2においては、記憶集積
回路32へのデータの書き込みが禁止されているのでシー
ケンス制御プログラムが実行されても、記憶集積回路31
のみに対してのみデータの書き込みが行われるので、微
分データの前回値領域が確定する以外は何の動作も行わ
れない。

【００３０】次いで処理F12 において、レジスタ51（図
１の(a) 参照）に０を出力する。この結果レジスタ51が
クリアされ、論理回路52に０が入力され、ＢＰ２から記
憶集積回路32へのデータの書き込みが可能になる。次い
で先に実行した処理F2と同じ外部信号の入力処理を行
う。次いで処理F3において、図４の(b) に表された内容
のシーケンス制御プログラムを実行するる。次いで処理
F4において、リレーY1,Y2 の出力信号を出力する。次い
で処理F5により、プログラムの実行がJ1にジャンプし処
理F2に戻る。以後処理F2,F3,F4,F5 が繰り返して実行さ
れる。

【００３１】以上に説明したとおり、本実施例では、プ
ログラムとしては、本来必要な個々のシーケンス制御用
のプログラムさえ用意すれば十分であり、微分データの
前回値領域の確定は、最初のプログラムの実行の最初の
１サイクルの間は、微分データ以外のデータ領域が書き
込み禁止になるのでこの間にシーケンス制御用のプログ
ラムを実行させることにより行われるれる。

【００３２】図３に請求項２に記載の発明による他の実
施例のＰＣの主要部を示す。図において、521 は番地指
定論理回路であり、この回路の機能を表す論理図記号で
表されいる。33は記憶集積回路であり、記憶集積回路31
（図１の(a) 参照）と記憶容量が異なる点を除き同一で
ある。その他の部分は図１に示したものと同一であるの
で、同一の符号を付して説明を省略する。

【００３３】番地指定論理回路521 にはレジスタ51の出
力と、ＢＰ２からの番地信号Am〜Am+n-1がアドレスバス
BPを経由して接続されており、番地指定論理回路521 は
図から明らかなとおり、レジスタ51の出力が１の場合、
即ちプログラムの実行開始の最初の１サイクルの間はＢ
Ｐ２から出力される番地信号Am〜Am+n-1の内の一つでも
１ならば出力が１になる回路であり、この回路の出力が
１になると記憶集積回路33への書き込みが禁止される。

【００３４】本実施例のＰＣを使用する場合は、微分デ
ータの前回値領域3D0 と確定値領域とを、記憶集積回路
33の番地０〜ｍ²の範囲の記憶領域に格納し、他のデー
タはｍ²以上の番地に格納する。プログラムの実行順序
は図２により説明した実施例１のＰＣと同一順序同一内
容で行う。ＢＰ２によるプログラム実行開始の最初の１
サイクルの間は、前述のとおりレジスタ51の出力が１に
なるので、番地信号Am〜Am+n-1の信号の内のどれか一つ
でも１になると記憶集積回路33への書き込みが禁止にな
るので、番地信号A0〜Am-1で選択される０〜ｍ²番地の
範囲にある記憶領域の記憶素子のみの書き込みが許可さ
れる。即ち最初の１サイクルの間は微分データが格納さ
れる領域にのみデータの書き込みが許可され、微分デー
タの前回値領域の確定がシーケンス制御プログラムの実
行に先行して行われる。

【００３５】

【発明の効果】以上に説明したとおり、請求項１に記載
した発明によれば、前回値データと微分データ（以下
前回値データと微分データを含め微分データという）と
を格納する第１の記憶手段と、微分データ以外のデータ
を格納する第２の記憶手段と、プログラム実行開始の最
初の周期と、以後の周期とを判別するデータを格納する
第１周期記憶手段を設け、この記憶手段の出力信号によ
り、プログラムの実行を開始する最初の周期の間、第２
記憶手段へのデータの書き込みを禁止する。よってプロ
グラム実行開始の最初の１周期の間は、シーケンス制御
プログラムを実行させても微分データの前回値データの
書き込みが行われるのみであり、２回目の周期から最初
の１周期に入力された前回値データと新規値データの比
較が行われて正しい微分データが確立し、正しい微分デ
ータが確立した後シーケンス制御プログラムが実行され
る。

【００３６】従って本発明によれば、プログラムの実行
開始後最初のサイクルの間に本来必要とされるシーケン
ス制御プログラムを実行させることにより、微分データ
の前回値を確定するから、従来は個々のシーケンス制御
対象ごとに作成されていた特別なプログラムを必要とな
いので、プログラム作成の負担が大幅に軽減される効果
がもたらされる。

【００３７】また、請求項２に記載した発明によれば、
微分データと微分データ以外のデータとを格納する記憶
手段と、プログラム実行開始の最初のサイクルと以後の
サイクルとを判別する判別値を格納する第１周期記憶手
段と、この記憶手段のプログラム実行の最初の１サイク
ルを示す信号と指定番地信号とを入力されて、指定番地
信号で選別される記憶領域への書き込みを禁止する番地
指定論理回路を設け、微分データ以外のデータは最初の
１サイクルの間は書き込み禁止となる領域に格納するの
で、微分データと微分データ以外のデータのデータ領域
が同一の記憶集積回路に設けられても、プログラム実行
の最初のサイクルでは微分データ以外のデータ領域への
書き込みが行われない。

【００３８】従って本発明によれば、微分データと微分
データ以外のデータとが同一の記憶集積回路に格納され
る場合にも、微分データの前回値を確定するためには、
本来必要な制御対象のためのシーケンス制御プログラム
をプログラム実行の最初のサイクルに実行させるのみで
よいから、プログラム作成の負担を大幅に軽減する効果
がもたらされる。

【図面の簡単な説明】

【図１】請求項１に記載した発明の一実施例のプログラ
マブルコントローラの説明図であり、(a) はプログラマ
ブルコントローラの主要部を示すブロック図、(b) は微
分データ作成のための前回値領域と新規値領域と確定値
領域の関係を示す図と、微分データ以外のデータの例を
示す図

【図２】請求項１に記載した発明の一実施例のプログラ
マブルコントローラによる、プログラム実行の一例を表
したフローチャート

【図３】請求項２に記載した発明の一実施例のプログラ
マブルコントローラの主要部を示すブロック図

【図４】微分データを含むシーケンス制御の説明図であ
り、(a) は制御対象の一例を示す図、(b) は図６(a）の
制御を表すシーケンス制御図、(c) は微分データの説明
図

【図５】微分データを含むデータを使うシーケンス制御
を実行するプログラマブルコントローラの説明図であ
り、(a) はプログラマブルコントローラのブロック図、
(b) はプログラマブルコントローラの主要部のブロック
図、(c) は微分データ作成のための前回値領域と新規値
領域と確定値領域の関係を示す図

【図６】従来のプログラマブルコントローラによるプロ
グラム実行の一例を一例を表したフローチャート

【符号の説明】

１プログラマブルコントローラ２制御演算手段 PU 制御演算回路Ａアキュミュレータ Ri レジスタ（フラグを含む）群３記憶手段 31 第１記憶集積回路 32 第２記憶集積回路 33 記憶集積回路 AB アドレスバス DB データバス 51 レジスタ 52 論理回路 521 番地指定論理回路

Claims

【特許請求の範囲】

【請求項１】同一の箇所から１サイクル毎に周期的に連
続して入力される２値信号の、前回のサイクルに入力さ
た前回値データと、このデータに続くサイクルに入力さ
れた新規値データとを比較して定まる確定値を持つ微分
データと、微分データ以外のデータとを使用するシーケ
ンス制御プログラムと、このシーケンス制御プログラム
を実行する制御演算手段とを有するプログラマブルコン
トローラにおいて、前記前回値データと微分データとを格納する第１の記憶
手段と、前記前回値データと微分データ以外のデータを
格納する第２の記憶手段と、プログラムの実行を開始す
る最初のサイクルと、以後のサイクルとを判別する判別
値を格納する第１周期記憶手段とを有し、この記憶手段
の出力信号により、プログラムの実行を開始する最初の
サイクルの間、前記第２記憶手段へのデータの書き込み
を禁止することを特徴とするプログラマブルコントロー
ラ。
【請求項２】同一の箇所から１サイクル毎に周期的に連
続して入力される２値信号の、前回のサイクルに入力さ
た前回値データと、このデータに続くサイクルに入力さ
れた新規値データとを比較して定まる確定値を持つ微分
データと、微分データ以外のデータとを使用するシーケ
ンス制御プログラムと、このシーケンス制御プログラム
を実行する制御演算手段とを有するプログラマブルコン
トローラにおいて、微分データと微分データ以外のデータとを格納する記憶
手段と、プログラムの実行を開始する最初のサイクルと
以後のサイクルとを判別する判別値を格納する第１周期
記憶手段と、この記憶手段の出力信号と制御演算手段か
らの番地信号の内から選定された選定番地信号を入力さ
れて、前記第１周期記憶手段の出力信号が最初のサイク
ルであることを表している間は、前記選定番地信号の一
つ以上に１を表す信号が含まれるならば、前記記憶手段
へのデータの書き込みを禁止する信号を出力する番地指
定論理回路とを有し、前記微分データは、前記選定番地
信号の全てが０になることを条件に書き込み可能となる
前記記憶手段の記憶領域に格納し、微分データ以外のデ
ータは前記選定番地信号が０にならない領域に格納する
ことを特徴とするプログラマブルコントローラ。