JPH07288847A

JPH07288847A - 映像信号位相補正装置

Info

Publication number: JPH07288847A
Application number: JP6077272A
Authority: JP
Inventors: Yasuhei Nakama; 泰平中間; Toshinori Murata; 敏則村田; Yoshifumi Nakagaki; 宜文中垣; Yuji Yamamoto; 裕二山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-04-15
Filing date: 1994-04-15
Publication date: 1995-10-31

Abstract

(57)【要約】【目的】テレビジョン受信機において、標準信号また
は非標準信号のいずれの信号入力時にも、それに適した
最適なクロックで信号処理を行ない、画質改善効果を維
持する。【構成】バーストロッククロックＣＫＢ、ラインロッ
ククロックＣＫＬを発生するシステムクロック生成手段
１３と、映像信号の位相を再生したクロックの周波数お
よび位相に応じて補正するデータ位相補正手段１５と、
前記２つのシステムクロックを最適に切り替えて信号処
理を行なう信号処理手段１６とを備え、前記データ位相
補正手段１５が、クロック平均位相差データ生成手段
と、補間係数発生手段と、直線補間手段と、標準／非標
準モード信号生成手段と、信号／クロック切替手段から
なる映像信号処理装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、標準テレビジョン信号
（以下、標準信号と記す。）が入力されたときも、ある
いは、ＶＴＲ等からの再生映像信号のような水平同期信
号に揺らぎがある非標準テレビジョン信号（以下、非標
準信号と記す。）が入力されたときにも高品質な映像の
再生が可能な映像信号処理装置に関する。

【０００２】

【従来の技術】従来、高画質再生のための信号処理用同
期クロックとして、カラーバースト信号にロックしたバ
ーストロッククロック、あるいは、水平同期信号にロッ
クしたラインロッククロックの２種類のシステムクロッ
クが考えられている。

【０００３】図１１は、テレビ受信機におけるこれらの
従来のクロック発生装置を含む映像信号処理装置を示す
ブロック図である。図１１（ａ）は、バーストロックク
ロックを用いた映像信号処理装置の例であり、図１１
（ｂ）は、ラインロッククロックを用いた映像信号処理
装置の例である。各映像信号処理装置は、映像信号入力
端子１と、バーストロッククロックＣＫｂを出力するバ
ーストロッククロック発生回路２またはラインロックク
ロックＣＫｌを出力するラインロッククロック発生回路
３と、同期信号発生回路４と、信号処理回路５と、同期
信号出力端子６と、映像信号出力端子７とから構成され
ている。

【０００４】図１１（ａ）に示される例では、バースト
ロッククロック発生回路２は、図示を省略した水晶発振
器を用いて、映像信号入力端子１から入力される映像信
号に含まれるカラーバースト信号に同期した安定なバー
ストロッククロックを発生する。ここで、入力映像信号
は、標準テレビジョン放送方式に適合している上述の標
準信号であり、この標準信号に含まれるカラーバースト
信号の周波数（ｆｓｃ）と水平同期信号の周波数（ｆ
ｈ）との関係は、

【０００５】ｆｓｃ＝４５５・ｆｈ／２ ……（１）

【０００６】となっている。同期信号発生回路４は、前
記バーストロッククロック発生回路２からのバーストロ
ッククロックＣＫｂが入力され、上記（１）式の関係を
利用して作成した同期信号を発生する。

【０００７】信号処理回路５は、端子１から入力される
映像信号とバーストロッククロック発生回路２からのバ
ーストロッククロックＣＫｂとが入力され、上記（１）
式の関係を利用して映像信号処理を施し映像の高画質化
を図っている。なお、このような映像信号の高画質化の
ための従来の信号処理方式を記載した刊行物として、例
えば、特開昭６４−８９７９１号公報が挙げられる。

【０００８】図１１（ｂ）に示される例では、ラインロ
ッククロック発生回路３は、端子１から入力される映像
信号に含まれる水平同期信号に同期したラインロックク
ロックＣＫｌを発生する。また、信号処理回路５は、端
子１から入力される映像信号とラインロッククロック発
生回路３からのラインロッククロックＣＫｌが入力さ
れ、映像信号処理を施し、前述同様に映像の高画質化を
図っていた。

【０００９】

【発明が解決しようとする課題】上記従来技術におい
て、図１１（ａ）の回路では、映像信号入力端子１に入
力される映像信号が標準信号である場合には、非常に安
定な同期信号を発生できるとともに、映像信号の高画質
化を図るための信号処理を正確に行なうことができる。

【００１０】しかし、ＶＴＲ（ビデオテープレコーダ）
等より再生された映像信号のように、標準テレビジョン
放送方式に対して厳密には規格を守っていない上述の非
標準信号、つまり上記（１）式の関係が必ずしも保たれ
てない信号が入力された場合には、高画質化、すなわち
画質の改善を図るための信号処理ができないばかりか、
受信機における回路動作全体の同期がとれないという問
題があった。

【００１１】一方、図１１（ｂ）の回路では、映像信号
に含まれる水平同期信号を基準としているため、非標準
信号が入力された場合でも十分同期をとることができ、
従って、引込み範囲の異なる種々の機器からの映像信号
に対応することが可能である。また、画質改善のための
信号処理については、非標準信号が入力された場合、上
記したごとく非標準信号は（１）式の関係が保たれてい
ないため、その関係を利用しない範囲においては、画質
改善のための信号処理を施すことが可能である。

【００１２】しかし、標準信号が入力された場合、標準
信号は上記（１）式の関係が保たれているが、図１１
（ｂ）の回路では、ラインロッククロック発生回路３の
持つ図示を省略した発振器のＱの値が、図１１（ａ）の
バーストクロック発生回路２の持つ図示を省略した発振
器のそれより高くなく、発生するクロックの安定度も低
いため、上記（１）式の関係を利用して画質改善のため
の信号処理を行なおうとすると、その改善効果は十分な
ものでなかった。

【００１３】本発明の目的は、標準および非標準のいず
れの信号入力時にも、それに適した最適なクロックで信
号処理を行なうことによって、画質改善効果を維持する
ことのできるテレビジョン受信機を提供することにあ
る。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、バーストロッククロックおよびライン
ロッククロックを発生するシステムクロック生成手段
と、映像信号の位相を再生したクロックの周波数および
位相に応じて補正するデータ位相補正手段と、前記２つ
のシステムクロックを最適に切り替えて信号処理を行な
う信号処理手段を設ける。また前記データ位相補正手段
として、クロック平均位相差データ生成手段と、補間係
数発生手段と、直線補間手段とを備える。更に該クロッ
ク平均位相差データ検出手段に基づき標準信号モードで
あるか非標準信号モードであるかを判定する標準／非標
準信号モード判定手段と、それに基づいて信号およびク
ロックを切り替える信号／クロック切替手段を備える。

【００１５】

【作用】上記システムクロック生成手段は、バースト信
号にロックしたクロックと水平同期信号にロックしたラ
インロッククロックを同時に生成する。データ位相補正
手段は、この再生したバーストロッククロックとライン
ロッククロックの周波数または位相差に応じて、バース
ト信号にロックしたバーストロックサンプリング映像デ
ータを水平同期信号にロックしたラインロックサンプリ
ング映像データに位相変換補正する。そして、該データ
位相補正手段入力までの信号処理は、バーストロックク
ロックで行ない、該補正手段以降の信号処理は、ライン
ロッククロックで行なう。またデータ位相補正手段にお
けるクロック平均位相差データ生成手段は、前記バース
トロッククロックとラインロッククロックとの平均位相
差を検出し、それをもとに補間係数発生手段では１サン
プル毎の位相誤差データを生成し、かつそれをもとに直
線補間演算のための補間係数を生成する。直線補間手段
では、この補間係数をもとに入力映像信号を直線補間
し、ラインロッククロックの位相に変換された映像信号
を出力する。更に標準／非標準信号モード判定手段で
は、前記クロック平均位相差データ生成手段における１
クロック差検出手段からの信号に基づいて判定信号を生
成し、それをもとに信号切り替え手段によって、データ
位相補正の付加、また最適なシステムクロックの切り替
えを行なって各信号処理回路に供給する。

【００１６】

【実施例】以下、本発明を図面を用いて詳細に説明す
る。図１は、本発明を適用したディジタル映像信号処理
装置の一実施例である。同図において、ディジタル映像
信号処理装置は、映像信号入力端子８と、Ａ／Ｄ変換器
９と、Ｙ／Ｃ分離回路１０と、バースト信号抽出回路１
１と、同期分離回路１２と、クロック生成回路１３と、
色復調回路１４と、データ位相補正器１５と、走査線変
換処理やマトリクス変換等を行なう信号処理回路１６
と、Ｄ／Ａ変換器１７から構成される。

【００１７】次にその動作を説明する。Ａ／Ｄ変換器９
においてディジタル信号に変換された映像信号は、Ｙ／
Ｃ分離回路１０、バースト信号抽出回路１１、同期分離
回路１２にそれぞれ入力する。Ａ／Ｄ変換器９のサンプ
リングクロックおよびＹ／Ｃ分離回路１０ならびに色復
調回路１４のシステムクロックは、後述のクロック生成
回路１３から出力するバーストロッククロックＣＫBが
入力される。このクロック周波数は、通常、サブキャリ
ア周波数の４倍の周波数４ｆｓｃである。Ｙ／Ｃ分離回
路１０は、入力された映像信号を例えばフレームくし形
フィルタ等を用いて３次元的にフィルタ処理を行ない、
輝度（Ｙ）信号と色（Ｃ）信号に分離して出力する。バ
ースト信号抽出回路１１は、３．５８ＭHzのバンドパス
フィルタ等を用いて映像信号に含まれるバースト信号Ｂ
を抜き出し、クロック生成回路１３に供給する。同期分
離回路１２は、映像信号に含まれる水平同期信号と垂直
同期信号を分離抽出し、このうち水平同期信号Ｈを前記
クロック生成回路１３に供給する。

【００１８】クロック生成回路１３は、入力された前記
バースト信号Ｂおよび水平同期信号Ｈに基づいて、バー
スト信号Ｂに同期したバーストロッククロックＣＫB、
水平同期信号ＨにロックしたラインロッククロックＣＫ
Lを生成する。ここで、バーストロッククロックＣＫB
は、前述のように、Ａ／Ｄ変換器９およびＹ／Ｃ分離回
路１０ならびに色復調回路１４のシステムクロックとし
て供給され、さらにデータ位相補正器１５の一方の入力
として供給される。また、ラインロッククロックＣＫL
は、信号処理回路１６およびＤ／Ａ変換器１７のシステ
ムクロックとして供給されるとともに、さらに前記デー
タ位相補正器１５の他方の入力として供給される。色復
調回路１４は入力した色（Ｃ）信号を復調し、Ｉ信号と
Ｑ信号に分離出力する。

【００１９】データ位相補正器１５は、入力した２つの
システムクロックであるバーストロッククロックＣＫB
およびラインロッククロックＣＫLの位相差を検出し、
その位相差に応じて、バーストロッククロックＣＫBで
サンプリングされて入力されたＹ信号およびＩ信号なら
びにＱ信号を、ラインロッククロックＣＫLの位相に対
応して位相補正する。データ位相補正器１５の構成につ
いては後で詳述する。

【００２０】該データ位相補正器１５で位相補正された
Ｙ信号およびＩ信号ならびにＱ信号は、信号処理回路１
６に入力され、例えば、走査線変換やノイズリダクショ
ン等の処理が施こされ、映像信号の高画質化が図られ
る。該信号処理回路１６に入力するＹ信号およびＩ信号
ならびにＱ信号は、ラインロッククロックＣＫLのサン
プリング位相に変換されているので、例えば、入力信号
が非標準信号であってもこの信号処理回路で使用するシ
ステムクロックであるラインロッククロックＣＫLによ
って、信号処理を高精度に行なうことができる。また説
明は省略するが、本信号処理回路１６は、色（Ｃ）信号
のマトリクス変換処理も行ない、映像信号は最終的にＹ
信号およびＣ信号としてＤ／Ａ変換器１７に入力され
る。Ｄ／Ａ変換器１７では入力したディジタルＹ信号お
よびＣ信号をアナログ信号に変換し、それぞれＹ信号出
力端子１８およびＣ信号出力端子１９に出力する。

【００２１】以上説明した映像信号処理装置において、
本発明の特徴とするデータ位相補正器１５の構成につい
て以下説明する。以下の図面で前にでてきた部品や回路
の符号は同符号で記す。

【００２２】図２は、データ位相補正器１５の概念を示
すブロック図である。データ位相補正器１５は、Ｙ信号
入力端子２０と、Ｉ信号入力端子２１と、Ｑ信号入力端
子２２と、バーストロッククロックＣＫB入力端子２３
と、ラインロッククロックＣＫL入力端子２４と、クロ
ック平均位相差データ生成回路２５と、補間係数発生回
路２６と、Ｙ信号用直線補間フィルタ２７と、Ｉ信号用
直線補間フィルタ２８と、Ｑ信号用直線補間フィルタ２
９と、Ｙ信号出力端子３０と、Ｉ信号出力端子３１と、
Ｑ信号出力端子３２から構成される。

【００２３】次に、概略動作を説明する。位相差データ
生成回路２５に入力したバーストロッククロックＣＫB
とラインロッククロックＣＫLは、位相差データ生成回
路２５に設けた検出器において両クロック間の平均位相
差を検出し、その平均位相差量を示すデータＮを補間係
数発生回路２６に供給する。該係数発生回路２６は、入
力された位相差データＮに応じて補間係数信号Ｋ1およ
びＫ2を発生する。

【００２４】ここで、Ｋ2＝１−Ｋ1で示される。

【００２５】各直線補間フィルタ２７〜２９には、それ
ぞれＹ信号およびＩ信号ならびにＱ信号が入力されると
ともに、これらの全ての補間フィルタには、バーストロ
ッククロックＣＫBおよび前記補間係数信号Ｋ1および補
間係数信号Ｋ2（係数値も各々Ｋ1，Ｋ2とする）が入力
される。各直線補間フィルタ２７〜２９においては、入
力した映像信号データに対し、１クロック前のサンプリ
ングデータを補間係数Ｋ1および補間係数Ｋ2を用いて直
線補間し、あらたな映像信号を出力する。補間係数Ｋ1は
入力した映像信号の１クロック前からの隔たりを、補間
係数Ｋ2は入力した映像信号の１クロック後からの隔た
りを示している。

【００２６】図３に、図２におけるクロック平均位相差
データ生成回路２５の一実施例を示す。また本図では補
間係数発生回路２６および後述の標準／非標準モード信
号生成回路８０も示している。クロック平均位相差生成
回路２５は、１クロック差検出回路３３と、ラッチ回路
４１と、平均位相誤差データ生成回路４２からなる。図
３において、破線部で示される１クロック差検出回路３
３は、カウンタ３４と、アップダウンカウンタ３５と、
デコーダ３６〜３８と、ＯＲゲート３９と、計数停止回
路４０と、デコーダ５２よりなる。

【００２７】補間係数発生回路２６は、累積加算器４３
と、係数発生ＲＯＭ（Ｒead ＯnlyＭemory）４４からな
り、補間係数信号Ｋ1の出力端子７０、および補間係数
信号Ｋ2の出力端子７１を有している。

【００２８】標準／非標準モード信号生成回路８０は、
標準／非標準信号モード判定回路６１と、制御信号生成
回路６２からなる。

【００２９】次に動作を説明する。１クロック差検出回
路３３は、端子２３に入力するバーストロッククロック
ＣＫBと端子２４に入力するラインロッククロックＣＫL
の位相差がちょうどバーストロッククロックＣＫBの１
クロック分になった時点を検出する回路である。本回路
で検出した両クロックの位相差がバーストロッククロッ
クＣＫBの１クロック幅に達するまでのバーストロック
クロックＣＫBの計数値から１クロックごとの平均位相
差を算出する。カウンタ３４は、バーストロッククロッ
クＣＫBを計数し、同時にアップダウンカウンタ３５
は、ラインロッククロックＣＫLでアップカウント動作
を、バーストロッククロックＣＫBでダウンカウント動
作を行なう。

【００３０】ＯＲゲート３９からの信号によって、該ア
ップダウンカウンタ３５はプリセット値”２”が設定さ
れ、同時にカウンタ３４はリセットされる。アップダウ
ンカウンタ３５の出力値は、デコーダ３６において”
１”を、デコーダ３７において”２”または”３”を、
デコーダ３８において”４”をそれぞれデコードして出
力する。デコーダ３６およびデコーダ３８の出力は、Ｏ
Ｒゲート３９に入力され、その出力は、前記カウンタ３
４をリセットするとともにアップダウンカウンタ３５を
プリセットする。さらに、ＯＲゲート３９の出力は、後
述のラッチ回路４１のラッチクロック信号および累積加
算器４３のリセット信号としても使用される。

【００３１】図３における標準／非標準信号モード判定
回路６１は、上記デコーダ３７からの信号をもとに標準
信号モードを、上記ゲート３９からの信号を基に非標準
信号モードを判定し判定信号ＳＤを出力する。さらに、
該判定信号ＳＤをもとに、制御信号生成回路６２におい
て後述の信号切り替えを行なうための制御信号ＣＯを生
成し、端子６３に出力する。

【００３２】図４は、前述の１クロック差検出回路３３
の動作を説明するためのアップダウンカウンタ３５の計
数動作を示す。（イ）はアップカウントを行なうライン
ロッククロックＣＫLを示し、（ロ）はダウンカウント
を行なうバーストロッククロックＣＫBを、（ハ）はカ
ウンタの計数値を示す。図４（ａ）は、バーストロック
クロックＣＫBとラインロッククロックＣＫLの周波数お
よび位相が一定（標準信号モード）の場合である。この
場合はアップダウンカウンタ３５の内容は、プリセット
値”２”に対して常に”３”→”２”と変化し、両クロ
ックに周波数および位相ずれがないことを示す。この状
態は１クロック差検出回路３３のデコーダ３７で検出す
る。

【００３３】図４（ｂ）は、ラインロッククロックＣＫ
Lの周波数がバーストロッククロックＣＫBの周波数に対
して低い場合を示し、このとき、両クロックの位相差が
１クロック差になる瞬間は、バーストロッククロックＣ
ＫBが２回続けて到来し、カウンタの計数値が”２”
→”３”→”４”と上がったときである。この計数値”
４”を１クロック差検出回路３３のデコーダ３８で検出
する。

【００３４】図４（ｃ）は、ラインロッククロックＣＫ
Lの周波数がバーストロッククロックＣＫBの周波数に対
して高い場合を示し、このとき、両クロックの位相差が
１クロック差になる瞬間は、ラインロッククロックＣＫ
Lが２回続けて到来し、カウンタの計数値が”３”→”
２”→”１”と下がったときである。この計数値”１”
を１クロック差検出回路３３のデコーダ３６で検出す
る。

【００３５】このように、デコーダ３６およびでコーダ
３８で検出した信号は、アップダウンカウンタ３５がプ
リセットされてから２つのクロックの位相差がちょうど
１クロック差になったとき出力され、ＯＲゲート３９を
介してカウンタ３４の計数値をラッチ回路４１にラッチ
するとともに、アップダウンカウンタ３５をプリセット
する。この時ラッチ回路４１にラッチされる計数データ
φｄは、上記２つのクロックの位相差が１クロックに達
するまでの時間を表している。

【００３６】従って、このデータφｄのラッチ回路４１
からの出力φを、次の平均位相差データ生成回路４２に
おいて、バーストロッククロックＣＫBを基準とする１
クロック単位の平均位相差に変換する。該平均位相差デ
ータ生成回路４２は、例えばＲＯＭ（Ｒead Ｏnly Ｍ
emory）で実現できる。そのデータ変換出力Ｎは、バー
ストロッククロックＣＫBの１周期をＴｂとすると、

【００３７】Ｎ＝Ｔｂ／φ となる。

【００３８】この平均位相差信号Ｎは、後続する補間係
数発生回路２６内に設けた累積加算器４３において、バ
ーストロッククロックＣＫBが到来する毎にＮ→２Ｎ→
３Ｎ…と累積加算され、前記１クロック差検出回路３３
で求めたクロック位相差データを基に、１サンプルクロ
ック毎の位相差データを生成する。また、加算器４３
は、前記１クロック差検出回路３３で２つのクロックの
１クロック位相差を検出する毎に、ＯＲゲート３９から
の信号でリセットされ、次のクロック入力から、新たな
平均位相差データＮの累積加算を開始する。

【００３９】前記加算器４３からの累積加算された位相
差データＤは、補間係数発生ＲＯＭ４４に供給され、補
間係数発生ＲＯＭ４４に格納された位相差データＤと補
間係数Ｋ1および補間係数Ｋ2テーブルを参照して、位相
差データＤに該当する補間係数Ｋ1および補間係数Ｋ2を
発生し、端子７０および端子７１に出力する。また図３
の１クロック差検出回路３３内のデコーダ５２および計
数停止回路４０は、二つのクロックの周波数および位相
が長期間一定であるとき、すなわち標準信号モードが長
く続くとき、カウンタ３４の計数動作を停止して位相差
データとしては供給させないように動作させる。

【００４０】図５は、上記図２における直線補間フィル
タの１実施例である。三つの直線補間フィルタ２７〜２
９は全て同じ構成であるので、ここでは直線補間フィル
タ２７を用いてその概略を説明する。直線補間フィルタ
２７は、Ｙ信号入力端子２０と、バーストロッククロッ
クＣＫB入力端子４５と、ラッチ回路４６と、乗算器４
７および４８と、加算器４９と、係数信号Ｋ2の入力端
子５０と、係数信号Ｋ１の入力端子５１から構成され
る。

【００４１】この直線補間フィルタ２７は、以下のよう
に動作する。Ｙ入力端子２０に入力されたＹ信号は、ラ
ッチ回路４６と乗算器４７に入力される。ラッチ回路４
６に入力したＹ信号は、バーストロッククロック端子４
５に入力されるバーストロッククロックＣＫＢで１サン
プル分遅延されて出力され、乗算器４８に入力される。
乗算器４７に入力されたＹ信号には、補間係数発生回路
２６から出力された補間係数Ｋ1が乗算され加算器４９
に出力される。乗算器４８に入力された１サンプル分遅
延したＹ信号には、補間係数発生回路２６から出力され
た補間係数Ｋ2が乗算され加算器４９に出力される。そ
れらの乗算結果を加算器４９で加算して出力端子３０に
加算信号Ｙｔを出力する。

【００４２】図６は、以上の動作をタイミング波形図で
示したものである。図６で、（イ）は入力Ｙ信号のｎ，
ｎ＋１，ｎ＋２番目のサンプルデータ列Ｉ_n，Ｉ_n+1，Ｉ
_n+2を示し、（ロ）はバーストロッククロックＣＫBを、
（ハ）はラインロッククロックＣＫLを、（ニ）は線形
補間後のサンプルデータ列Ｏ_n，Ｏ_n+1を示している。補
間係数Ｋ1は、この時点でのバーストロッククロックＣ
ＫBとラインロッククロックＣＫLとのずれ、すなわち、
サンプルデータＩ_nと線形補間後のサンプルデータＯ_nの
隔たりを示し、補間係数Ｋ2は、この時点でのサンプル
データＩ_n+1と線形補間後のサンプルデータＯ_nの隔たり
を示している。以上の説明から明らかなように、線形補
間後の出力は、

【００４３】Ｏ_n＝Ｋ1・Ｉ_n+1＋Ｋ2・Ｉ_nになる。

【００４４】以上説明した、図２におけるクロック平均
位相差データ生成回路２５および補間係数発生回路２６
までの回路動作のフローチャートを図７に示す。

【００４５】図７において、カウンタ３４は、入力され
るバーストロッククロックＣＫBを係数する（Ｓ１）。
アップダウンカウンタ３５は、バーストロッククロック
ＣＫBとラインロッククロックＣＫLの入力によって、ア
ップダウンを繰返し、その出力デコーダ３６〜３８によ
って監視し、両クロックの位相差が１クロック分になっ
たか否かを判断する（Ｓ２）。位相差が１クロック分に
到らないときは（ＮＯ）、カウンタ３４は、バーストロ
ッククロックＣＫBの計数を続行する。位相差が１クロ
ックに達してデコーダＡ３６またはデコーダＣ３７の出
力ＣＫｄが有ったときには、カウンタ３４の計数内容φ
ｄをラッチ回路４１にラッチする（Ｓ３）とともに、該
カウンタ３４をリセットし、以降の計数に備える。

【００４６】平均位相誤差生成回路４２は、ラッチ回路
４１の内容φを用いてバーストロッククロックＣＫBの
周期Ｔｂを除して、１クロック単位の平均位相差データ
Ｎを得る（Ｓ４）。この平均位相差データＮは、補間係
数発生回路２６内の累積加算器４３へ出力され、バース
トロッククロックＣＫB毎にこのデータが加算され加算
データＤが得られる（Ｓ５）。加算器４３のデータは、
次の１クロック差を検出するとクリアされて次の平均位
相差の累積加算を開始する。累積加算器４３の加算デー
タＤは、その上位ビットがＲＯＭ４４へ転送され（Ｓ
６）、加算データＤに対応した補間係数Ｋ１およびＫ２
が読み出されて補間係数が生成される（Ｓ７）。

【００４７】二つのクロックの周波数および位相が長期
間一定であるとカウンタ３４はリセットされずに計数を
続ける。カウンタ３４の計数値φｄが一定値、例えば、
２３８７６６に達すると、デコーダ５２は、標準信号モ
ードであるとして計数停止回路４０を動作させ、カウン
タ３４の計数を停止させて計数内容φｄを位相差データ
として供給させないようにする。

【００４８】図８は、図３に示した１クロック差検出回
路３３の他の実施例を示す。破線で示された本実施例の
１クロック差検出回路３３は、カウンタ３４と、Ｂカウ
ンタ５３と、Ｌカウンタ５４と、パルス形成回路５５
と、ラッチ回路５７と、エッジ検出回路５８と、デコー
ダ５２と、計数停止回路４０と、ＣＫｄ出力端子５９
と、φｄ出力端子６０から構成される。また、標準／非
標準モード信号生成回路８０は、標準／非標準信号モー
ド判定回路６４と、制御信号発生回路６２とから構成さ
れる。本実施例の特徴は、２つのクロックバーストロッ
ククロックＣＫBとラインロッククロックＣＫLの位相差
が丁度バーストロッククロックＣＫBの１クロック分に
なる瞬間を、両クロックの２分周出力値を比較すること
で検出する点である。

【００４９】次に動作を説明する。Ｂカウンタ５３へは
バーストロッククロックＣＫBを入力し、Ｌカウンタ５
４へはラインロッククロックＣＫLを入力する。Ｂカウ
ンタ５３の２分周出力ＱAはパルス形成回路５５へ出力
され、Ｌカウンタ５４の２分周出力ＱAはラッチ回路５
７へ出力される。パルス形成回路５５では、Ｂカウンタ
５３の２分周出力パルスの立上りで立上り微小時間の後
立ち下がるパルスを形成し、前記ラッチ回路５７にラッ
チパルスとして入力する。また、該ラッチ回路５７で
は、前記ラッチパルスに基づき、前記Ｌカウンタ５４の
２分周出力ＱAをラッチし、エッジ検出回路５８に入力
する。ラッチ回路５７の出力が”Ｈ”から”Ｌ”、また
は”Ｌ”から”Ｈ”になったとき、前記２つのクロック
の位相差が１クロックに達したことを示す。したがっ
て、エッジ検出回路５８は、ラッチ回路５７の出力のエ
ッジ部（前縁または後縁部）を検出してパルスＣＫｄを
発生する。

【００５０】エッジ検出回路５８の出力信号ＣＫｄが”
Ｈ”のとき、上記動作と並行してバーストロッククロッ
クＣＫBを計数していたカウンタ３４の計数値φｄを図
３に示されるラッチ回路４１へ供給し、その後の処理は
図３に示した前記実施例と同様に導かれる。検出信号Ｃ
Ｋｄは、カウンタ３４およびＢカウンタ５３ならびにＬ
カウンタ５４をリセットする。標準／非標準信号モード
判定回路６４では、エッジ検出回路５８からの検出信号
ＣＫｄを用いて、標準信号モードであるか非標準信号モ
ードであるかを判定し判定信号ＳＤを出力する。図３の
前実施例と同様に、制御信号生成回路６２は、前記判定
信号ＳＤをもとに制御信号ＣＯを生成する。

【００５１】図９は、以上の動作を説明するための信号
タイミング図である。図９で、（イ）はＢカウンタ５３
に入力するバーストロッククロックＣＫBを示し、
（ロ）はその２分周出力ＱAを、（ハ）はパルス形成回
路５５の出力パルス（ラッチパルス）を、（ニ）はＬカ
ウンタ５４に入力するラインロッククロックＣＫLを、
（ホ）はその２分周出力ＱAを、（ヘ）はラッチ回路５
７の出力信号を、（ト）はエッジ検出回路５８の出力信
号ＣＫｄを示す。

【００５２】図９（ａ）は、ラインロッククロックＣＫ
Lの周波数がバーストロッククロックＣＫBの周波数に対
して低い場合を示している。

【００５３】バーストロッククロックＣＫB（イ）のｎ
カウント目とラインロッククロックＣＫL（ニ）のｎ−
１カウント目に位相差が１クロック差になったときに、
Ｂカウンタ５３の２分周信号（ロ）が立上りパルス形成
回路５５の出力パルス（ラッチパルス）（ハ）が立ち上
がる。このラッチパルスによってＬカウンタ５４の２分
周信号ＱA（ホ）がラッチ回路５７にラッチされる。こ
のとき、Ｌカウンタ５４の２分周信号ＱA（ホ）は”
Ｈ”であり、ラッチ回路５７の内容は”Ｈ”にラッチさ
れその出力（ヘ）も”Ｈ”に変化する。エッジ検出回路
５８は、ラッチ回路５７の出力の変化を検出して１クロ
ック差検出信号ＣＫｄを出力する。Ｂカウンタ５３およ
びＬカウンタ５４ならびにカウンタ３４は、１クロック
差検出信号ＣＫｄによってリセットされ、Ｂカウンタ５
３の２分周信号ＱA（ロ）は、”Ｌ”に、Ｌカウンタ５
４の２分周信号ＱA（ホ）も”Ｌ”に変化する。１クロ
ック差検出信号ＣＫｄによってカウンタ３４の内容は、
０に復帰する。

【００５４】この時、両クロックの位相差が１クロック
差になる瞬間は、バーストロッククロックＣＫBのｎカ
ウント目とラインロッククロックのＣＫLのｎ−１カウ
ント目の夫々の２分周出力（（ロ）と（ホ））をラッチ
パルス（ハ）でラッチした信号が異なる値になることに
着目して、エッジ検出回路５８の出力信号ＣＫｄが”
Ｈ”となることで検出できる。（（ヘ）（ト）、Ａ点）

【００５５】図９（ｂ）は、クロックＣＫLの周波数が
クロックＣＫBの周波数に対して高い場合を示してい
る。

【００５６】バーストロッククロックＣＫB（イ）のｎ
カウント目とラインロッククロックＣＫL（ニ）のｎ＋
１カウント目に位相差が１クロック差になったときに、
Ｂカウンタ５３の２分周信号（ロ）が立上りパルス形成
回路５５の出力パルス（ラッチパルス）（ハ）が立ち上
がる。このラッチパルスによってＬカウンタ５４の２分
周信号ＱA（ホ）がラッチ回路５７にラッチされる。こ
のとき、Ｌカウンタ５４の２分周信号ＱA（ホ）は”
Ｌ”であり、ラッチ回路５７の内容は”Ｌ”にラッチさ
れその出力（ヘ）も”Ｌ”に変化する。エッジ検出回路
５８は、ラッチ回路５７の出力の変化を検出して１クロ
ック差検出信号ＣＫｄを出力する。Ｂカウンタ５３およ
びＬカウンタ５４ならびにカウンタ３４は、１クロック
差検出信号ＣＫｄによってリセットされ、Ｂカウンタ５
３の２分周信号ＱA（ロ）は、”Ｌ”に、Ｌカウンタ５
４の２分周信号ＱA（ホ）も”Ｌ”に変化する。１クロ
ック差検出信号ＣＫｄによってカウンタ３４の内容は、
０に復帰する。

【００５７】この時、両クロックの位相差が１クロック
差になる瞬間は、上記同様に、バーストロッククロック
ＣＫBのｎカウント目とラインロッククロックＣＫLのｎ
＋１カウント目の夫々の２分周出力（（ロ）と（ホ））
をラッチパルス（ハ）によるラッチ回路５７出力が異な
る値になることに着目して、エッジ検出回路５８の出力
信号”Ｈ”で検出できる。（（ヘ）（ト）、Ａ点）また
このＡ点において、Ｂカウンタ５３およびＬカウンタ５
４はリセットされる。

【００５８】以上説明したように、本発明におけるデー
タ位相補正器１５は、入力信号が非標準信号の場合のよ
うに、バーストロッククロックＣＫBとラインロックク
ロックＣＫLに、周波数および位相のずれがあるとき
に、夫々のクロックで最適な信号処理を行なえるよう
に、入力された映像信号を信号処理に適したＹ／Ｃ分離
および色復調などのバーストロック駆動処理部と高画質
化信号処理を施すラインロッククロック駆動処理部との
間に挿入するものであり、映像信号の位相をバーストロ
ック系からラインロック系に変換補正することができ、
非標準信号モード時に特に有効に働く。

【００５９】前述の実施例、図３、図８おいて示した標
準／非標準信号モード判定回路６１または６４は、１ク
ロック差検出回路３３からの２つのシステムクロック、
バーストロッククロックＣＫBとラインロッククロック
ＣＫLの位相差が、バーストロッククロックＣＫBを単位
として丁度１クロック分になった時点に発生する信号を
もとに非標準信号モード判定信号ＳＤを生成する回路で
ある。この判定信号ＳＤをもとにして、制御信号生成回
路６２の働きで、各種の標準／非標準信号モードでの信
号処理切り替えを行なうこともできる。

【００６０】図１０は、その１実施例を示すブロック図
である。この実施例は、図１に示したデータ位相補正装
置１５を含む映像信号処理装置において、信号セレクタ
６６と、信号セレクタ６７と、クロックセレクタ６８を
設け、入力映像信号が非標準信号の時だけ、入力映像信
号をデータ位相補正装置１５を経由させてデータ位相補
正処理を施すようにしたとともに、信号処理回路１６お
よびＤ／Ａ変換器１７に供給するシステムクロックとし
て、非標準信号モード時はラインロッククロックＣＫL
を、標準信号モード時はバーストロッククロックＣＫB
を選択する点に特徴を有する。

【００６１】次に図１０においてその構成と動作を説明
する。Ｙ／Ｃ分離回路１０からのＹ信号および色復調回
路１４からのＩ信号とＱ信号は、それぞれ３信号を切替
る信号セレクタ６６の三つの可動接点ｃに入力する。信
号セレクタ６６の三つの固定接点ｓは同じく３信号を切
り換える信号セレクタ６７の三つの固定接点ｓに接続さ
れる。また、信号セレクタ６６の三つの固定接点ｎはデ
ータ位相補正器１５の入力端子に接続され、データ位相
補正器１５の出力端子は信号セレクタ６７の三つの固定
接点ｎに接続される。信号セレクタ６６のｎ接点から入
力されたＹ信号およびＩ信号ならびにＱ信号は、データ
位相補正器１５でデータ位相補正が施こされ、データ位
相補正されたＹ信号およびＩ信号ならびにＱ信号は、そ
れぞれ信号セレクタ６７のｎ接点に導かれ、三つの可動
接点ｃを経由して信号処理回路１６へ出力される。

【００６２】クロックセレクタ６８の固定接点ｓには、
バーストロッククロックＣＫBが導かれ、固定接点ｎに
は、ラインロッククロックＣＫLが導かれる。クロック
セレクタ６８の可動接点ｃは、信号処理回路１６および
Ｄ／Ａ変換器１７へ導接続されている。

【００６３】信号セレクタ６６および信号セレクタ６７
ならびにクロックセレクタ６８の可動接点ｃは、データ
位相補正器１５内に設けた制御信号生成回路（図３の６
２）からの制御信号ＣＯによって、標準信号時には固定
接点ｓ側に接続され、非標準信号時には固定接点ｎ側に
切り替えられる。

【００６４】以上の動作によって、入力映像信号が非標
準信号の場合はラインロッククロックＣＫLの位相に対
応したデータ位相補正を施すと同時に、それ以降の信号
処理をラインロッククロックＣＫLで行ない、また標準
信号の場合には、データ位相補正は施さず、高安定なバ
ーストロッククロックＣＫBで全ての信号処理を行なう
ので、標準モードまたは非標準モードとも一層の高画質
映像を得ることができる。

【００６５】

【発明の効果】本発明によれば、テレビ受信機におい
て、入力映像信号のＡ／Ｄ変換器およびＹ／Ｃ分離回路
ならびに色復調回路のバーストロッククロックＣＫBで
動作するブロックと、信号処理回路およびＤ／Ａ変換器
のラインロッククロックＣＫLで動作するブロックの間
にデータ位相補正器を設けたので、信号はクロックに適
した位相に補正されており、それぞれのブロックは、入
力映像信号が標準信号であるか非標準信号であるかに拘
らず、最適なクロックで信号処理を行うことができ、高
画質な映像を再生することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す映像信号処理装置の構成
図。

【図２】本発明の構成要素の１実施例を示す図。

【図３】本発明の構成要素の１実施例を示す図。

【図４】本発明装置の動作を説明するタイミング波形
図。

【図５】本発明の構成要素の実施例を示す図。

【図６】本発明装置の動作を説明するタイミング波形
図。

【図７】本発明装置の動作を説明するフローチャート。

【図８】本発明の構成要素の他の実施例を示す図。

【図９】本発明装置の動作を説明するタイミング波形
図。

【図１０】本発明の他の実施例を示す映像信号処理装置
の構成図。

【図１１】映像信号処理装置の従来例を示す図。

【符号の説明】

９Ａ／Ｄ変換器１０Ｙ／Ｃ分離回路１１バースト信号抽出回路１２同期分離回路１３クロック生成回路１４色復調回路１５データ位相補正器１６信号処理回路１７Ｄ／Ａ変換器２５クロック平均位相差データ生成回路２６補間係数発生回路２７〜２９直線補間フィルタ３３１クロック差検出回路３４、５３、５４カウンタ３５アップダウンカウンタ３６〜３８、５２デコーダ３９ＯＲゲート４０計数停止手段４１、４６、５７ラッチ回路４２平均位相誤差生成回路４３累積加算器４４補間係数発生回路４７、４８乗算器４９加算器５５パルス形成回路５８エッジ検出回路６１、６４標準／非標準判定回路６２制御信号生成回路６６、６７信号セレクタ６８クロックセレクタ８０標準／非標準モード信号生成回路８０標準／非標準モード信号生成回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者山本裕二神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所映像メディア研究所内

Claims

【特許請求の範囲】

【請求項１】テレビ受信機における映像信号位相補正
装置において、アナログ入力映像信号をディジタル信号
に変換するＡ／Ｄ変換手段と、入力映像信号内に含まれ
るバースト信号および水平同期信号に同期した所定周波
数の２種類のクロックを生成するクロック生成手段と、
これらの２つのクロック間の平均位相差データを生成す
る平均位相差データ生成手段と、前記平均位相差データ
に基づいて入力映像信号の複数サンプルデータを補間処
理するための補間係数を所定サンプリング周期毎に連続
して発生する補間係数発生手段と、前記サンプルデータ
と前記補間係数によって入力映像信号を補間処理する補
間手段と、ディジタル映像信号をアナログ信号に変換す
るＤ／Ａ変換手段とを備えたことを特徴とする映像信号
位相補正装置。
【請求項２】平均位相差データ生成手段は、クロック
生成手段からの２つのクロックの位相差が所定値になっ
た時点を検出するクロック差検出手段と、該所定位相差
に達するまでの期間を計測する計数手段と、これらの検
出結果から上記２つのクロックのうちの一方のクロック
に基づく単位サンプリング毎の平均位相誤差データを算
出する平均位相誤差データ生成手段を備えている請求項
１記載の映像信号位相補正装置。
【請求項３】補間係数生成手段は、平均位相差データ
生成手段からの平均位相誤差データをサンプリングクロ
ック毎に累積加算して、単位サンプリング毎の２種類の
クロック間の位相誤差データを連続して生成する累積加
算手段を備えた請求項１または請求項２に記載の映像信
号位相補正装置。
【請求項４】テレビ受信機における映像信号位相補正
装置において、アナログ入力映像信号をディジタル信号
に変換するＡ／Ｄ変換手段と、入力映像信号内に含まれ
るバースト信号および水平同期信号に同期した所定周波
数の２種類のクロックを生成するクロック生成手段と、
これらの２つのクロック間の平均位相差データを生成す
る平均位相差データ生成手段と、前記平均位相差データ
に基づいて入力映像信号の複数サンプルデータを補間処
理するための補間係数を所定サンプリング周期毎に連続
して発生する補間係数発生手段と、前記サンプルデータ
と前記補間係数によって入力映像信号を補間処理する補
間手段と、ディジタル映像信号をアナログ信号に変換す
るＤ／Ａ変換手段前記平均位相差データ生成手段からの
位相差データをもとに、入力映像信号が標準信号モード
か非標準信号モードかを判定する標準／非標準信号モー
ド判定手段と、該判定結果をもとに、少なくとも非標準
信号時に、上記位相補正手段により映像信号を位相補正
するとともに、本装置で使用する全てのシステムクロッ
クとして、上記２種類のクロックのうちの一方のみを選
択する選択手段とを備えたことを特徴とする映像信号位
相補正装置。
【請求項５】平均位相差データ生成手段は、クロック
生成手段からの２つのクロックの位相差が所定値になっ
た時点を検出するクロック差検出手段と、該所定位相差
に達するまでの期間を計測する係数手段と、これらの検
出結果から上記２つのクロックのうちの一方のクロック
に基づく単位サンプリング毎の平均位相誤差データを算
出する平均位相誤差データ算出手段を備えた請求項４記
載の映像信号位相補正装置。
【請求項６】標準／非標準信号モード判定手段は、平
均位相差データ生成手段における２種類のクロック間位
相差が所定値に達した時の検出結果をもとに判定する判
定手段を備えた請求項４または請求項５に記載の映像信
号位相補正装置。