JPH07295950A

JPH07295950A - 仮想共有メモリ装置

Info

Publication number: JPH07295950A
Application number: JP6090248A
Authority: JP
Inventors: Yoshihisa Aoyama; 芳久青山
Original assignee: Nissin Electric Co Ltd
Current assignee: Nissin Electric Co Ltd
Priority date: 1994-04-27
Filing date: 1994-04-27
Publication date: 1995-11-10

Abstract

(57)【要約】【構成】処理装置ＣＰＵ₁〜ＣＰＵ_Nが個々に接続さ
れたメモリ装置Ｍ₁〜Ｍ_Nを環状の伝送路１で接続し、
メモリ装置Ｍ₁〜Ｍ_N間でデータの伝送を行なう。ある
メモリ装置Ｍで２ポートメモリ３１に対しデータの書き
込みが行なわれると、他のメモリ装置Ｍの２ポートメモ
リ３１にも同じアドレスに同一のデータを書き込み（更
新動作を行ない）、仮想共有メモリを形成する。データ
伝送を制御するプロトコルドライバ３０では、伝送中継
バッファ３０ａでメモリ装置Ｍ₁〜Ｍ_Nの間で行なわれ
る通常のデータ伝送を中継し、更新中継バッファ３０ｂ
で更新動作時のデータ取り込みや伝送中継を行なう。ま
た、両中継バッファ３０ａ・３０ｂを伝送路１における
データ伝送頻度に応じて選択する。【効果】更新動作時における通常データ伝送を効率的
に行ない、高速動作するシステムにおける仮想共有メモ
リ装置の信頼性を向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、分散型のマルチプロセ
ッサシステムや制御・計測装置に用いられる仮想共有メ
モリ装置に関するものである。

【０００２】

【従来の技術】大規模な装置の制御等のために、独立し
たプロセッサを分散して配置した、いわゆる分散型シス
テムにおいては、高速でシステムを動作させるために、
各プロセッサが同時かつ高速に制御される。このような
分散型システムでは、一般に各プロセッサ同士が相互に
データの伝送を高速に行なって協調しながら動作するこ
とが不可欠となっている。そして、これを実現するため
に、分散型システムには、高速のデータ通信手段として
共有メモリ型のデータ伝送装置が備えられている。

【０００３】従来、共有メモリは、プログラマブルコン
トローラや制御装置等で利用されており、一般に、図７
に示すようなシステム構成となっている。このシステム
では、分散された各装置（局）に個々に処理装置ＣＰＵ
₁₁〜ＣＰＵ_MNが設けられており、各処理装置ＣＰＵ₁₁〜
ＣＰＵ_MNには、それぞれメモリ装置Ｍ₁₁〜Ｍ_MNが接続さ
れている。そして、各メモリ装置Ｍ₁₁〜Ｍ_MNは、環状の
伝送路１０１により隣接するもの同士が接続されてい
る。また、各メモリ装置Ｍ₁₁〜Ｍ_MNは、伝送路１０１と
メモリ内部との間でデータの中継を行なう図示しない伝
送部（物理層）を備えている。

【０００４】メモリ装置Ｍ（Ｍ₁₁〜Ｍ_MN）は、図８に示
すように、受信部１１１、受信バッファ１１２、プロト
コルドライバ１１３、送信バッファ１１４、および送信
部１１５を備えている。このメモリ装置Ｍにおいては、
送信部１１１で受信された他局からのデータが受信バッ
ファ１１２に一旦格納され、プロトコルドライバ１１３
により必要に応じて図示しないメモリ本体に書き込まれ
る。データは、通常、メモリ本体に書き込まれるべきデ
ータやアドレスデータとともにフレームの開始を示すフ
ラグ等を含んだフレーム形式で伝送される。

【０００５】プロトコルドライバ１１３は、メモリ本体
に対するデータの書込・読出制御を行なう他、送受信の
制御等を行なうようになっている。プロトコルドライバ
１１３では、中継バッファ１１３ａにてキュー（待ち行
列）に伝送するデータを組み込んでおり、伝送が指示さ
れると、そのデータフレームが送信バッファ１１４に転
送される。送信バッファ１１４に一旦格納されたデータ
フレームは、送信部１１５を経て送信される。また、キ
ューに組み込まれたデータフレームは、伝送が中止にな
るとすべて消去される。さらに、データフレームの伝送
は、一旦行なわれると１サイクル（１周）終了するまで
中断することができない。

【０００６】このようなシステムでは、メモリ装置Ｍ₁₁
〜Ｍ_MNが、各装置内の処理装置ＣＰＵ₁₁〜ＣＰＵ_MNによ
り書込動作が監視されている。メモリ装置Ｍ₁₁〜Ｍ_MNを
利用するには、例えば処理装置ＣＰＵ₁₁によりメモリ装
置Ｍ₁₁にデータが書き込まれると、その書込情報である
メモリアドレスデータと書き替えた内容である更新デー
タとが、メモリ装置Ｍ₁₁の伝送部を経て伝送路１０１に
伝送された後、他局の各メモリ装置Ｍ₁₂〜Ｍ_MNに伝送さ
れる。

【０００７】他局では、データが受信されると、各処理
装置ＣＰＵ₁₂〜ＣＰＵ_MNの制御により、それぞれのメモ
リ装置Ｍ₁₂〜Ｍ_MNにおいて、メモリ装置Ｍ₁₁に上記のデ
ータが書き込まれたアドレスと同一のアドレスにそのデ
ータが書き込まれてデータ更新が行なわれる。このよう
な動作により、各メモリ装置Ｍ₁₂〜Ｍ_MN内のデータが同
一になって、各処理装置ＣＰＵ₁₁〜ＣＰＵ_MNが仮想的に
同一のメモリ装置Ｍ₁₁〜Ｍ_MNを共有することができるよ
うになる。

【０００８】また、上記のシステムでは、例えば処理装
置ＣＰＵ_MNが電源断等の異常の発生により停止した場
合、メモリ装置Ｍ_MNの伝送部においては、バイパス通路
やループバック等の回線回避手段を講じることによっ
て、データ伝送が寸断されて他のメモリＭの動作が妨げ
られるという不都合を防止することができる。このよう
な機能は、他のメモリ装置Ｍも同様に備えている。

【０００９】しかしながら、処理装置ＣＰＵ_MNが停止し
ている間に、例えば処理装置ＣＰＵ₁₁によるメモリ装置
Ｍ₁₁へのデータ書込動作により共有メモリを形成する必
要が生じた場合、正常に動作している局ではメモリ内容
の更新が行なわれるが、停止している処理装置ＣＰＵ_MN
にはデータ更新が行なわれない。このため、共有メモリ
が形成されたことにはならない。

【００１０】この場合、異常が解消されて処理装置ＣＰ
Ｕ_MNの動作が正常に復帰すれば、メモリ装置Ｍ_MNが処理
装置ＣＰＵ_MNにより更新コマンドを起動するように制御
される。すると、メモリ装置Ｍ_MNから更新コマンドが発
信され、これを受信した正常な他局からは、すべての局
に対してすでに更新された内容が一度に伝送される。こ
れにより、停止していたメモリ装置Ｍ_MNがそれを受け取
ってメモリ内容を更新して、すべてのメモリ装置Ｍ₁₁〜
Ｍ_MNの内容が同一になる。

【００１１】上記の更新動作は、具体的には、図９に示
すようなタイミングで行なわれる。まず、同図の（ｂ）
に破線で示すように、処理装置ＣＰＵ₁₁から送信された
データフレームは、同図の（ｃ）に示すように、処理装
置ＣＰＵ₁₂に受信される。次いで、同図の（ｄ）に示す
ように、処理装置ＣＰＵ₁₂から送信されたデータフレー
ムは、次々と伝送されていく。送受信時における更新動
作には、実線で示すように時間ｔを要する。そして、同
図の（ｅ）および（ｆ）に示すように、データフレーム
が処理装置ＣＰＵ_MNに受信され、処理装置ＣＰＵ_MNから
送信されると、最後に、同図の（ａ）に示すように、発
信局である処理装置ＣＰＵ₁₁に受信される。

【００１２】

【発明が解決しようとする課題】ところが、上記のよう
なシステムにおいては、例えば処理装置ＣＰＵ₁₁の異常
停止からの復帰状態でのメモリ内容の更新を行なう場
合、コマンドの処理が単に一括して行なわれるので、メ
モリ内容が全て更新される。このため、図９に示すよう
に、すべての更新動作が終了するまでにはかなり長い時
間Ｔを要する。したがって、処理装置ＣＰＵ₁₂〜ＣＰＵ
_MN同士の間で随時行なわれる通常のデータ伝送は、上記
の更新動作が行なわれている間は保留され、更新動作終
了時点から開始されることになる。

【００１３】これにより、例えば、その保留されたデー
タがシステムの状態変更データや実効処理を変更させる
フラグ等の情報であり、その変更に重大な意味を有して
いる場合には、システムの動作を遅延させるという不都
合が生じる。これは、高速動作が要求されるシステムに
おいては、システム動作効率の低下を招き重大な問題と
なる。

【００１４】本発明は、上記の事情に鑑みてなされたも
のであって、メモリ内容更新の間に通常のデータ通信を
行なう必要がある場合、更新動作による通常のデータ通
信の遅れを極力抑えることを目的としている。

【００１５】

【課題を解決するための手段】本発明の仮想共有メモリ
装置は、上記の課題を解決するために、データを記憶す
る複数のメモリと、上記メモリと対をなして設けられて
各メモリ間のデータ伝送を中継する伝送中継手段と、す
べてのメモリが環状にデータ伝送を行なうように上記伝
送中継手段を隣合うもの同士で接続する伝送路とを備え
ており、上記伝送中継手段は、データが１つのメモリに
対し書き込まれると上記伝送路を介して他のメモリにも
同一の箇所に同一のデータを書き込ませる更新動作を行
なう書込制御部と、伝送されてきたデータが上記書込制
御部によりメモリに書き込まれる更新データであるか通
常の伝送に供される通常データであるかを判別するデー
タ判別部と、更新データを更新動作のために取り込むと
ともに伝送中継する更新時中継路または通常データを伝
送中継する伝送時中継路のいずれか一方を上記伝送路に
おけるデータ伝送頻度に応じて選択する伝送選択部とを
有し、上記書込制御部が伝送選択部により更新時中継路
が選択されると更新時中継路を介して取り込まれた更新
データにより更新動作を行なうことを特徴としている。

【００１６】

【作用】上記の構成では、メモリ間のデータ伝送は、伝
送中継手段と伝送路とを介して行なわれる。ある伝送中
継手段から伝送されてきたデータが隣接する伝送中継手
段に取り込まれると、このデータは、データ判別部によ
り、更新データであるか通常データであるか否かが判定
される。

【００１７】通常データであると判定された場合は、伝
送選択部により、伝送時中継路が選択されると、通常デ
ータがその伝送時中継路を介して中継されて次の伝送中
継手段に伝送される。一方、更新データであると判定さ
れた場合は、伝送選択部により、更新時中継路が選択さ
れると、更新データがその更新時中継路を介して更新動
作のために取り込まれるとともに、中継されて次の伝送
中継手段に伝送される。

【００１８】更新動作が行なわれる場合は、書込制御部
により、更新中継路を介して取り込まれた更新データ
が、先にデータの書き込みが行なわれたメモリと同一の
箇所に書き込まれる。更新動作中には、通常のデータ伝
送が発生することがあるが、伝送選択部により、中継路
の選択が伝送路におけるデータ伝送頻度に応じて行なわ
れるので、通常データの伝送の発生量が増大すると、伝
送時中継路の選択される頻度が高くなる。伝送時中継路
の選択頻度は通常データの発生量に応じて異なるが、例
えば、伝送時中継路と更新時中継路とが交互に選択され
たり、伝送時中継路のみが選択されたりして頻度が変わ
る。

【００１９】このように、上記の構成によれば、更新デ
ータと通常データとをそれぞれ異なる更新時中継路と伝
送時中継路とを選択して伝送中継し、かつ中継路の選択
が伝送路におけるデータ伝送頻度に応じて変えられるこ
とにより、更新動作が終了するまで通常データの伝送が
待たされることがなくなる。それゆえ、通常データの伝
送が大幅に遅延することがなくなる。

【００２０】

【実施例】本発明の一実施例について図１ないし図６に
基づいて説明すれば、以下の通りである。

【００２１】本実施例に係る仮想共有メモリ装置は、分
散型システムにおいて設けられており、図１に示すよう
に、複数の処理装置ＣＰＵ₁〜ＣＰＵ_Nとメモリ装置Ｍ
₁〜Ｍ_Nとを備えている。処理装置ＣＰＵ₁〜ＣＰＵ_N
は、それぞれ対になるメモリ装置Ｍ₁〜Ｍ_Nに接続され
ており、メモリ装置Ｍ₁〜Ｍ_Nとともに各局に分散して
配されている。メモリ装置Ｍ₁〜Ｍ_Nは、互いに逆向き
にデータ伝送する現用系回線１ａおよび予備系回線１ｂ
の二重に構成された環状の伝送路１により隣合うもの同
士が接続されている。

【００２２】図２に示すように、データフレームは、先
頭から、ＦＬＡＧ１１、ＮＯＤＥ１２、ＬＩＦＥ１３、
アドレスデータ１４、更新データ１５およびＦＣＳ(Fra
me Check Sequence)１６の順に並んで構成されている。
このデータフレームは、シリアルデータにより伝送が行
なわれ、上記の各データとともにデータ解読のためにク
ロック成分を抽出しうる符号を含んでいる。

【００２３】ＦＬＡＧ１１は、固有のビット構成であ
り、フレームの開始を表すようになっている。このＦＬ
ＡＧ１１は、ＨＤＬＣ(High-Level Data Link Control)
で用いられるフラグとほぼ同様のものであり、フレーム
の先頭を認識するための特殊なパターンデータにより構
成されている。

【００２４】ＮＯＤＥ１２は、フレームを発信した局の
固有番号であり、メモリ装置Ｍ₁〜Ｍ_N毎に異なってい
る。このＮＯＤＥ１２は、そのノードデータ内の特定デ
ータが、メモリ装置Ｍ₁〜Ｍ_Nの固有番号以外のコマン
ドを示すデータに割り当てられている。受信されたフレ
ームのＮＯＤＥ１２に上記の特定データが含まれている
場合、この特定データにより、局間でやり取りされたデ
ータがコマンド（例えば、更新コマンド）であると判定
されるようになっている。これにより、アドレスデータ
１４および更新データ１５に後述のメモリ内容更新のた
めの性質をもたせることができる。

【００２５】ＬＩＦＥ１３は、フレームの寿命を示すデ
ータであり、中継された装置毎に加算もしくは減算さ
れ、その結果、設定された中継回数に達したときには、
そのフレームの存在が認められなくなる。したがって、
この場合は、そのフレームの伝送が行なわれなくなる
（フレーム消去）。また、ＬＩＦＥ１３は、そのフレー
ムが、通常のデータ伝送に供されたもの（通常データ）
であるか、あるいはメモリ内容の更新に供されたもの
（更新データ）であるかを判別する情報を含んでいる。

【００２６】アドレスデータ１４は、メモリ装置Ｍ₁〜
Ｍ_Nにおいて内容が更新されたアドレスである。更新デ
ータ１５は、更新時にメモリ装置Ｍ₁〜Ｍ_Nにおける上
記のアドレスに書き込まれたデータである。

【００２７】ＦＣＳ１６は、フレーム内容が正しいかを
ＣＲＣ(Cyclic Redundancy Check)により検査するため
のデータである。

【００２８】図１に示す処理装置ＣＰＵ₁〜ＣＰＵ
_Nは、互いに通信を行なってデータ（データフレーム）
の伝送を行なうとともに、それぞれのメモリ装置Ｍ₁〜
Ｍ_Nに対するデータの書き込みや読み出しを制御するよ
うになっている。具体的には、処理装置ＣＰＵ₁〜ＣＰ
Ｕ_Nは、後述するＩ／Ｆ部３２を介してプロトコルドラ
イバ３０と更新を行なって、２ポートメモリ３１に対し
て読み書きを行なう。

【００２９】処理装置ＣＰＵ₁〜ＣＰＵ_Nは、自局のメ
モリ装置Ｍにデータの書き込みを行なうと、他局のメモ
リ装置Ｍに対しても同一のデータを書き込ませるため
に、そのデータとアドレスとをプロトコルドライバ３０
等の伝送部を介して他局に伝送させるメモリ更新動作を
行なうようになっている。また、処理装置ＣＰＵ₁〜Ｃ
ＰＵ_Nは、上記のようにして伝送されてきたデータを上
記と同一のアドレスに書き込むようになっている。

【００３０】加えて、処理装置ＣＰＵ₁〜ＣＰＵ_Nは、
上記のメモリ更新動作の際に更新データを受ける側とな
って、かつ異常等により停止した場合、後に正常な状態
に復帰すると、更新コマンドをメモリ装置Ｍ₁〜Ｍ_Nに
起動させる指示を出すようになっている。そして、処理
装置ＣＰＵ₁〜ＣＰＵ_Nは、更新コマンドを受けると、
更新データを送信するようになっている。

【００３１】伝送中継手段としてのメモリ装置Ｍ（Ｍ₁
〜Ｍ_N) は、図１に示すように、Ｏ／Ｅ変換器（図中、
Ｏ／Ｅ）２１、Ｅ／Ｏ変換器（Ｅ／Ｏ）２２、Ｏ／Ｅ
（図中、Ｏ／Ｅ）変換器２３、Ｅ／Ｏ変換器（図中、Ｅ
／Ｏ）２４、回線監視・切替部２５、受信部２６、受信
バッファ２７、送信バッファ２８、送信部２９、プロト
コルドライバ３０、２ポートメモリ３１およびＩ／Ｆ部
３２を備えている。

【００３２】Ｏ／Ｅ変換器２１およびＥ／Ｏ変換器２２
は、ともに現用系回線１ａに接続されている。Ｏ／Ｅ変
換器２３およびＥ／Ｏ変換器２４は、ともに予備系回線
１ｂに接続されている。Ｏ／Ｅ変換器２１・２３は、伝
送路１を光信号として伝送されるデータを電気信号に変
換して回線監視・切替部２５に送出する変換器である。
一方、Ｅ／Ｏ変換器２２・２４は、回線監視・切替部２
５からの電気信号を光信号に変換して伝送路１に送出す
る変換器である。

【００３３】回線監視・切替部２５は、伝送路１の２つ
の回線１ａ・１ｂの状態を監視し、回線異常や局（処理
装置ＣＰＵ₁〜ＣＰＵ_N）の停止を認識する機能を備え
ている。また、回線監視・切替部２５は、現用系回線１
ａから予備系回線１ｂへの切り替えまたは予備系回線１
ｂから現用系回線１ａへの切り替えを行なう機能も備え
ている。さらに、回線監視・切替部２５は、回線異常や
局の停止を認識すると、ループバック動作等によって異
常部分を回避して、他の正常な局にデータ伝送を行なう
ように構成されている。

【００３４】受信部２６は、回線監視・切替部２５を介
してＯ／Ｅ変換器２１・２３から転送されてきたシリア
ル信号を受け取り、前記のデータフレームを受信するよ
うになっている。また、受信部２６は、受信したデータ
フレームからＰＡＤ(PacketAssembly/Disassembly faci
lity)符号を除去するようになっている。

【００３５】これに加え、受信部２６は、データフレー
ムの解読を行なって、ＦＣＳ１６によりフレームが正し
ければ、フレームのアドレスデータ１４および更新デー
タ１５を受信バッファ２７に転送するようになってい
る。受信部２６は、データフレームの解読において、そ
のデータフレームが通常データであるか、あるいは更新
データであるかを判別するようになっており、データ判
別部としての機能を有している。

【００３６】受信バッファ２７は、受信部２６からのデ
ータフレームを一時的に格納するバッファであり、アド
レスデータと更新データとをこの順に格納するようにな
っている。受信バッファ２７に対するデータの入出力
は、先入れ先出し(FIFO:FirstIn First Out) により書
き込まれた順序に読み出されることで行なわれる。

【００３７】送信バッファ２８は、プロトコルドライバ
３０からのデータフレームのＮＯＤＥ１２、ＬＩＦＥ１
３、アドレスデータ１４および更新データ１５を一時的
に格納するバッファである。送信バッファ２８に対する
データの入出力は、受信バッファ２７と同様に先入れ先
出しにより行なわれる。

【００３８】送信部２９は、送信バッファ２８から出力
されたデータに、所定の処理を施した後、回線監視・切
替部２５を介してＥ／Ｏ変換器２２・２４にデータフレ
ームを送信するようになっている。送信部２９が行なう
処理には、データフレームに対するＰＡＤ符号の挿入、
ＦＣＳの付加等がある。

【００３９】プロトコルドライバ３０は、メモリ装置Ｍ
の全体の制御を行なう機能部であり、回線監視・切替部
２５、受信部２６、受信バッファ２７、送信バッファ２
８、送信部２９、２ポートメモリ３１およびＩ／Ｆ部３
２とのデータならびに制御信号のやり取りをバス信号線
を経由して行なうようになっている。プロトコルドライ
バ３０は、このやり取りに基づき、所定のプロトコルに
したがって他のメモリ装置Ｍとデータ転送を行なうよう
に構成されている。

【００４０】また、プロトコルドライバ３０は、データ
の伝送ならびにメモリ装置Ｍの内部データの更新を行な
うようになっており、このための動作は次に述べるイニ
シャライズおよびデータの伝送に分けられる。

【００４１】〔イニシャライズ〕メモリ装置Ｍが起動さ
れたとき、あるいは動作途中でシステム異常または回線
異常を認識したときにメモリ装置Ｍ全体の初期化および
回線の選択を行ない、メモリ装置Ｍが動作可能となるよ
うにセットアップする。

【００４２】〔データ伝送〕データ伝送可能な状態にイ
ニシャライズされたメモリ装置Ｍは、次の各動作を行な
うようになっている。他局からの伝送データやコマンドを受信して自局内へ
取り込む動作次局への中継伝送動作自局内でのデータの書き込みがあったとき、そのデー
タを他局へ伝送する動作送信したフレームが正常に伝
送されているか否かを監視する動作具体的には、送信したフレームが自局に帰還したことを
確認し、次のデータ伝送を行なう。正常にフレームが帰
還しなかったときは、最終送信フレームを再送信する。メモリ更新コマンドに対する処理を行なう動作また、プロトコルドライバ３０は、他に以下の各機能を
有している。

【００４３】（１）受信機能受信したフレームデータで自局内のメモリ内容を更新す
るものを２ポートメモリ３１へ書き込む。また、書き込
みを行なうためのデータ（アドレス値および更新デー
タ）を作成する。

【００４４】（２）送信機能受信したフレームから中継伝送すべきものと、自局より
他局へ送信するデータとについては、新たにフレームを
作成してこれを送信バッファ２８に送出する。

【００４５】（３）メモリ制御機能自局と他局とが任意のタイミングで２ポートメモリ３１
にデータを書き込む可能性があるので、両者の２ポート
メモリ３１へのアクセスを監視し、両者が同時にアクセ
スしないように調停する。また、処理装置ＣＰＵ_Nによ
り２ポートメモリ３１に書き込まれたアドレスおよびデ
ータを、２ポートメモリ３１以外から取得することがで
きる。

【００４６】（４）異常監視機能メモリ装置Ｍ内の各モジュールブロックが正常であるか
否かを監視する。具体的には、送受信時やメモリアクセ
ス時に各モジュールの動作信号が正常に変化しているか
否かをチェックすることにより各モジュールブロックの
状態を監視する。

【００４７】（５）伝送選択機能（伝送選択部）２種類の異なる状態のデータフレーム（通常データと更
新データ）をそれぞれ後述する２つの伝送中継バッファ
３０ａと更新中継バッファ３０ｂとを介して伝送する。

【００４８】メモリとしての２ポートメモリ３１は、２
つのポートを有しており、双方向で読み書きが可能にな
っている。各メモリ装置Ｍ₁〜Ｍ_Nにおいて、すべての
２ポートメモリ３１が同一箇所で同一の内容に統一され
ることにより、仮想共有メモリが形成される。

【００４９】Ｉ／Ｆ部３２は、処理装置ＣＰＵ₁〜ＣＰ
Ｕ_Nのバスと２ポートメモリ３１とのインタフェースを
行なう部分である。このＩ／Ｆ部３２は、処理装置ＣＰ
Ｕ₁〜ＣＰＵ_Nにより２ポートメモリ３１にデータが書
き込まれた場合に、メモリアクセスを行なうためのアド
レス値と更新データとを取り込んでプロトコルドライバ
３０に送信する送信用データ獲得機能を有している。こ
の機能は、図示しないラッチによりデータを記憶するこ
とにより実現される。また、Ｉ／Ｆ部３２は、処理装置
ＣＰＵ_Nとプロトコルドライバ３０との同一の２ポート
メモリ３１へのアクセスを調停する機能も有している。

【００５０】上記のメモリ装置Ｍにおいては、図３に示
すような流れでデータが処理される。まず、受信部２６
により受信されたデータフレームは、受信バッファ２７
を経てプロトコルドライバ３０に転送され、ここで伝送
中継バッファ３０ａまたは更新中継バッファ３０ｂによ
り一旦待機状態となる。そして、データ伝送が指示され
ると、データフレームが送信バッファ２８に送出され、
送信部２９により送信される。

【００５１】通常のデータ伝送を行なう場合、データフ
レームは、伝送時中継路としての伝送中継バッファ３０
ａにおいて、通常のデータ伝送用に設定されたキュー
（待ち行列）にデータフレームのＦＬＡＧ１１を除くデ
ータが組み込まれて待機状態となる。一方、メモリ内容
の更新を行なう場合、データフレームは、更新時中継路
としての更新中継バッファ３０ｂにおいて、更新時のデ
ータ伝送用に設定されたキューに上記と同様にしてデー
タが組み込まれて待機状態となる。また、両方のデータ
伝送が指示された場合、交互に送信が行なわれる。

【００５２】このように、プロトコルドライバ３０で
は、２種類の異なる状態のデータフレームが、それぞれ
独立した経路で伝送される。また、プロトコルドライバ
３０により、他局からのデータフレームの受信状態が監
視されており、これにより分かる伝送路１上でのデータ
伝送頻度に応じて、伝送中継バッファ３０ａまたは更新
中継バッファ３０ｂが選択される。

【００５３】また、データフレームが伝送されていない
空きの状態では、送信部２９により、その状態が検知さ
れると自動的に特殊なビットパターンのＰＡＤ符号が伝
送される。これにより、受信部２６は、データフレーム
が伝送されていない期間でも、ＰＡＤ符号を含むデータ
フレームを受信すると、このデータと通常のデータフレ
ームのデータとを区別して、ＰＡＤ符号を除去してフレ
ームを構築するとともに、送信部２９によるビットクロ
ック位相に同期するよう動作する。

【００５４】さらに、ＣＲＣ処理は、シリアルでデータ
伝送が行なわれる回線監視・切替部２５と受信部２６と
の間および送信部２９と回線監視・切替部２５との間で
行なわれる。フレームの長さが常に一定であることか
ら、送信部２９では、送信の開始から何バイト目までが
伝送データであるかが既知となる。このため、送信部２
９により、データフレームが送信バッファ２８から読み
出された時点でのＣＲＣ処理としてデータフレームにＦ
ＣＳ１６が付加される。

【００５５】一方、受信部２６では、あるデータフレー
ムの受信開始からのシリアルビット列よりＣＲＣの計算
が行なわれ、この結果とデータ終了後に付加されてくる
ＦＣＳ１６とが比較される。そして、両者が異なるもの
であれば、そのデータフレームに何らかの異常があると
みなされ、受信バッファ２７に格納されずに破棄され
る。比較の結果、両者が同一であれば、受信が正常に行
なわれたとみなされ、フレームデータが受信バッファ２
７に格納される。

【００５６】ここで、図１のシステムが正常に動作して
いるときのデータフレームの移動について図４のタイム
チャートを参照にして説明する。ここでは、データフレ
ームが、図１において、処理装置ＣＰＵ₁から処理装置
ＣＰＵ₂、処理装置ＣＰＵ₂から処理装置ＣＰＵ₃とい
うように右回りに移動する場合について述べる。

【００５７】まず、メモリ装置Ｍ₁にデータの書き込み
が行なわれると、同図の（ｂ）に示すように、処理装置
ＣＰＵ₁によりその更新されたデータフレームが送信さ
れる。同図の（ｃ）に示すように、このデータフレーム
が処理装置ＣＰＵ₂に受信されると、ここでフレームの
種類が認識され、必要なデータフレームが取り込まれ
る。そして、同図の（ｄ）に示すように、処理装置ＣＰ
Ｕ₂から次に伝送すべきデータフレームが送信される。
このような動作は、同図の（ｅ）および（ｆ）に示すよ
うに、処理装置ＣＰＵ_Nまで行なわれる。

【００５８】さらに、同図の（ａ）に示すように、発信
局である処理装置ＣＰＵ₁が処理装置ＣＰＵ_Nからのデ
ータフレームを受信すると１シーケンスのデータ伝送が
終了したことになる。ここで、処理装置ＣＰＵ₁にデー
タフレームが戻ってきても、そのフレームにＣＲＣ異常
が生じている場合や、所定時間内にデータフレームが戻
らない場合は、データフレームが構成し直されて再送信
が行なわれる。メモリ内容の更新時には、このようにし
て順次データフレームが伝送されることにより、全ての
メモリ装置Ｍ₁〜Ｍ_Nでメモリ内容の更新が行なわれ
る。

【００５９】また、例えば、処理装置ＣＰＵ₃またはメ
モリ装置Ｍ₃に故障や電源断等の異常が発生した場合
は、データフレームがメモリ装置Ｍ₃を通過して次の局
に伝送される。そして、異常発生局における処理装置Ｃ
ＰＵ₃またはメモリ装置Ｍ₃が正常な状態に復帰する
と、その異常発生局に対してメモリ内容の更新が行なわ
れる。

【００６０】このとき、処理装置ＣＰＵ₃の指示によ
り、メモリ装置Ｍ₃に更新コマンドが起動され、この更
新コマンドが他局に発信される。すると、それを受信し
た他局から更新されたメモリ内容がすべての局に対し送
信される。そして、処理装置ＣＰＵ₃にそのメモリ内容
が受信されると、メモリ装置Ｍ₃がそのメモリ内容に更
新される。

【００６１】メモリ内容の更新時に通常のデータ伝送が
他局との間で必要となった場合は、プロトコルドライバ
３０により通常データの伝送が検知されると、そのデー
タ伝送量に応じて、通常のデータ伝送が優先して行なわ
れるか、あるいはメモリ内容更新のためのデータ伝送と
通常のデータ伝送とが交互に行なわれる。これにより、
通常のデータ伝送が更新動作のために待たされることが
なくなる。

【００６２】続いて、プロトコルドライバ３０のイニシ
ャライズ処理について図５の状態遷移図を参照にして説
明する。この図においては、回線をバイパスするＳ０ス
テートと、イニシャライズを行なうＳ１ステートと、パ
ワーオンリセットを行なうＳ２ステートと、スタンバイ
となるＳ３ステートと、ループバックを行なうＳ４ステ
ートという４つのステートの間で状態が遷移する。

【００６３】まず、システム起動時に回線バイパス指示
フラグ（以降、バイパスフラグと称する）FBYPS(FLAG B
YPASS)がＯＦＦであれば、Ｓ１ステートへ状態が遷移す
る（Ｓ０１）。Ｓ１ステートにおいてイニシャライズの
終了時にバイパスフラグFBYPS がＯＮであれば、Ｓ０ス
テートに状態が遷移する（Ｓ１２）。一方、Ｓ１ステー
トにおいてパワーオンリセットと判定されると、他局か
らのフレームデータを監視するために、状態がＳ２に遷
移する（Ｓ１１）。

【００６４】このとき、パワーオンリセットを検出する
ためのフラグpower は、外部で作成される。また、他局
フレーム監視タイマTOF(TIMER OTHER FRAME)および自局
セットアップタイマTSS(TIMER SELF SETUP) がリセット
される。両タイマは、独立して動作するカウンタにより
構成されている。

【００６５】次いで、Ｓ２ステートにおいては、他局フ
レームを監視するために他局フレーム監視タイマTOF(TI
MER OTHER FRAME)の計測時間が監視時間に達するまで待
機状態となる（Ｓ２１）。また、他局フレーム監視タイ
マTOF の計測時間が監視時間に達していない状態で他局
フレームを受信した場合、自局メモリの内容を他局メモ
リの内容と同一に更新するため、更新コマンドRENEW CM
D が送信バッファ２８にキューされて、状態がステート
Ｓ１に戻る（Ｓ２２）。一方、他局フレーム監視タイマ
TOF の計測時間が監視時間に達しても他局フレームを受
信しなかった場合、自局が先に立ち上がっているので、
自局メモリがクリアされた上で自局セットアップタイマ
TSS がセットされて、状態がＳ１ステートに戻る（Ｓ２
３）。

【００６６】Ｓ２３の後、自局セットアップタイマTSS
が自局セットアップに達した時点でセットアップが完了
したとみなされて、状態がＳ３に遷移する（Ｓ１３）。
Ｓ３ステートでは、後述する通常のデータ伝送が行なわ
れる（Ｓ３１）。そして、そのデータ伝送が１シーケン
ス終了した時点でバイパスフラグFBYPS がＯＮであれ
ば、状態がステートＳ１に遷移して回線が強制的にバイ
パスされる（Ｓ３２）。また、回線監視・切替部２５に
より回線状態の変化を示すline change がＯＮとされた
場合、回線の変化があったことになるので、状態がＳ４
ステートに遷移してループバック操作が行なわれる（Ｓ
３３）。

【００６７】Ｓ４ステートにおいては、line change が
ＯＦＦとなっていれば、ループバック操作が終了してい
ることになるので、状態がＳ３ステートに戻る（Ｓ４
１）。また、ループバック操作の終了後には、line cha
nge がＯＦＦされる（Ｓ４２）。ループバック操作が行
なわれることにより、異常のある回線部分が回避され、
システムの正常動作が維持される。

【００６８】引続き、プロトコルドライバ３０のデータ
伝送処理について図６の状態遷移図を参照にして説明す
る。この図においては、受信（ＲＸ）を行なうＴ０ステ
ートと、送信（ＴＸ）を行なうＴ１ステートと、再送信
（ＲｅＴＸ）を行なうＴ２ステートという３つのステー
トの間で状態が遷移する。

【００６９】まず、Ｔ０ステートにおいては、前述の２
種類のキュー（送信バッファ２８に格納）されているコ
マンドまたはデータが存在する場合、これらを選択して
送信するために、自局フレーム帰還監視タイマTTX(TIME
R TX) および送信可能フラグFTOK(FLAG TX OK)がリセッ
トされて、状態がＴ１ステートに遷移する（Ｔ０１）。
Ｔ１ステートにおいては、送信が指定されたキューの１
フレーム分のデータが送信バッファ２８に書き込まれて
送信部２９により自動的に送信される（Ｔ１１）。な
お、自局フレーム帰還監視タイマTTX は、独立して動作
するカウンタにより構成されている。

【００７０】また、Ｔ０ステートにおいては、受信バッ
ファ２７に受信データが格納されている場合、１フレー
ムのデータが取り込まれてデータ取込フラグFGD(FLAG G
ET DATA)がセットされる（Ｔ０２）。取り込まれた１フ
レーム分のデータについては、Ｔ１１により送信され
る。

【００７１】そして、取り込まれた受信フレームデータ
のソースアドレス（ＳＡ）が自局アドレス（ＭＡ）と異
なる場合で、そのデータがコマンドでなく、かつＣＲＣ
が正常であるとき、自局内のメモリ内容が通常のメモリ
更新フレームとして更新されるとともに、フレームデー
タが隣の局へのデータ伝送のために送信バッファ２８に
転送される（Ｔ０３）。一方、ソースアドレスが自局ア
ドレスと一致する場合で、自局フレーム帰還監視タイマ
TTX が監視時間を越えているか、ＣＲＣが異常である
か、あるいは再送信フラグFReTX(FLAG ReTRANSMIT)がす
でにＯＮされているとき、状態が再送信のためにＴ２ス
テートに遷移する（Ｔ０４）。このとき、再送信が最初
である場合は、再送信カウンタがリセットされる。

【００７２】送信されたデータフレームが監視時間内に
自局に帰還したか否かは、自局フレーム帰還監視タイマ
TTX により判定される。データフレームが監視時間内に
帰還しなかった場合は、データフレームの再送信が行な
われる。再送信は、所定の回数繰り返されるが、それま
でに送信が成功すれば再送信が終了し、それでもなお送
信が成功しなければ再送信が断念される。

【００７３】Ｔ２ステートにおいては、再送信カウンタ
により再送信の回数がカウントされるが、その回数が規
定回数CReTX を越えていなければ、再送信が繰り返され
る（Ｔ２１）。このとき、最終データフレームが再送信
され、再送信カウンタのカウント値に１が加算されると
ともに、自局フレーム帰還監視タイマTTX がリセットさ
れる。

【００７４】また、フレームデータが監視時間内に帰還
してきた場合でＣＲＣが正常であれば、再送信が成功し
たことになり、再送信フラグFReTX がリセットされる
（Ｔ２２）。一方、再送信回数が規定回数CReTX を越え
ていれば、再送信が失敗したことになり、再送信動作が
中止され、再送信フラグFReTX がリセットされる（Ｔ２
３）。

【００７５】ところで、Ｔ０ステートにおいては、取り
込まれた受信フレームが他局からのデータである場合
で、そのデータがコマンドであり、かつＣＲＣが正常で
あるとき、コマンドを受け取ったことが認識される。さ
らに、この状態で自局セットアップタイマTSS がセット
されており自局のセットアップが完了していれば、メモ
リ更新送信フラグFMR(FLAG MEMORY RENEW)がセットされ
る。そして、メモリ更新アドレスMR-ADDRESSが“０”に
セットされるとともに、更新を行なう範囲でアドレスが
１つずつ加算されていく毎にデータがキューに組み込ま
れる（Ｔ０５）。このような処理が繰り返されることに
より、更新すべきメモリ内容が書き込まれる。

【００７６】また、Ｔ０ステートにおいては、メモリ更
新動作中におけるデータ送信の監視と、メモリ更新動作
の終了の判断とが行なわれる（Ｔ０６）。具体的には、
メモリ更新送信フラグFMR がセットされている状態で、
メモリ更新アドレスMR ADDRESSがメモリ更新範囲（MEMO
RY SIZE)以下であれば、メモリ更新動作が続行される一
方、メモリ更新アドレスMR ADDRESSがメモリ更新範囲を
越えると、メモリ更新送信フラグFMR がリセットされて
更新動作が終了する。

【００７７】さらに、Ｔ０ステートにおいては、ソース
アドレスが自局アドレスと一致する場合で、自局フレー
ム帰還監視タイマTTX が監視時間以内であり、かつＣＲ
Ｃが異常であるとき、送信可能フラグFTOKがセットされ
るとともに、自局フレーム帰還監視タイマTTX がリセッ
トされる（Ｔ０７）。これにより、自局が送信したデー
タフレームが他局に受信されたことが確認される。そし
て、データ取込フラグFGD がリセットされてデータ伝送
処理が終了する。

【００７８】以上述べたように、本実施例のメモリ装置
Ｍでは、プロトコルドライバ３０に異なる２種類の伝送
経路を設けることにより、通常のデータ伝送とメモリ更
新用のデータ伝送とを選択して行なうことができる。こ
れにより、メモリ更新時にも通常のデータ伝送を優先し
て行なうことが可能になり、通常のデータ伝送の遅延を
大幅に短縮することができる。それゆえ、通常のデータ
伝送で他局が必要なコマンドをいち早く受信することが
でき、高速で動作するシステムにおいて処理能率の向上
を図ることができる。

【００７９】

【発明の効果】本発明の仮想共有メモリ装置は、以上の
ように、データを記憶する複数のメモリと、上記メモリ
と対をなして設けられて各メモリ間のデータ伝送を中継
する伝送中継手段と、すべてのメモリが環状にデータ伝
送を行なうように上記伝送中継手段を隣合うもの同士で
接続する伝送路とを備えており、上記伝送中継手段は、
データが１つのメモリに対し書き込まれると上記伝送路
を介して他のメモリにも同一の箇所に同一のデータを書
き込ませる更新動作を行なう書込制御部と、伝送されて
きたデータが上記書込制御部によりメモリに書き込まれ
る更新データであるか通常の伝送に供される通常データ
であるかを判別するデータ判別部と、更新データを更新
動作のために取り込むとともに伝送中継する更新時中継
路または通常データを伝送中継する伝送時中継路のいず
れか一方を上記伝送路におけるデータ伝送頻度に応じて
選択する伝送選択部とを有し、上記書込制御部が伝送選
択部により更新時中継路が選択されると更新時中継路を
介して取り込まれた更新データにより更新動作を行なう
構成である。

【００８０】これにより、更新データと通常データとを
それぞれ異なる更新時中継路と伝送時中継路とを選択し
て伝送中継し、かつ中継路の選択される頻度を伝送路に
おけるデータ伝送頻度に応じて変えることで、更新動作
が終了するまで通常データの伝送が待たされることがな
くなる。それゆえ、通常データの伝送が大幅に遅延する
ことがなくなり、通常データにシステムを動作させる上
で重要なデータが含まれている場合でも、そのデータを
ほぼ遅延なく伝送させることができる。

【００８１】したがって、本発明の仮想共有メモリ装置
を採用すれば、更新動作時における通常データ伝送を効
率的に行なうことができ、高速動作が要求されるシステ
ムにおける仮想共有メモリ装置の信頼性を向上させるこ
とができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係る仮想共有メモリ装置の
構成を示すブロック図である。

【図２】図１の仮想共有メモリ装置において伝送される
データフレームの構成を示す説明図である。

【図３】図１の仮想共有メモリ装置におけるメモリ装置
内でのデータの流れを示す説明図である。

【図４】図１の仮想共有メモリ装置におけるデータの送
受信の動作を示すタイムチャートである。

【図５】図１の仮想共有メモリ装置におけるプロトコル
ドライバのイニシャライズ処理における状態の遷移を示
す状態遷移図である。

【図６】図１の仮想共有メモリ装置におけるプロトコル
ドライバのデータ伝送処理における状態の遷移を示す状
態遷移図である。

【図７】従来の仮想共有メモリ装置の構成を示すブロッ
ク図である。

【図８】図７の仮想共有メモリ装置におけるメモリ装置
内でのデータの流れを示す説明図である。

【図９】図７の仮想共有メモリ装置におけるデータの送
受信の動作を示すタイムチャートである。

【符号の説明】

１伝送路２６受信部（データ判別部）３０プロトコルドライバ（伝送選択
部）３０ａ伝送中継バッファ（伝送時中継
路）３０ｂ更新中継バッファ（更新時中継
路）３１２ポートメモリ（メモリ）Ｍ₁〜Ｍ_N メモリ装置（伝送中継手段）ＣＰＵ₁〜ＣＰＵ_N 処理装置（書込制御部）

Claims

【特許請求の範囲】

【請求項１】データを記憶する複数のメモリと、上記メモリと対をなして設けられて各メモリ間のデータ
伝送を中継する伝送中継手段と、すべてのメモリが環状にデータ伝送を行なうように上記
伝送中継手段を隣合うもの同士で接続する伝送路とを備
えており、上記伝送中継手段は、データが１つのメモリに対し書き込まれると上記伝送路
を介して他のメモリにも同一の箇所に同一のデータを書
き込ませる更新動作を行なう書込制御部と、伝送されてきたデータが上記書込制御部によりメモリに
書き込まれる更新データであるか通常の伝送に供される
通常データであるかを判別するデータ判別部と、更新データを更新動作のために取り込むとともに伝送中
継する更新時中継路または通常データを伝送中継する伝
送時中継路のいずれか一方を上記伝送路におけるデータ
伝送頻度に応じて選択する伝送選択部とを有し、上記書込制御部が伝送選択部により更新時中継路が選択
されると更新時中継路を介して取り込まれた更新データ
により更新動作を行なうことを特徴とする仮想共有メモ
リ装置。