JPH07297295A - Ｍｏｓトランジスタ構造およびこれを用いた電荷転送装置 - Google Patents
Ｍｏｓトランジスタ構造およびこれを用いた電荷転送装置Info
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- JPH07297295A JPH07297295A JP6106034A JP10603494A JPH07297295A JP H07297295 A JPH07297295 A JP H07297295A JP 6106034 A JP6106034 A JP 6106034A JP 10603494 A JP10603494 A JP 10603494A JP H07297295 A JPH07297295 A JP H07297295A
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Abstract
(57)【要約】
【目的】 入力電圧に対する出力電圧の変換割合を低下
させたり、出力電圧のマージンを無くすことなくドレイ
ン電圧の低電圧化を可能としたＭＯＳトランジスタ構造
を提供する。 【構成】 基板となるＰ型ウエル領域１４を上下２層構
造とし、この２層構造のＰ型ウエル領域１４の上層のＰ
+ 型不純物領域１４ｂの基板表面側に形成された２つの
Ｎ++型不純物領域１５，１６およびこれら領域１５，１
６間のチャネル領域の上方に配されたゲート電極１８に
よってエンハンスメント型ＭＯＳトランジスタ（Ａ）を
構成する一方、Ｐ+ 型不純物領域１４ｂの基板表面側に
形成された２つのＮ++型不純物領域１９，２０、これら
領域１５，１６間のチャネル領域の基板表面側に形成さ
れたＮ+ 型不純物領域２１およびその上方に配されたゲ
ート電極２２によってデプレッション型ＭＯＳトランジ
スタ（Ｂ）を構成する。
させたり、出力電圧のマージンを無くすことなくドレイ
ン電圧の低電圧化を可能としたＭＯＳトランジスタ構造
を提供する。 【構成】 基板となるＰ型ウエル領域１４を上下２層構
造とし、この２層構造のＰ型ウエル領域１４の上層のＰ
+ 型不純物領域１４ｂの基板表面側に形成された２つの
Ｎ++型不純物領域１５，１６およびこれら領域１５，１
６間のチャネル領域の上方に配されたゲート電極１８に
よってエンハンスメント型ＭＯＳトランジスタ（Ａ）を
構成する一方、Ｐ+ 型不純物領域１４ｂの基板表面側に
形成された２つのＮ++型不純物領域１９，２０、これら
領域１５，１６間のチャネル領域の基板表面側に形成さ
れたＮ+ 型不純物領域２１およびその上方に配されたゲ
ート電極２２によってデプレッション型ＭＯＳトランジ
スタ（Ｂ）を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタ構
造およびこれを用いた電荷転送装置に関し、特にエンハ
ンスメント型ＭＯＳトランジスタとデプレッション型Ｍ
ＯＳトランジスタとが同一の基板上に形成されたＭＯＳ
トランジスタ構造およびこれを用いて出力部を構成した
電荷転送装置に関する。
造およびこれを用いた電荷転送装置に関し、特にエンハ
ンスメント型ＭＯＳトランジスタとデプレッション型Ｍ
ＯＳトランジスタとが同一の基板上に形成されたＭＯＳ
トランジスタ構造およびこれを用いて出力部を構成した
電荷転送装置に関する。
【０００２】
【従来の技術】エンハンスメント型ＭＯＳトランジスタ
とデプレッション型ＭＯＳトランジスタとの組合せから
なるＭＯＳトランジスタ回路は、一例として、固体撮像
装置の出力部を構成するソースフォロワ回路として用い
られている。ここで、エンハンスメント型ＭＯＳトラン
ジスタとは、ゲート電圧を閾値電圧以上に加えたとき、
はじめてドレイン電流が流れるタイプのＭＯＳトランジ
スタであり、デプレッション型ＭＯＳトランジスタと
は、ゲートに電圧を加えなくてもドレイン電流が流れる
タイプのＭＯＳトランジスタである。
とデプレッション型ＭＯＳトランジスタとの組合せから
なるＭＯＳトランジスタ回路は、一例として、固体撮像
装置の出力部を構成するソースフォロワ回路として用い
られている。ここで、エンハンスメント型ＭＯＳトラン
ジスタとは、ゲート電圧を閾値電圧以上に加えたとき、
はじめてドレイン電流が流れるタイプのＭＯＳトランジ
スタであり、デプレッション型ＭＯＳトランジスタと
は、ゲートに電圧を加えなくてもドレイン電流が流れる
タイプのＭＯＳトランジスタである。
【０００３】このエンハンスメント型ＭＯＳトランジス
タおよびデプレッション型ＭＯＳトランジスタを製造す
る場合、製造工程を共通化してコスト低減を図る狙いか
ら、両タイプのトランジスタを同一の基板上に形成した
ＭＯＳトランジスタ構造が一般的である。また、このＭ
ＯＳトランジスタ構造において、エンハンスメント型Ｍ
ＯＳトランジスタおよびデプレッション型ＭＯＳトラン
ジスタを形成するＰ型基板は単層で形成されていた。
タおよびデプレッション型ＭＯＳトランジスタを製造す
る場合、製造工程を共通化してコスト低減を図る狙いか
ら、両タイプのトランジスタを同一の基板上に形成した
ＭＯＳトランジスタ構造が一般的である。また、このＭ
ＯＳトランジスタ構造において、エンハンスメント型Ｍ
ＯＳトランジスタおよびデプレッション型ＭＯＳトラン
ジスタを形成するＰ型基板は単層で形成されていた。
【０００４】
【発明が解決しようとする課題】ところで、固体撮像装
置においては、商品価値を高めるために、その出力部で
最も電圧の高いドレイン電圧の低電圧化を図っている。
しかしながら、エンハンスメント型ＭＯＳトランジスタ
およびデプレッション型ＭＯＳトランジスタを同一の基
板上に形成した従来のＭＯＳトランジスタ構造では、ド
レイン電圧の低電圧化を図ると、ゲート電圧も低電圧に
なることから、特にエンハンスメント型ＭＯＳトランジ
スタにおいて、ゲート下のポテンシャルも浅くなるの
で、ホールのアキュムレーション化が生じることにな
る。
置においては、商品価値を高めるために、その出力部で
最も電圧の高いドレイン電圧の低電圧化を図っている。
しかしながら、エンハンスメント型ＭＯＳトランジスタ
およびデプレッション型ＭＯＳトランジスタを同一の基
板上に形成した従来のＭＯＳトランジスタ構造では、ド
レイン電圧の低電圧化を図ると、ゲート電圧も低電圧に
なることから、特にエンハンスメント型ＭＯＳトランジ
スタにおいて、ゲート下のポテンシャルも浅くなるの
で、ホールのアキュムレーション化が生じることにな
る。
【０００５】ここに、アキュムレーションとは、ＭＯＳ
構造において、酸化膜に接する半導体界面に多数キャリ
アが多く集まる現象を言う。したがって、従来のＭＯＳ
トランジスタ構造では、ドレイン電圧の低電圧化を図る
と、入力電圧に対する出力電圧の変換割合（ゲイン）が
大幅に低下するという問題があった。また、ドレイン電
圧の電源バラツキおよびポテンシャルバラツキ等による
出力電圧のマージンが無くなり、安定した出力電圧が保
証できなくなるという問題もあった。
構造において、酸化膜に接する半導体界面に多数キャリ
アが多く集まる現象を言う。したがって、従来のＭＯＳ
トランジスタ構造では、ドレイン電圧の低電圧化を図る
と、入力電圧に対する出力電圧の変換割合（ゲイン）が
大幅に低下するという問題があった。また、ドレイン電
圧の電源バラツキおよびポテンシャルバラツキ等による
出力電圧のマージンが無くなり、安定した出力電圧が保
証できなくなるという問題もあった。
【０００６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、入力電圧に対する出
力電圧の変換割合を低下させたり、出力電圧のマージン
を無くすことなくドレイン電圧の低電圧化を可能とした
ＭＯＳトランジスタ構造を提供することにある。
であり、その目的とするところは、入力電圧に対する出
力電圧の変換割合を低下させたり、出力電圧のマージン
を無くすことなくドレイン電圧の低電圧化を可能とした
ＭＯＳトランジスタ構造を提供することにある。
【０００７】
【課題を解決するための手段】本発明によるＭＯＳトラ
ンジスタ構造では、基板が上下２層構造のＰ型基板から
なり、この２層構造のＰ型基板の上層の表面側に形成さ
れた２つのＮ型不純物領域およびこの２つのＮ型不純物
領域間のチャネル領域の上方に配されたゲート電極によ
ってエンハンスメント型ＭＯＳトランジスタが構成され
る一方、２層構造のＰ型基板の上層の表面側に形成され
た２つのＮ型不純物領域、この２つのＮ型不純物層間の
チャネル領域の表面側に形成されたＮ型不純物領域およ
びこのＮ型不純物領域の上方に配されたゲート電極によ
ってデプレッション型ＭＯＳトランジスタが構成されて
いる。
ンジスタ構造では、基板が上下２層構造のＰ型基板から
なり、この２層構造のＰ型基板の上層の表面側に形成さ
れた２つのＮ型不純物領域およびこの２つのＮ型不純物
領域間のチャネル領域の上方に配されたゲート電極によ
ってエンハンスメント型ＭＯＳトランジスタが構成され
る一方、２層構造のＰ型基板の上層の表面側に形成され
た２つのＮ型不純物領域、この２つのＮ型不純物層間の
チャネル領域の表面側に形成されたＮ型不純物領域およ
びこのＮ型不純物領域の上方に配されたゲート電極によ
ってデプレッション型ＭＯＳトランジスタが構成されて
いる。
【０００８】
【作用】上記構成のＭＯＳトランジスタ構造において、
例えば２層構造の上層の不純物濃度が下層のそれよりも
濃く設定されていると、ドレイン電圧を低電圧化したと
き、エンハンスメント型ＭＯＳトランジスタでは、上層
の作用によってゲート下のポテンシャルが変化しない。
したがって、ホールのアキュムレーション化を防止でき
る。一方、デプレッション型ＭＯＳトランジスタでは、
２層化構造により、基板電圧を一定としたときの最大ポ
テンシャルと最小ポテンシャルの合わせ込みが容易にな
る。
例えば２層構造の上層の不純物濃度が下層のそれよりも
濃く設定されていると、ドレイン電圧を低電圧化したと
き、エンハンスメント型ＭＯＳトランジスタでは、上層
の作用によってゲート下のポテンシャルが変化しない。
したがって、ホールのアキュムレーション化を防止でき
る。一方、デプレッション型ＭＯＳトランジスタでは、
２層化構造により、基板電圧を一定としたときの最大ポ
テンシャルと最小ポテンシャルの合わせ込みが容易にな
る。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図６は、本発明が適用される例えばインタ
ーライン転送方式のＣＣＤ型固体撮像装置の一例を示す
構成図である。図６において、２次元配列されて入射光
を光電変換し、これによって得られる信号電荷を蓄積す
る複数個の光電変換素子６１と、この複数個の光電変換
素子６１の垂直列毎に配されて光電変換素子６１から読
み出された信号電荷を垂直方向に転送する垂直転送レジ
スタ６２とによって撮像部６３が構成されている。
に説明する。図６は、本発明が適用される例えばインタ
ーライン転送方式のＣＣＤ型固体撮像装置の一例を示す
構成図である。図６において、２次元配列されて入射光
を光電変換し、これによって得られる信号電荷を蓄積す
る複数個の光電変換素子６１と、この複数個の光電変換
素子６１の垂直列毎に配されて光電変換素子６１から読
み出された信号電荷を垂直方向に転送する垂直転送レジ
スタ６２とによって撮像部６３が構成されている。
【００１０】この撮像部６３において、光電変換素子６
１は例えばフォトダイオードによって構成され、垂直転
送レジスタ６２はＣＣＤによって構成される。垂直転送
レジスタ６２に移された信号電荷は、１走査線に相当す
る部分ずつ順に水平転送レジスタ６４へ転送される。こ
の１走査線分の信号電荷は、水平転送レジスタ６４によ
って順次水平方向に転送される。水平転送レジスタ６４
の最終端には、転送されてきた信号電荷を検出する例え
ばＦＤＡ(Floating DiffusionAmplifier)からなる電荷
検出部６５が配されている。
１は例えばフォトダイオードによって構成され、垂直転
送レジスタ６２はＣＣＤによって構成される。垂直転送
レジスタ６２に移された信号電荷は、１走査線に相当す
る部分ずつ順に水平転送レジスタ６４へ転送される。こ
の１走査線分の信号電荷は、水平転送レジスタ６４によ
って順次水平方向に転送される。水平転送レジスタ６４
の最終端には、転送されてきた信号電荷を検出する例え
ばＦＤＡ(Floating DiffusionAmplifier)からなる電荷
検出部６５が配されている。
【００１１】この電荷検出部６５において、水平転送レ
ジスタ６４によって転送された信号電荷は、出力ゲート
ＯＧを介してフローティング・ディフュージョンＦＤに
転送される。このフローティング・ディフュージョンＦ
Ｄの電位は、リセットパルスφRGによって所定の周期で
リセットドレイン電圧ＶRDにリセットされる。電荷検出
部６５の後段には、電荷検出部６５のフローティング・
ディフュージョンＦＤに転送された信号電荷を電圧に変
換して出力する出力部６６が配されている。
ジスタ６４によって転送された信号電荷は、出力ゲート
ＯＧを介してフローティング・ディフュージョンＦＤに
転送される。このフローティング・ディフュージョンＦ
Ｄの電位は、リセットパルスφRGによって所定の周期で
リセットドレイン電圧ＶRDにリセットされる。電荷検出
部６５の後段には、電荷検出部６５のフローティング・
ディフュージョンＦＤに転送された信号電荷を電圧に変
換して出力する出力部６６が配されている。
【００１２】この出力部６６は、駆動側ＭＯＳトランジ
スタＱ1D，Ｑ2Dおよび負荷側ＭＯＳトランジスタＱ1L，
Ｑ2Lからなる２段のソースフォロワ回路によって構成さ
れている。そして、負荷側ＭＯＳトランジスタＱ1L，Ｑ
2Lの各ゲートは、直流電源６７によって共通にバイアス
されており、初段の駆動側ＭＯＳトランジスタＱ1Dのゲ
ートは、電荷検出部６５のフローティング・ディフュー
ジョンＦＤに接続されている。
スタＱ1D，Ｑ2Dおよび負荷側ＭＯＳトランジスタＱ1L，
Ｑ2Lからなる２段のソースフォロワ回路によって構成さ
れている。そして、負荷側ＭＯＳトランジスタＱ1L，Ｑ
2Lの各ゲートは、直流電源６７によって共通にバイアス
されており、初段の駆動側ＭＯＳトランジスタＱ1Dのゲ
ートは、電荷検出部６５のフローティング・ディフュー
ジョンＦＤに接続されている。
【００１３】この出力部６６において、初段の駆動側Ｍ
ＯＳトランジスタＱ1Dはエンハンスメント型ＭＯＳトラ
ンジスタ構成となっており、２段目の駆動側ＭＯＳトラ
ンジスタＱ2Dおよび負荷側ＭＯＳトランジスタＱ1L，Ｑ
2Lはデプレッション型ＭＯＳトランジスタ構成となって
いる。以下、このＣＣＤ型固体撮像装置の出力部６６を
構成するソースフォロワ回路に適用された本発明の実施
例について説明する。なお、出力部６６は、ＣＣＤ型固
体撮像装置の装置本体と同一の基板上に形成されるもの
として説明する。
ＯＳトランジスタＱ1Dはエンハンスメント型ＭＯＳトラ
ンジスタ構成となっており、２段目の駆動側ＭＯＳトラ
ンジスタＱ2Dおよび負荷側ＭＯＳトランジスタＱ1L，Ｑ
2Lはデプレッション型ＭＯＳトランジスタ構成となって
いる。以下、このＣＣＤ型固体撮像装置の出力部６６を
構成するソースフォロワ回路に適用された本発明の実施
例について説明する。なお、出力部６６は、ＣＣＤ型固
体撮像装置の装置本体と同一の基板上に形成されるもの
として説明する。
【００１４】図１は、本発明によるＭＯＳトランジスタ
構造の第１実施例を示す断面図であり、（Ａ）はエンハ
ンスメント型ＭＯＳトランジスタの断面構造を、（Ｂ）
はデプレッション型ＭＯＳトランジスタの断面構造をそ
れぞれ示している。図１において、装置本体と同一のＮ
型シリコン基板１１上に第１のＰ型ウエル領域１２が形
成され、さらにＮ型不純物領域１３を介して第２のＰ型
ウエル領域１４が出力部６６のＰ型基板として形成され
ている。
構造の第１実施例を示す断面図であり、（Ａ）はエンハ
ンスメント型ＭＯＳトランジスタの断面構造を、（Ｂ）
はデプレッション型ＭＯＳトランジスタの断面構造をそ
れぞれ示している。図１において、装置本体と同一のＮ
型シリコン基板１１上に第１のＰ型ウエル領域１２が形
成され、さらにＮ型不純物領域１３を介して第２のＰ型
ウエル領域１４が出力部６６のＰ型基板として形成され
ている。
【００１５】この第２のＰ型ウエル領域１４は、下層の
Ｐ型不純物領域１４ａと、この下層のＰ型不純物領域１
４ａよりも濃度の濃い上層のＰ+ 型不純物領域１４ｂと
からなる２層構造となっている。この第２のＰ型ウエル
領域１４を形成するに当たっては、第２のＰ型ウエル領
域１４を形成する領域に、マスクを用いて薄い濃度の不
純物イオンを高エネルギーでイオン注入し、続いて同じ
マスクを用いて濃い濃度の不純物イオンを低エネルギー
でイオン注入する。これにより、第２のＰ型ウエル領域
１４を容易に２層化できる。
Ｐ型不純物領域１４ａと、この下層のＰ型不純物領域１
４ａよりも濃度の濃い上層のＰ+ 型不純物領域１４ｂと
からなる２層構造となっている。この第２のＰ型ウエル
領域１４を形成するに当たっては、第２のＰ型ウエル領
域１４を形成する領域に、マスクを用いて薄い濃度の不
純物イオンを高エネルギーでイオン注入し、続いて同じ
マスクを用いて濃い濃度の不純物イオンを低エネルギー
でイオン注入する。これにより、第２のＰ型ウエル領域
１４を容易に２層化できる。
【００１６】図１（Ａ）において、第２のＰ型ウエル領
域１４の上層のＰ+ 型不純物領域１４ｂの基板表面側に
は、ドレイン領域およびソース領域となる２つのＮ++型
不純物領域１５，１６が形成されている。そして、２つ
のＮ++型不純物領域１５，１６間のチャネル領域の上方
には、ゲート酸化膜１７を介してゲート電極１８が配さ
れている。これにより、エンハンスメント型ＭＯＳトラ
ンジスタが構成されている。
域１４の上層のＰ+ 型不純物領域１４ｂの基板表面側に
は、ドレイン領域およびソース領域となる２つのＮ++型
不純物領域１５，１６が形成されている。そして、２つ
のＮ++型不純物領域１５，１６間のチャネル領域の上方
には、ゲート酸化膜１７を介してゲート電極１８が配さ
れている。これにより、エンハンスメント型ＭＯＳトラ
ンジスタが構成されている。
【００１７】図１（Ｂ）において、第２のＰ型ウエル領
域１４の上層のＰ+ 型不純物領域１４ｂの基板表面側に
は、ドレイン領域およびソース領域となる２つのＮ++型
不純物領域１９，２０が形成され、さらにこの２つのＮ
++型不純物領域１５，１６間のチャネル領域の基板表面
側にはＮ+ 型不純物領域２１が形成されている。そし
て、Ｎ+ 型不純物領域２１の上方には、ゲート酸化膜１
７を介してゲート電極２２が配されている。これによ
り、デプレッション型ＭＯＳトランジスタが構成されて
いる。
域１４の上層のＰ+ 型不純物領域１４ｂの基板表面側に
は、ドレイン領域およびソース領域となる２つのＮ++型
不純物領域１９，２０が形成され、さらにこの２つのＮ
++型不純物領域１５，１６間のチャネル領域の基板表面
側にはＮ+ 型不純物領域２１が形成されている。そし
て、Ｎ+ 型不純物領域２１の上方には、ゲート酸化膜１
７を介してゲート電極２２が配されている。これによ
り、デプレッション型ＭＯＳトランジスタが構成されて
いる。
【００１８】ここで、従来例について考察すると、従来
のＭＯＳトランジスタ構造においては、Ｐ型基板である
第２のＰ型ウエル領域１４が単層構造であった。このた
め、ドレイン電圧ＶD を低電圧化した場合、ゲート電圧
ＶG も低電圧となるが、従来のエンハンスメント型ＭＯ
Ｓトランジスタでは、図３（Ａ）に破線で示すように、
ゲート下のポテンシャルも浅くなるので、ホールのアキ
ュムレーション化が生じる問題があった。なお、実線
は、低電圧化前のポテンシャルを示している。
のＭＯＳトランジスタ構造においては、Ｐ型基板である
第２のＰ型ウエル領域１４が単層構造であった。このた
め、ドレイン電圧ＶD を低電圧化した場合、ゲート電圧
ＶG も低電圧となるが、従来のエンハンスメント型ＭＯ
Ｓトランジスタでは、図３（Ａ）に破線で示すように、
ゲート下のポテンシャルも浅くなるので、ホールのアキ
ュムレーション化が生じる問題があった。なお、実線
は、低電圧化前のポテンシャルを示している。
【００１９】一方、デプレッション型ＭＯＳトランジス
タでも、エンハンスメント型ＭＯＳトランジスタと同条
件で第２のＰ型ウエル領域１４を形成していることによ
り、図３（Ｂ）に示すように、基板電圧を一定としたと
きの最大ポテンシャルと最小ポテンシャルのポテンシャ
ルの合わせ込みが難しいため、デプレッション型ＭＯＳ
トランジスタで支配的となるドレイン電流およびＮ型シ
リコン基板１１〜ゲート電極間で生じるパンチスルーが
問題となる。
タでも、エンハンスメント型ＭＯＳトランジスタと同条
件で第２のＰ型ウエル領域１４を形成していることによ
り、図３（Ｂ）に示すように、基板電圧を一定としたと
きの最大ポテンシャルと最小ポテンシャルのポテンシャ
ルの合わせ込みが難しいため、デプレッション型ＭＯＳ
トランジスタで支配的となるドレイン電流およびＮ型シ
リコン基板１１〜ゲート電極間で生じるパンチスルーが
問題となる。
【００２０】これに対し、上記構成の第１実施例による
ＭＯＳトランジスタ構造では、第２のＰ型ウエル領域１
４の基板表面側が濃度の濃いＰ+ 型不純物領域１４ｂと
なっていることにより、エンハンスメント型ＭＯＳトラ
ンジスタ（Ａ）において、ドレイン電圧ＶD を低電圧化
し、ゲート電圧ＶG も低電圧となっても、図２（Ａ）に
破線で示すように、ゲート下のポテンシャルが変化しな
いので、第２のＰ型ウエル領域１４のホールのアキュム
レーション化を防止できる。
ＭＯＳトランジスタ構造では、第２のＰ型ウエル領域１
４の基板表面側が濃度の濃いＰ+ 型不純物領域１４ｂと
なっていることにより、エンハンスメント型ＭＯＳトラ
ンジスタ（Ａ）において、ドレイン電圧ＶD を低電圧化
し、ゲート電圧ＶG も低電圧となっても、図２（Ａ）に
破線で示すように、ゲート下のポテンシャルが変化しな
いので、第２のＰ型ウエル領域１４のホールのアキュム
レーション化を防止できる。
【００２１】これにより、ドレイン電圧ＶD を低電圧化
しても、入力電圧に対する出力電圧の変換割合が大幅に
低下したり、ドレイン電圧の電源バラツキおよびポテン
シャルバラツキ等により出力電圧のマージンが無くなっ
たりすることもない。一方、デプレッション型ＭＯＳト
ランジスタ（Ｂ）では、第２のＰ型ウエル領域１４を２
層構造としたことにより、図２（Ｂ）に示すように、最
大ポテンシャルと最小ポテンシャルの合わせ込みが容易
になるため、Ｎ型シリコン基板１１〜ゲート電極２２間
で生じるパンチスルーを防止できる。
しても、入力電圧に対する出力電圧の変換割合が大幅に
低下したり、ドレイン電圧の電源バラツキおよびポテン
シャルバラツキ等により出力電圧のマージンが無くなっ
たりすることもない。一方、デプレッション型ＭＯＳト
ランジスタ（Ｂ）では、第２のＰ型ウエル領域１４を２
層構造としたことにより、図２（Ｂ）に示すように、最
大ポテンシャルと最小ポテンシャルの合わせ込みが容易
になるため、Ｎ型シリコン基板１１〜ゲート電極２２間
で生じるパンチスルーを防止できる。
【００２２】図４は、本発明によるＭＯＳトランジスタ
構造の第２実施例を示す断面図であり、（Ａ）はエンハ
ンスメント型ＭＯＳトランジスタの断面構造を、（Ｂ）
はデプレッション型ＭＯＳトランジスタの断面構造をそ
れぞれ示している。なお、図中、図１と同等部分には同
一符号を付して示してある。図４において、装置本体と
同一のＮ型シリコン基板１１上に第１のＰ型ウエル領域
１２が形成され、さらにＮ型不純物領域１３を介して第
２のＰ型ウエル領域２４が図６に示す出力部６６のＰ型
基板として形成されている点は、第１実施例の場合と同
様である。
構造の第２実施例を示す断面図であり、（Ａ）はエンハ
ンスメント型ＭＯＳトランジスタの断面構造を、（Ｂ）
はデプレッション型ＭＯＳトランジスタの断面構造をそ
れぞれ示している。なお、図中、図１と同等部分には同
一符号を付して示してある。図４において、装置本体と
同一のＮ型シリコン基板１１上に第１のＰ型ウエル領域
１２が形成され、さらにＮ型不純物領域１３を介して第
２のＰ型ウエル領域２４が図６に示す出力部６６のＰ型
基板として形成されている点は、第１実施例の場合と同
様である。
【００２３】この第２のＰ型ウエル領域２４は、下層の
Ｐ+ 型不純物領域２４ａと、この下層のＰ型不純物領域
２４ａよりも濃度の薄い上層のＰ型不純物領域２４ｂと
からなる２層構造となっている。この第２のＰ型ウエル
領域２４を形成するに当たっては、第２のＰ型ウエル領
域２４を形成する領域に、マスクを用いて濃い濃度の不
純物イオンを高エネルギーでイオン注入し、続いて同じ
マスクを用いて薄い濃度の不純物イオンを低エネルギー
でイオン注入する。これにより、第２のＰ型ウエル領域
２４を容易に２層化できる。
Ｐ+ 型不純物領域２４ａと、この下層のＰ型不純物領域
２４ａよりも濃度の薄い上層のＰ型不純物領域２４ｂと
からなる２層構造となっている。この第２のＰ型ウエル
領域２４を形成するに当たっては、第２のＰ型ウエル領
域２４を形成する領域に、マスクを用いて濃い濃度の不
純物イオンを高エネルギーでイオン注入し、続いて同じ
マスクを用いて薄い濃度の不純物イオンを低エネルギー
でイオン注入する。これにより、第２のＰ型ウエル領域
２４を容易に２層化できる。
【００２４】図４（Ａ）において、第２のＰ型ウエル領
域２４の上層のＰ型不純物領域２４ｂの基板表面側に
は、ドレイン領域およびソース領域となる２つのＮ++型
不純物領域１５，１６が形成されている。そして、２つ
のＮ++型不純物領域１５，１６間のチャネル領域の上方
には、ゲート酸化膜１７を介してゲート電極１８が配さ
れている。これにより、エンハンスメント型ＭＯＳトラ
ンジスタが構成されている。
域２４の上層のＰ型不純物領域２４ｂの基板表面側に
は、ドレイン領域およびソース領域となる２つのＮ++型
不純物領域１５，１６が形成されている。そして、２つ
のＮ++型不純物領域１５，１６間のチャネル領域の上方
には、ゲート酸化膜１７を介してゲート電極１８が配さ
れている。これにより、エンハンスメント型ＭＯＳトラ
ンジスタが構成されている。
【００２５】図４（Ｂ）において、第２のＰ型ウエル領
域２４の上層のＰ型不純物領域２４ｂの基板表面側に
は、ドレイン領域およびソース領域となる２つのＮ++型
不純物領域１９，２０が形成され、さらにこの２つのＮ
++型不純物領域１５，１６間のチャネル領域の基板表面
側にはＮ+ 型不純物領域２１が形成されている。そし
て、Ｎ+ 型不純物領域２１の上方には、ゲート酸化膜１
７を介してゲート電極２２が配されている。これによ
り、デプレッション型ＭＯＳトランジスタが構成されて
いる。
域２４の上層のＰ型不純物領域２４ｂの基板表面側に
は、ドレイン領域およびソース領域となる２つのＮ++型
不純物領域１９，２０が形成され、さらにこの２つのＮ
++型不純物領域１５，１６間のチャネル領域の基板表面
側にはＮ+ 型不純物領域２１が形成されている。そし
て、Ｎ+ 型不純物領域２１の上方には、ゲート酸化膜１
７を介してゲート電極２２が配されている。これによ
り、デプレッション型ＭＯＳトランジスタが構成されて
いる。
【００２６】上記構成の第２実施例によるＭＯＳトラン
ジスタ構造においては、第２のＰ型ウエル領域２４を２
層化し、濃度の濃いＰ+ 型不純物領域２４ａが形成した
ことにより、エンハンスメント型ＭＯＳトランジスタ
（Ａ）では、図５（Ａ）に実線で示すように、ゲート下
のポテンシャルが浅くなり、ホールのアキュムレーショ
ン化に対して十分なマージンがあるため、ドレイン電圧
ＶD を低電圧化しても、同図に破線で示す如くホールの
アキュムレーション化が生じない。
ジスタ構造においては、第２のＰ型ウエル領域２４を２
層化し、濃度の濃いＰ+ 型不純物領域２４ａが形成した
ことにより、エンハンスメント型ＭＯＳトランジスタ
（Ａ）では、図５（Ａ）に実線で示すように、ゲート下
のポテンシャルが浅くなり、ホールのアキュムレーショ
ン化に対して十分なマージンがあるため、ドレイン電圧
ＶD を低電圧化しても、同図に破線で示す如くホールの
アキュムレーション化が生じない。
【００２７】一方、デプレッション型ＭＯＳトランジス
タ（Ｂ）では、第２のＰ型ウエル領域２４を２層化し、
ゲート下の深い位置に上層よりも濃度の高いＰ+ 型不純
物領域２４ａを形成したことにより、基板電圧を従来と
同じ電圧に設定した場合、Ｐ+ 型不純物領域２４ａのポ
テンシャルが従来よりも浅くなる。これにより、ドレイ
ン電圧を低電圧化した場合、図５（Ｂ）に破線で示すよ
うに、ゲート下のポテンシャルがより浅くなるため、Ｎ
型シリコン基板１１〜ゲート電極２２間で生じるパンチ
スルーの問題を改善できる。
タ（Ｂ）では、第２のＰ型ウエル領域２４を２層化し、
ゲート下の深い位置に上層よりも濃度の高いＰ+ 型不純
物領域２４ａを形成したことにより、基板電圧を従来と
同じ電圧に設定した場合、Ｐ+ 型不純物領域２４ａのポ
テンシャルが従来よりも浅くなる。これにより、ドレイ
ン電圧を低電圧化した場合、図５（Ｂ）に破線で示すよ
うに、ゲート下のポテンシャルがより浅くなるため、Ｎ
型シリコン基板１１〜ゲート電極２２間で生じるパンチ
スルーの問題を改善できる。
【００２８】なお、上記実施例においては、本発明によ
るＭＯＳトランジスタ構造を、光電変換素子が２次元配
列されたいわゆるＣＣＤエリアセンサにおける出力部に
適用した場合について説明したが、光電変換素子が一列
に配列されたいわゆるＣＣＤラインセンサにおける出力
部や、ＣＣＤ型遅延素子における出力部にも同様に適用
可能である。
るＭＯＳトランジスタ構造を、光電変換素子が２次元配
列されたいわゆるＣＣＤエリアセンサにおける出力部に
適用した場合について説明したが、光電変換素子が一列
に配列されたいわゆるＣＣＤラインセンサにおける出力
部や、ＣＣＤ型遅延素子における出力部にも同様に適用
可能である。
【００２９】さらには、本発明は、電荷転送装置におけ
る出力部への適用に限定されるものではなく、エンハン
スメント型ＭＯＳトランジスタとデプレッション型ＭＯ
Ｓトランジスタとが同一の基板上に形成されたＭＯＳト
ランジスタ構造全般に適用し得るものである。
る出力部への適用に限定されるものではなく、エンハン
スメント型ＭＯＳトランジスタとデプレッション型ＭＯ
Ｓトランジスタとが同一の基板上に形成されたＭＯＳト
ランジスタ構造全般に適用し得るものである。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
エンハンスメント型ＭＯＳトランジスタとデプレッショ
ン型ＭＯＳトランジスタとが同一のＰ型基板上に形成さ
れたＭＯＳトランジスタ構造において、Ｐ型基板を上下
２層構造とし、例えば上層の不純物濃度を下層のそれよ
りも濃く設定することにより、ドレイン電圧を低電圧化
したとき、エンハンスメント型ＭＯＳトランジスタで
は、ゲート下のポテンシャルが変化しないので、ホール
のアキュムレーション化を防止でき、デプレッション型
ＭＯＳトランジスタでは、基板電圧を一定としたときの
最大ポテンシャルと最小ポテンシャルの合わせ込みが容
易になるので、基板〜ゲート間で生じるパンチスルーを
防止できることになる。
エンハンスメント型ＭＯＳトランジスタとデプレッショ
ン型ＭＯＳトランジスタとが同一のＰ型基板上に形成さ
れたＭＯＳトランジスタ構造において、Ｐ型基板を上下
２層構造とし、例えば上層の不純物濃度を下層のそれよ
りも濃く設定することにより、ドレイン電圧を低電圧化
したとき、エンハンスメント型ＭＯＳトランジスタで
は、ゲート下のポテンシャルが変化しないので、ホール
のアキュムレーション化を防止でき、デプレッション型
ＭＯＳトランジスタでは、基板電圧を一定としたときの
最大ポテンシャルと最小ポテンシャルの合わせ込みが容
易になるので、基板〜ゲート間で生じるパンチスルーを
防止できることになる。
【００３１】このように、ドレイン電圧を低電圧化した
際に、ゲート電圧も低電圧となって特にエンハンスメン
ト型ＭＯＳトランジスタで問題となるホールのアキュム
レーション化を防止できることにより、入力電圧に対す
る出力電圧の変換割合を低下させたり、出力電圧のマー
ジンを無くすことなくドレイン電圧の低電圧化が可能と
なる。
際に、ゲート電圧も低電圧となって特にエンハンスメン
ト型ＭＯＳトランジスタで問題となるホールのアキュム
レーション化を防止できることにより、入力電圧に対す
る出力電圧の変換割合を低下させたり、出力電圧のマー
ジンを無くすことなくドレイン電圧の低電圧化が可能と
なる。
【００３２】また、固体撮像装置における電荷転送部や
遅延素子などの電荷転送装置の出力部を、本発明による
ＭＯＳトランジスタ構造を用いて構成することにより、
入力電圧に対する出力電圧の変換割合を低下させたり、
出力電圧のマージンを無くすことなくドレイン電圧の低
電圧化が可能となるので、出力部で最も高いドレイン電
圧の低電圧化によって固体撮像装置や遅延素子などの商
品価値を高めることができることにもなる。
遅延素子などの電荷転送装置の出力部を、本発明による
ＭＯＳトランジスタ構造を用いて構成することにより、
入力電圧に対する出力電圧の変換割合を低下させたり、
出力電圧のマージンを無くすことなくドレイン電圧の低
電圧化が可能となるので、出力部で最も高いドレイン電
圧の低電圧化によって固体撮像装置や遅延素子などの商
品価値を高めることができることにもなる。
【図１】本発明の第１実施例を示す断面図である。
【図２】第１実施例に係るポテンシャル図である。
【図３】従来例に係るポテンシャル図である。
【図４】本発明の第２実施例を示す断面図である。
【図５】第２実施例に係るポテンシャル図である。
【図６】ＣＣＤ型固体撮像装置の一例の構成図である。
１１ Ｎ型シリコン基板 １２ 第１のＰウエル領域 １４，２４ 第２のＰウエル領域（Ｐ型基板） １５，１６，１９，２０ Ｎ++型不純物領域 ２１ Ｎ+ 型不純物領域 １８，２２ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/339 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｈ
Claims (4)
- 【請求項１】 エンハンスメント型ＭＯＳトランジスタ
とデプレッション型ＭＯＳトランジスタとが同一の基板
上に形成されたＭＯＳトランジスタ構造であって、 前記基板は上下２層構造のＰ型基板からなり、 前記エンハンスメント型ＭＯＳトランジスタは、前記２
層構造のＰ型基板の上層の表面側に形成された２つのＮ
型不純物領域と、この２つのＮ型不純物領域間のチャネ
ル領域の上方に配されたゲート電極とからなり、 前記デプレッション型ＭＯＳトランジスタは、前記２層
構造のＰ型基板の上層の表面側に形成された２つのＮ型
不純物領域と、この２つのＮ型不純物層間のチャネル領
域の表面側に形成されたＮ型不純物領域と、このＮ型不
純物領域の上方に配されたゲート電極とからなることを
特徴とするＭＯＳトランジスタ構造。 - 【請求項２】 前記２層構造のＰ型基板は、その上層の
不純物濃度が下層の不純物濃度よりも濃く設定されてい
ることを特徴とする請求項１記載のＭＯＳトランジスタ
構造。 - 【請求項３】 前記２層構造のＰ型基板は、その上層の
不純物濃度が下層の不純物濃度よりも薄く設定されてい
ることを特徴とする請求項１記載のＭＯＳトランジスタ
構造。 - 【請求項４】 信号電荷を転送する電荷転送部と、この
電荷転送部によって転送された信号電荷を検出する電荷
検出部と、この電荷検出部で検出された信号電荷を電気
信号に変換して出力する出力部とを備えた電荷転送装置
であって、 前記出力部が請求項１，２又は３記載のＭＯＳトランジ
スタ構造を用いて構成されたことを特徴とする電荷転送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10603494A JP3240828B2 (ja) | 1994-04-20 | 1994-04-20 | Ｍｏｓトランジスタ構造およびこれを用いた電荷転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10603494A JP3240828B2 (ja) | 1994-04-20 | 1994-04-20 | Ｍｏｓトランジスタ構造およびこれを用いた電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297295A true JPH07297295A (ja) | 1995-11-10 |
| JP3240828B2 JP3240828B2 (ja) | 2001-12-25 |
Family
ID=14423361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10603494A Expired - Fee Related JP3240828B2 (ja) | 1994-04-20 | 1994-04-20 | Ｍｏｓトランジスタ構造およびこれを用いた電荷転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240828B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004017416A1 (ja) * | 2002-08-19 | 2004-02-26 | Sony Corporation | 絶縁ゲート型電界効果トランジスタとその製造方法、および撮像装置とその製造方法 |
| KR100404169B1 (ko) * | 1996-01-26 | 2004-07-01 | 엘지전자 주식회사 | 반도체소자의제조방법 |
| JP2007158105A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 集積回路およびその製造方法 |
| US7687299B2 (en) | 2004-03-30 | 2010-03-30 | Canon Kabushiki Kaisha | Semiconductor apparatus, solid state image pickup device using the same, and method of manufacturing them |
| US8525239B2 (en) | 2010-05-27 | 2013-09-03 | Panasonic Corporation | Semiconductor device and method for driving same |
-
1994
- 1994-04-20 JP JP10603494A patent/JP3240828B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404169B1 (ko) * | 1996-01-26 | 2004-07-01 | 엘지전자 주식회사 | 반도체소자의제조방법 |
| WO2004017416A1 (ja) * | 2002-08-19 | 2004-02-26 | Sony Corporation | 絶縁ゲート型電界効果トランジスタとその製造方法、および撮像装置とその製造方法 |
| US7374961B2 (en) | 2002-08-19 | 2008-05-20 | Sony Corporation | Insulated gate field-effect transistor and its manufacturing method, and imaging device and its manufacturing method |
| US8188523B2 (en) | 2002-08-19 | 2012-05-29 | Sony Corporation | Insulated gate field effect transistor and method of manufacturing same, and image pickup device and method of manufacturing same |
| US7687299B2 (en) | 2004-03-30 | 2010-03-30 | Canon Kabushiki Kaisha | Semiconductor apparatus, solid state image pickup device using the same, and method of manufacturing them |
| US7968922B2 (en) | 2004-03-30 | 2011-06-28 | Canon Kabushiki Kaisha | Semiconductor apparatus, solid state image pickup device using the same, and method of manufacturing them |
| JP2007158105A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 集積回路およびその製造方法 |
| US8525239B2 (en) | 2010-05-27 | 2013-09-03 | Panasonic Corporation | Semiconductor device and method for driving same |
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| Publication number | Publication date |
|---|---|
| JP3240828B2 (ja) | 2001-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
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| LAPS | Cancellation because of no payment of annual fees |