JPH07307662A - 電流切換型論理回路 - Google Patents
電流切換型論理回路Info
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- JPH07307662A JPH07307662A JP6313008A JP31300894A JPH07307662A JP H07307662 A JPH07307662 A JP H07307662A JP 6313008 A JP6313008 A JP 6313008A JP 31300894 A JP31300894 A JP 31300894A JP H07307662 A JPH07307662 A JP H07307662A
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- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Abstract
(57)【要約】
【目的】 負荷駆動能力に優れ、安定に動作し、相補出
力が得られ、かつ低コストのエミッタ結合型論理回路を
提供する。 【構成】 マルチエミッタトランジスタＱ１，Ｑ２の一
方のエミッタを共通接続するとともに電流源Ｉ３に接続
し、差動増幅器を構成する。トランジスタＱ１，Ｑ２の
他方のエミッタをそれぞれプルダウントランジスタＱ
５，Ｑ６の入力とし、そのコレクタをそれぞれプルアッ
プトランジスタＱ３，Ｑ４の入力とする。入力端子Ｖｉ
１，Ｖｉ２の電位がそれぞれ高論理レベルおよび低論理
レベルになると、トランジスタＱ４，Ｑ５が導通状態に
なりトランジスタＱ３，Ｑ６が遮断状態になって、出力
端子Ｖｏ１，Ｖｏ２がそれぞれ低論理レベルおよび高論
理レベルとなる。
力が得られ、かつ低コストのエミッタ結合型論理回路を
提供する。 【構成】 マルチエミッタトランジスタＱ１，Ｑ２の一
方のエミッタを共通接続するとともに電流源Ｉ３に接続
し、差動増幅器を構成する。トランジスタＱ１，Ｑ２の
他方のエミッタをそれぞれプルダウントランジスタＱ
５，Ｑ６の入力とし、そのコレクタをそれぞれプルアッ
プトランジスタＱ３，Ｑ４の入力とする。入力端子Ｖｉ
１，Ｖｉ２の電位がそれぞれ高論理レベルおよび低論理
レベルになると、トランジスタＱ４，Ｑ５が導通状態に
なりトランジスタＱ３，Ｑ６が遮断状態になって、出力
端子Ｖｏ１，Ｖｏ２がそれぞれ低論理レベルおよび高論
理レベルとなる。
Description
【０００１】
【産業上の利用分野】この発明は、エミッタ結合型論理
回路、ソース結合型論理回路、および電流モード論理回
路などの電流切換型論理回路に関する。
回路、ソース結合型論理回路、および電流モード論理回
路などの電流切換型論理回路に関する。
【０００２】
【従来の技術】図１７は従来のエミッタ結合型論理回路
３１の構成を示す回路図である。図１７を参照して、こ
のエミッタ結合型論理回路３１は、入力端子Ｖｉ１、基
準電圧端子Ｖｂｂ１、第１および第２の出力端子Ｖｏ
１，Ｖｏ２ならびに第１および第２の電源端子Ｖｃｃ，
Ｖｅｅを含む。入力端子Ｖｉ１には高論理レベルと低論
理レベルを持つ２値の論理信号が入力される。基準電位
端子Ｖｂｂ１には入力論理信号の論理のしきい値が印加
される。第１の電源端子Ｖｃｃには一方動作電源電圧と
しての第１の電源電位が印加され、第２の電源端子Ｖｅ
ｅには第１の電源電位より低い他方動作電源電圧として
の第２の電源電位が印加される。第１および第２の出力
端子Ｖｏ１，Ｖｏ２にはそれぞれ次段のゲートの入力容
量や配線容量といった負荷容量がぶら下がっている。
３１の構成を示す回路図である。図１７を参照して、こ
のエミッタ結合型論理回路３１は、入力端子Ｖｉ１、基
準電圧端子Ｖｂｂ１、第１および第２の出力端子Ｖｏ
１，Ｖｏ２ならびに第１および第２の電源端子Ｖｃｃ，
Ｖｅｅを含む。入力端子Ｖｉ１には高論理レベルと低論
理レベルを持つ２値の論理信号が入力される。基準電位
端子Ｖｂｂ１には入力論理信号の論理のしきい値が印加
される。第１の電源端子Ｖｃｃには一方動作電源電圧と
しての第１の電源電位が印加され、第２の電源端子Ｖｅ
ｅには第１の電源電位より低い他方動作電源電圧として
の第２の電源電位が印加される。第１および第２の出力
端子Ｖｏ１，Ｖｏ２にはそれぞれ次段のゲートの入力容
量や配線容量といった負荷容量がぶら下がっている。
【０００３】このエミッタ結合型論理回路３１は、さら
に、電流切換回路３１ａおよびエミッタフォロワ回路３
１ｂを含む。電流切換回路３１ａは、入力トランジスタ
Ｑ３１、リファレンストランジスタＱ３２、抵抗Ｒ３
１，Ｒ３２および電流源Ｉ３１を含む。トランジスタＱ
３１およびＱ３２のベースは、それぞれ入力端子Ｖｉ１
および基準電位端子Ｖｂｂ１に接続され、それぞれのコ
レクタは抵抗Ｒ３１およびＲ３２を介して第１の電源端
子Ｖｃｃに接続され、それぞれのエミッタは互いに共通
接続されるとともに電流源Ｉ３１を介して第２の電源端
子Ｖｅｅに接続される。
に、電流切換回路３１ａおよびエミッタフォロワ回路３
１ｂを含む。電流切換回路３１ａは、入力トランジスタ
Ｑ３１、リファレンストランジスタＱ３２、抵抗Ｒ３
１，Ｒ３２および電流源Ｉ３１を含む。トランジスタＱ
３１およびＱ３２のベースは、それぞれ入力端子Ｖｉ１
および基準電位端子Ｖｂｂ１に接続され、それぞれのコ
レクタは抵抗Ｒ３１およびＲ３２を介して第１の電源端
子Ｖｃｃに接続され、それぞれのエミッタは互いに共通
接続されるとともに電流源Ｉ３１を介して第２の電源端
子Ｖｅｅに接続される。
【０００４】エミッタフォロワ回路３１ｂは、プルアッ
プトランジスタＱ３３，Ｑ３４および電流源Ｉ３２，Ｉ
３３を含む。プルアップトランジスタＱ３３，Ｑ３４の
ベースはそれぞれトランジスタＱ３１，Ｑ３２のコレク
タに接続され、それぞれのコレクタはともに第１の電源
端子Ｖｃｃに接続され、それぞれのエミッタは第１およ
び第２の出力端子Ｖｏ１およびＶｏ２に接続されるとと
もに、電流源Ｉ３２およびＩ３３を介して第２の電源端
子Ｖｅｅに接続される。
プトランジスタＱ３３，Ｑ３４および電流源Ｉ３２，Ｉ
３３を含む。プルアップトランジスタＱ３３，Ｑ３４の
ベースはそれぞれトランジスタＱ３１，Ｑ３２のコレク
タに接続され、それぞれのコレクタはともに第１の電源
端子Ｖｃｃに接続され、それぞれのエミッタは第１およ
び第２の出力端子Ｖｏ１およびＶｏ２に接続されるとと
もに、電流源Ｉ３２およびＩ３３を介して第２の電源端
子Ｖｅｅに接続される。
【０００５】次に動作について説明する。入力論理信号
が低論理レベルから高論理レベルに変化したとき、トラ
ンジスタＱ３１が導通状態になり、トランジスタＱ３２
は遮断状態になる。したがって、電流源Ｉ３１のスイッ
チング電流ＩｓのほとんどはトランジスタＱ３１を介し
て抵抗Ｒ３１を流れる。抵抗Ｒ３１における電圧降下に
よりトランジスタＱ３３のベース電位が下がり、トラン
ジスタＱ３３は遮断状態になる。一方、トランジスタＱ
３２のコレクタ電圧すなわちトランジスタＱ３４のベー
ス電圧はほぼ第１の電源端子Ｖｃｃの電位まで上昇し、
トランジスタＱ３４は導通状態になる。このため、出力
端子Ｖｏ１に接続された負荷容量の電荷が電流源Ｉ３２
により引き抜かれ、出力端子Ｖｏ１の電圧は高論理レベ
ルから低論理レベルに変化する。一方、出力端子Ｖｏ２
に接続された負荷容量はトランジスタＱ３４を介して充
電され、出力端子Ｖｏ２の電圧は低論理レベルから高論
理レベルに変化する。
が低論理レベルから高論理レベルに変化したとき、トラ
ンジスタＱ３１が導通状態になり、トランジスタＱ３２
は遮断状態になる。したがって、電流源Ｉ３１のスイッ
チング電流ＩｓのほとんどはトランジスタＱ３１を介し
て抵抗Ｒ３１を流れる。抵抗Ｒ３１における電圧降下に
よりトランジスタＱ３３のベース電位が下がり、トラン
ジスタＱ３３は遮断状態になる。一方、トランジスタＱ
３２のコレクタ電圧すなわちトランジスタＱ３４のベー
ス電圧はほぼ第１の電源端子Ｖｃｃの電位まで上昇し、
トランジスタＱ３４は導通状態になる。このため、出力
端子Ｖｏ１に接続された負荷容量の電荷が電流源Ｉ３２
により引き抜かれ、出力端子Ｖｏ１の電圧は高論理レベ
ルから低論理レベルに変化する。一方、出力端子Ｖｏ２
に接続された負荷容量はトランジスタＱ３４を介して充
電され、出力端子Ｖｏ２の電圧は低論理レベルから高論
理レベルに変化する。
【０００６】このエミッタ結合型論理回路３１にあって
は、負荷容量が論理回路３１の応答速度を遅くするた
め、高速化を図るためには電流源Ｉ３２，Ｉ３３を流れ
るエミッタフォロワ電流Ｉｅ１，Ｉｅ２を増加させなけ
ればならず、消費電力の増大を招くという欠点がある。
また、エミッタフォロワ電流Ｉｅ１，Ｉｅ２が出力が変
化しないときでも流れ続けるため、電流利用効率が悪い
という欠点もある。
は、負荷容量が論理回路３１の応答速度を遅くするた
め、高速化を図るためには電流源Ｉ３２，Ｉ３３を流れ
るエミッタフォロワ電流Ｉｅ１，Ｉｅ２を増加させなけ
ればならず、消費電力の増大を招くという欠点がある。
また、エミッタフォロワ電流Ｉｅ１，Ｉｅ２が出力が変
化しないときでも流れ続けるため、電流利用効率が悪い
という欠点もある。
【０００７】このような欠点を克服するものとしてたと
えばISSCC'89（International Solid State Circuits C
onference ）, p224-p225 に記載された回路が挙げられ
る。図１８はこの文献に示されたエミッタ結合型論理回
路３２の構成を示す回路図である。図１８を参照して、
このエミッタ結合型論理回路３２は、入力端子Ｖｉ１、
基準電位端子Ｖｂｂ１、出力端子Ｖｏ１ならびに第１お
よび第２の電源端子Ｖｃｃ，Ｖｅｅを含む。また、この
エミッタ結合型論理回路３２は、図１７で示した電流切
換回路３１ａと、エミッタフォロワ回路３２ｂを含む。
えばISSCC'89（International Solid State Circuits C
onference ）, p224-p225 に記載された回路が挙げられ
る。図１８はこの文献に示されたエミッタ結合型論理回
路３２の構成を示す回路図である。図１８を参照して、
このエミッタ結合型論理回路３２は、入力端子Ｖｉ１、
基準電位端子Ｖｂｂ１、出力端子Ｖｏ１ならびに第１お
よび第２の電源端子Ｖｃｃ，Ｖｅｅを含む。また、この
エミッタ結合型論理回路３２は、図１７で示した電流切
換回路３１ａと、エミッタフォロワ回路３２ｂを含む。
【０００８】エミッタフォロワ回路３２ｂは、容量素子
Ｃ３１、ダイオードＤ３１，Ｄ３２、電流源Ｉ３４、プ
ルアップトランジスタＱ３３、プルダウントランジスタ
Ｑ３５および抵抗３３を含む。ダイオードＤ３１，Ｄ３
２、および電流源Ｉ３４は、第１の電源端子Ｖｃｃと第
２の電源端子Ｖｅｅの間に直列に接続され、バイアス回
路を構成する。容量素子Ｃ３１は、リファレンストラン
ジスタＱ３２のコレクタとノードＮ３１の間に接続され
る。プルアップトランジスタＱ３３のベースは入力トラ
ンジスタＱ３１のコレクタに接続され、そのコレクタは
第１の電源端子Ｖｃｃに接続され、そのエミッタは出力
端子Ｖｏ１に接続される。プルダウントランジスタＱ３
５のベースはノードＮ３１に接続され、そのコレクタは
出力端子Ｖｏ１に接続され、そのエミッタは抵抗Ｒ３３
を介して第２の電源端子Ｖｅｅに接続される。
Ｃ３１、ダイオードＤ３１，Ｄ３２、電流源Ｉ３４、プ
ルアップトランジスタＱ３３、プルダウントランジスタ
Ｑ３５および抵抗３３を含む。ダイオードＤ３１，Ｄ３
２、および電流源Ｉ３４は、第１の電源端子Ｖｃｃと第
２の電源端子Ｖｅｅの間に直列に接続され、バイアス回
路を構成する。容量素子Ｃ３１は、リファレンストラン
ジスタＱ３２のコレクタとノードＮ３１の間に接続され
る。プルアップトランジスタＱ３３のベースは入力トラ
ンジスタＱ３１のコレクタに接続され、そのコレクタは
第１の電源端子Ｖｃｃに接続され、そのエミッタは出力
端子Ｖｏ１に接続される。プルダウントランジスタＱ３
５のベースはノードＮ３１に接続され、そのコレクタは
出力端子Ｖｏ１に接続され、そのエミッタは抵抗Ｒ３３
を介して第２の電源端子Ｖｅｅに接続される。
【０００９】次に動作について説明する。入力論理信号
が低論理レベルから高論理レベルに変化したとき、トラ
ンジスタＱ３１が導通状態になり、トランジスタＱ３２
は遮断状態になる。したがって、スイッチング電流Ｉｓ
のほとんどはトランジスタＱ３１を介して抵抗Ｒ３１を
流れ、抵抗Ｒ３１による電圧降下でプルアップトランジ
スタＱ３３のベース電位が低下し、プルアップトランジ
スタＱ３３は遮断状態になる。一方、トランジスタＱ３
２のコレクタ電圧はほぼ第１の電源端子Ｖｃｃの電位ま
で上昇し、容量素子Ｃ３１による容量結合によりプルダ
ウントランジスタＱ３５のベース電位は上昇するので、
エミッタフォロワ電流Ｉｅ１は増加する。このため、出
力端子Ｖｏに接続された負荷容量ＣＬ１の電荷が急速に
引抜かれ、出力端子Ｖｏ１の信号は高論理レベルから低
論理レベルに急速に変化する。
が低論理レベルから高論理レベルに変化したとき、トラ
ンジスタＱ３１が導通状態になり、トランジスタＱ３２
は遮断状態になる。したがって、スイッチング電流Ｉｓ
のほとんどはトランジスタＱ３１を介して抵抗Ｒ３１を
流れ、抵抗Ｒ３１による電圧降下でプルアップトランジ
スタＱ３３のベース電位が低下し、プルアップトランジ
スタＱ３３は遮断状態になる。一方、トランジスタＱ３
２のコレクタ電圧はほぼ第１の電源端子Ｖｃｃの電位ま
で上昇し、容量素子Ｃ３１による容量結合によりプルダ
ウントランジスタＱ３５のベース電位は上昇するので、
エミッタフォロワ電流Ｉｅ１は増加する。このため、出
力端子Ｖｏに接続された負荷容量ＣＬ１の電荷が急速に
引抜かれ、出力端子Ｖｏ１の信号は高論理レベルから低
論理レベルに急速に変化する。
【００１０】このエミッタ結合型論理回路３２にあって
は、入力論理信号の論理レベルが変化しないときにはエ
ミッタフォロワ電流Ｉｅ１を小さく設定し、入力論理信
号の論理レベルが変化し、出力信号を立下げるときのみ
エミッタフォロワ電流Ｉｅ１を増加させるようにしてい
るため、高速動作を保ちつつ消費電力を下げることがで
きる。
は、入力論理信号の論理レベルが変化しないときにはエ
ミッタフォロワ電流Ｉｅ１を小さく設定し、入力論理信
号の論理レベルが変化し、出力信号を立下げるときのみ
エミッタフォロワ電流Ｉｅ１を増加させるようにしてい
るため、高速動作を保ちつつ消費電力を下げることがで
きる。
【００１１】しかし、高速動作のためにはノードＮ３１
の電位を容量Ｃ３１の容量結合により高速で変化させる
必要があるが、このためには容量素子Ｃ３１の容量値は
数ｐＦ程度必要であり、面積が増加し、また、容量素子
Ｃ３１を作るためにプロセスの工程数が増加するなどの
欠点を有している。また、反転出力もしくは非反転出力
のいずれか一方しかとれず、相補信号出力に対応できな
いという欠点がある。
の電位を容量Ｃ３１の容量結合により高速で変化させる
必要があるが、このためには容量素子Ｃ３１の容量値は
数ｐＦ程度必要であり、面積が増加し、また、容量素子
Ｃ３１を作るためにプロセスの工程数が増加するなどの
欠点を有している。また、反転出力もしくは非反転出力
のいずれか一方しかとれず、相補信号出力に対応できな
いという欠点がある。
【００１２】相補出力が可能なエミッタ結合型論理回路
として、特開平４−３６４６０７号公報の図５（ｂ）の
回路が挙げられる。図１９は、先行文献に示されるエミ
ッタ結合型論理回路３３の構成を示す回路図である。図
１９を参照して、このエミッタ結合型論理回路３３は、
入力端子Ｖｉ１、第１および第２の基準電位端子Ｖｂｂ
１，Ｖｂｂ２、第１および第２の出力端子Ｖｏ１，Ｖｏ
２ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを
含む。第２の基準電位端子Ｖｂｂ２にはプルダウントラ
ンジスタＱ３５の入力のしきい値が印加される。また、
このエミッタ結合型論理回路３３は、図１７で示した電
流切換回路３１ａと、エミッタフォロワ回路３３ｂを含
む。
として、特開平４−３６４６０７号公報の図５（ｂ）の
回路が挙げられる。図１９は、先行文献に示されるエミ
ッタ結合型論理回路３３の構成を示す回路図である。図
１９を参照して、このエミッタ結合型論理回路３３は、
入力端子Ｖｉ１、第１および第２の基準電位端子Ｖｂｂ
１，Ｖｂｂ２、第１および第２の出力端子Ｖｏ１，Ｖｏ
２ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを
含む。第２の基準電位端子Ｖｂｂ２にはプルダウントラ
ンジスタＱ３５の入力のしきい値が印加される。また、
このエミッタ結合型論理回路３３は、図１７で示した電
流切換回路３１ａと、エミッタフォロワ回路３３ｂを含
む。
【００１３】エミッタフォロワ回路３３ｂは、プルアッ
プトランジスタＱ３３，Ｑ３４、プルダウントランジス
タＱ３５，Ｑ３６および電流源Ｉ３５を含む。プルアッ
プトランジスタＱ３３，Ｑ３４のベースはそれぞれトラ
ンジスタＱ３１，Ｑ３２のコレクタに接続され、それぞ
れのコレクタはともに第１の電源端子Ｖｃｃに接続さ
れ、それぞれのエミッタは第１および第２の出力端子Ｖ
ｏ１，Ｖｏ２に接続される。プルダウントランジスタＱ
３５，Ｑ３６のベースはそれぞれトランジスタＱ３１，
Ｑ３２のエミッタおよび第２の基準電圧端子Ｖｂｂ２に
接続され、それぞれのコレクタは第１および第２の出力
端子Ｖｏ１，Ｖｏ２に接続され、それぞれのエミッタは
互いに共通接続されるとともに電流源Ｉ３５を介して第
２の電源端子Ｖｅｅに接続される。
プトランジスタＱ３３，Ｑ３４、プルダウントランジス
タＱ３５，Ｑ３６および電流源Ｉ３５を含む。プルアッ
プトランジスタＱ３３，Ｑ３４のベースはそれぞれトラ
ンジスタＱ３１，Ｑ３２のコレクタに接続され、それぞ
れのコレクタはともに第１の電源端子Ｖｃｃに接続さ
れ、それぞれのエミッタは第１および第２の出力端子Ｖ
ｏ１，Ｖｏ２に接続される。プルダウントランジスタＱ
３５，Ｑ３６のベースはそれぞれトランジスタＱ３１，
Ｑ３２のエミッタおよび第２の基準電圧端子Ｖｂｂ２に
接続され、それぞれのコレクタは第１および第２の出力
端子Ｖｏ１，Ｖｏ２に接続され、それぞれのエミッタは
互いに共通接続されるとともに電流源Ｉ３５を介して第
２の電源端子Ｖｅｅに接続される。
【００１４】今、入力論理信号Ｖｉ１が低論理レベルか
ら高論理レベルに変化したとき、上述したとおりプルア
ップトランジスタＱ３３のベース電位が降下し、プルア
ップトランジスタＱ３４のベース電位が上昇する。ま
た、プルダウントランジスタＱ３５のベース電位はトラ
ンジスタＱ３１のエミッタフォロワ動作により入力端子
Ｖｉ１に与えられた信号に追随して上昇する。したがっ
て、プルアップトランジスタＱ３３が遮断状態になり、
プルダウントランジスタＱ３５が導通状態になって、第
１の出力端子Ｖｏ１の信号は高論理レベルから低論理レ
ベルに変化する。また、プルアップトランジスタＱ３４
が導通状態になり、プルダウントランジスタＱ３６が遮
断状態になって、第２の出力端子Ｖｏ２の信号が低論理
レベルから高論理レベルに変化する。
ら高論理レベルに変化したとき、上述したとおりプルア
ップトランジスタＱ３３のベース電位が降下し、プルア
ップトランジスタＱ３４のベース電位が上昇する。ま
た、プルダウントランジスタＱ３５のベース電位はトラ
ンジスタＱ３１のエミッタフォロワ動作により入力端子
Ｖｉ１に与えられた信号に追随して上昇する。したがっ
て、プルアップトランジスタＱ３３が遮断状態になり、
プルダウントランジスタＱ３５が導通状態になって、第
１の出力端子Ｖｏ１の信号は高論理レベルから低論理レ
ベルに変化する。また、プルアップトランジスタＱ３４
が導通状態になり、プルダウントランジスタＱ３６が遮
断状態になって、第２の出力端子Ｖｏ２の信号が低論理
レベルから高論理レベルに変化する。
【００１５】しかし、このエミッタ結合型論理回路３３
にあっては、新たに第２の基準電位端子Ｖｂｂ２が必要
となる他、プルダウントランジスタＱ３５のベースに印
加される電位は、高論理レベルがＶｉ１（Ｈ）−ＶＢ
Ｅ，低論理レベルがＶｂｂ１−ＶＢＥとなるためその電
位振幅が入力論理信号の論理振幅のほぼ半分となり、回
路動作が不安定になるという欠点を有している。ここ
で、Ｖｉ１（Ｈ）は入力論理信号の高論理レベル電圧，
ＶＢＥはトランジスタＱ３１，Ｑ３２のベース−エミッ
タ間電圧を示す。
にあっては、新たに第２の基準電位端子Ｖｂｂ２が必要
となる他、プルダウントランジスタＱ３５のベースに印
加される電位は、高論理レベルがＶｉ１（Ｈ）−ＶＢ
Ｅ，低論理レベルがＶｂｂ１−ＶＢＥとなるためその電
位振幅が入力論理信号の論理振幅のほぼ半分となり、回
路動作が不安定になるという欠点を有している。ここ
で、Ｖｉ１（Ｈ）は入力論理信号の高論理レベル電圧，
ＶＢＥはトランジスタＱ３１，Ｑ３２のベース−エミッ
タ間電圧を示す。
【００１６】相補出力が可能な他の従来技術として、特
公平１−５４８９０号公報に記載されている回路が挙げ
られる。図２０はこの先行技術文献に示されるエミッタ
結合型論理回路３４の構成を示す回路図である。図２０
を参照して、このエミッタ結合型論理回路３４は、入力
端子Ｖｉ１、第１の基準電位端子Ｖｂｂ１、出力端子Ｖ
ｏ１ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅ
を含む。また、このエミッタ結合型論理回路３４は、図
１７で示した電流切換回路３１ａと、エミッタフォロワ
回路３４ｂを含む。
公平１−５４８９０号公報に記載されている回路が挙げ
られる。図２０はこの先行技術文献に示されるエミッタ
結合型論理回路３４の構成を示す回路図である。図２０
を参照して、このエミッタ結合型論理回路３４は、入力
端子Ｖｉ１、第１の基準電位端子Ｖｂｂ１、出力端子Ｖ
ｏ１ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅ
を含む。また、このエミッタ結合型論理回路３４は、図
１７で示した電流切換回路３１ａと、エミッタフォロワ
回路３４ｂを含む。
【００１７】エミッタフォロワ回路３４ｂは、第１およ
び第２のエミッタを持つＮＰＮマルチエミッタトランジ
スタＱ３７、ショットキダイオードＳＤ３１、抵抗Ｒ３
４およびＰＮＰトランジスタＱＰ３１を含む。マルチエ
ミッタトランジスタＱ３７は、そのベースがトランジス
タＱ３１のコレクタに接続され、そのコレクタが第１の
電源端子Ｖｃｃに接続され、その第１のエミッタがショ
ットキダイオードＳＤ３１および抵抗Ｒ３４を介して第
２の電源端子Ｖｅｅに接続され、その第２のエミッタが
出力端子Ｖｏ１に接続される。また、ＰＮＰトランジス
タＱＰ３１は、そのベースがショットキダイオードＳＤ
３１と抵抗Ｒ３４との接続点に接続され、そのエミッタ
が出力端子Ｖｏ１に接続され、そのコレクタが第２の電
源端子Ｖｅｅに接続される。
び第２のエミッタを持つＮＰＮマルチエミッタトランジ
スタＱ３７、ショットキダイオードＳＤ３１、抵抗Ｒ３
４およびＰＮＰトランジスタＱＰ３１を含む。マルチエ
ミッタトランジスタＱ３７は、そのベースがトランジス
タＱ３１のコレクタに接続され、そのコレクタが第１の
電源端子Ｖｃｃに接続され、その第１のエミッタがショ
ットキダイオードＳＤ３１および抵抗Ｒ３４を介して第
２の電源端子Ｖｅｅに接続され、その第２のエミッタが
出力端子Ｖｏ１に接続される。また、ＰＮＰトランジス
タＱＰ３１は、そのベースがショットキダイオードＳＤ
３１と抵抗Ｒ３４との接続点に接続され、そのエミッタ
が出力端子Ｖｏ１に接続され、そのコレクタが第２の電
源端子Ｖｅｅに接続される。
【００１８】次に動作について説明する。今、入力論理
信号が低論理レベルにあり、応じてトランジスタＱ３１
が遮断状態にあり、かつトランジスタＱ３２，Ｑ３７が
導通状態にあるとき、ショットキダイオードＳＤ１にか
かる電圧はＰＮＰトランジスタＱＰ３１のベース・エミ
ッタ間電圧よりも小さいため、ＰＮＰトランジスタＱＰ
３１は遮断状態にある。したがって、負荷容量ＣＬ１
は、マルチエミッタトランジスタＱ３７を介して充電さ
れ、出力端子Ｖｏ１は高論理レベルにある。
信号が低論理レベルにあり、応じてトランジスタＱ３１
が遮断状態にあり、かつトランジスタＱ３２，Ｑ３７が
導通状態にあるとき、ショットキダイオードＳＤ１にか
かる電圧はＰＮＰトランジスタＱＰ３１のベース・エミ
ッタ間電圧よりも小さいため、ＰＮＰトランジスタＱＰ
３１は遮断状態にある。したがって、負荷容量ＣＬ１
は、マルチエミッタトランジスタＱ３７を介して充電さ
れ、出力端子Ｖｏ１は高論理レベルにある。
【００１９】次いで、入力論理信号が低論理レベルから
高論理レベルに変化し、応じてトランジスタＱ３１が導
通状態になり、トランジスタＱ３２，Ｑ３７が遮断状態
になったとき、マルチエミッタトランジスタＱ３７の第
１および第２のエミッタ間の電圧とショットキダイオー
ドＳＤ３１にかかる電圧との和がＰＮＰトランジスタＱ
Ｐ３１のベース・エミッタ間電圧よりも大きくなり、Ｐ
ＮＰトランジスタＱＰ３１が導通状態になる。したがっ
て、負荷容量ＣＬ１の電荷はＰＮＰトランジスタＱＰ３
１を介して急速に放電され、出力端子Ｖｏ１の電圧は低
論理レベルとなる。
高論理レベルに変化し、応じてトランジスタＱ３１が導
通状態になり、トランジスタＱ３２，Ｑ３７が遮断状態
になったとき、マルチエミッタトランジスタＱ３７の第
１および第２のエミッタ間の電圧とショットキダイオー
ドＳＤ３１にかかる電圧との和がＰＮＰトランジスタＱ
Ｐ３１のベース・エミッタ間電圧よりも大きくなり、Ｐ
ＮＰトランジスタＱＰ３１が導通状態になる。したがっ
て、負荷容量ＣＬ１の電荷はＰＮＰトランジスタＱＰ３
１を介して急速に放電され、出力端子Ｖｏ１の電圧は低
論理レベルとなる。
【００２０】しかし、このエミッタ結合型論理回路３４
にあっては、導電型が異なりかつ高速なＰＮＰトランジ
スタＱＰ３１が要求されるため、プロセスコストが増加
する、あるいはＰＮダイオードと異なるショットキダイ
オードＳＤ３１が必要となるためプロセスが複雑になり
製造コストが増加するといった欠点がある。
にあっては、導電型が異なりかつ高速なＰＮＰトランジ
スタＱＰ３１が要求されるため、プロセスコストが増加
する、あるいはＰＮダイオードと異なるショットキダイ
オードＳＤ３１が必要となるためプロセスが複雑になり
製造コストが増加するといった欠点がある。
【００２１】
【発明が解決しようとする課題】図１７に示す従来のエ
ミッタ結合型論理回路３１には、負荷駆動能力の増大を
図ると消費電力も増大するという欠点があった。
ミッタ結合型論理回路３１には、負荷駆動能力の増大を
図ると消費電力も増大するという欠点があった。
【００２２】また、図１８に示す従来のエミッタ結合型
論理回路３２には、相補出力が取れない、あるいは容量
素子Ｃ３１を必要とするため回路面積が増加する、製造
工程に容量形成工程を追加することが必要なため製造コ
ストが増加するという欠点があった。
論理回路３２には、相補出力が取れない、あるいは容量
素子Ｃ３１を必要とするため回路面積が増加する、製造
工程に容量形成工程を追加することが必要なため製造コ
ストが増加するという欠点があった。
【００２３】また、図１９に示す従来のエミッタ結合型
論理回路３３には、新たに基準電圧源が必要であり、ま
た動作が不安定であるという欠点があった。
論理回路３３には、新たに基準電圧源が必要であり、ま
た動作が不安定であるという欠点があった。
【００２４】また、図２０に示す従来のエミッタ結合型
論理回路３４には、ショットキダイオードＳＤ３１やＰ
ＮＰトランジスタＱＰ３１が必要なため製造コストが増
加するという欠点があった。
論理回路３４には、ショットキダイオードＳＤ３１やＰ
ＮＰトランジスタＱＰ３１が必要なため製造コストが増
加するという欠点があった。
【００２５】この発明は上記のような問題点を解決する
ためになされたものであり、その第１の目的は低消費電
力で負荷駆動能力に優れ、安定に動作し、かつ低コスト
の電流切換型論理回路を提供することであり、その第２
の目的はさらに相補出力が取れる電流切換型論理回路を
提供することである。
ためになされたものであり、その第１の目的は低消費電
力で負荷駆動能力に優れ、安定に動作し、かつ低コスト
の電流切換型論理回路を提供することであり、その第２
の目的はさらに相補出力が取れる電流切換型論理回路を
提供することである。
【００２６】
【課題を解決するための手段】請求項１に係る電流切換
型論理回路は、それぞれが第１および第２の一方側導通
ノードを有する第１および第２のマルチノードトランジ
スタと、第１、第２および第３の電流源とを含む電流切
換段を含む。この電流切換段においては、第１および第
２のマルチノードトランジスタのそれぞれの制御電極ノ
ードが互いに相補な論理の信号が入力される第１および
第２の入力ノードに接続され、それぞれの他方側導通ノ
ードが第１の電源ノードの電圧を受けるように結合さ
れ、それぞれの第１の一方側導通ノードが第１および第
２の電流源を介して第２の電源ノードに接続され、それ
ぞれのエミッタは共通に第３の電流源を介して第２の電
源ノードに結合される。
型論理回路は、それぞれが第１および第２の一方側導通
ノードを有する第１および第２のマルチノードトランジ
スタと、第１、第２および第３の電流源とを含む電流切
換段を含む。この電流切換段においては、第１および第
２のマルチノードトランジスタのそれぞれの制御電極ノ
ードが互いに相補な論理の信号が入力される第１および
第２の入力ノードに接続され、それぞれの他方側導通ノ
ードが第１の電源ノードの電圧を受けるように結合さ
れ、それぞれの第１の一方側導通ノードが第１および第
２の電流源を介して第２の電源ノードに接続され、それ
ぞれのエミッタは共通に第３の電流源を介して第２の電
源ノードに結合される。
【００２７】請求項１に係る電流切換型論理回路は、さ
らに、第１ないし第４の出力ドライブトランジスタを含
む出力ドライブ段を備える。この出力ドライブ段におい
ては、第１および第２の出力ドライブトランジスタは、
それぞれの制御電極ノードが第１および第２のマルチノ
ードトランジスタのそれぞれの他方側導通ノードに接続
され、それぞれの他方側導通ノードが共通に第１の電源
ノードの電圧を受けるように接続され、それぞれの一方
側導通ノードが第１および第２の出力ノードに接続され
る。第３および第４の出力ドライブトランジスタは、そ
れぞれの制御電極ノードが第１および第２のマルチノー
ドトランジスタの第１の一方側導通ノードに接続され、
それぞれの一方側導通ノードが共通に第２の電源ノード
が電圧を受けるように接続され、かつそれぞれの他方側
導通ノードがそれぞれ第１および第２の出力ノードに接
続される。
らに、第１ないし第４の出力ドライブトランジスタを含
む出力ドライブ段を備える。この出力ドライブ段におい
ては、第１および第２の出力ドライブトランジスタは、
それぞれの制御電極ノードが第１および第２のマルチノ
ードトランジスタのそれぞれの他方側導通ノードに接続
され、それぞれの他方側導通ノードが共通に第１の電源
ノードの電圧を受けるように接続され、それぞれの一方
側導通ノードが第１および第２の出力ノードに接続され
る。第３および第４の出力ドライブトランジスタは、そ
れぞれの制御電極ノードが第１および第２のマルチノー
ドトランジスタの第１の一方側導通ノードに接続され、
それぞれの一方側導通ノードが共通に第２の電源ノード
が電圧を受けるように接続され、かつそれぞれの他方側
導通ノードがそれぞれ第１および第２の出力ノードに接
続される。
【００２８】好ましくは第１および第２の電流源は、抵
抗を備える。また、好ましくは、第１のマルチノードト
ランジスタの第１の一方側導通ノードと第１の電流源の
間に接続される第１の抵抗素子と、第２のマルチノード
トランジスタの第１の一方側導通ノードと第２の電流源
の間に接続される第２の抵抗素子をさらに備える。この
第１の抵抗素子と第１の電流源との接続ノードが第３の
出力ドライブトランジスタの制御電極ノードに接続さ
れ、また第２の抵抗素子と第２の電流源との接続ノード
が第４の出力ドライブトランジスタの制御電極ノードに
接続される。
抗を備える。また、好ましくは、第１のマルチノードト
ランジスタの第１の一方側導通ノードと第１の電流源の
間に接続される第１の抵抗素子と、第２のマルチノード
トランジスタの第１の一方側導通ノードと第２の電流源
の間に接続される第２の抵抗素子をさらに備える。この
第１の抵抗素子と第１の電流源との接続ノードが第３の
出力ドライブトランジスタの制御電極ノードに接続さ
れ、また第２の抵抗素子と第２の電流源との接続ノード
が第４の出力ドライブトランジスタの制御電極ノードに
接続される。
【００２９】請求項４に係る電流切換型論理回路は、第
１および第２の入力トランジスタ、第１および第２のリ
ファレンストランジスタ、ならびに第１および第２の電
流源を含む電流切換段を含む。この電流切換段において
は、第１および第２の入力トランジスタは、それぞれの
制御電極ノードがそれぞれ互いに相補な論理の信号が入
力される第１および第２の入力ノードに接続され、それ
ぞれの一方側導通ノードがそれぞれ第１および第２の電
流源を介して第２の電源ノードに接続され、それぞれの
他方側導通ノードが共通に第１の電源ノードの電圧を受
けるように接続される。第１および第２のリファレンス
トランジスタは、それぞれの制御電極ノードが共通に基
準電位を受けるように接続され、それぞれの一方側導通
ノードがそれぞれ第１および第２の入力トランジスタの
一方側導通ノードに接続され、それぞれの他方側導通ノ
ードがそれぞれ第１の電源ノードの電圧を受けるように
接続される。
１および第２の入力トランジスタ、第１および第２のリ
ファレンストランジスタ、ならびに第１および第２の電
流源を含む電流切換段を含む。この電流切換段において
は、第１および第２の入力トランジスタは、それぞれの
制御電極ノードがそれぞれ互いに相補な論理の信号が入
力される第１および第２の入力ノードに接続され、それ
ぞれの一方側導通ノードがそれぞれ第１および第２の電
流源を介して第２の電源ノードに接続され、それぞれの
他方側導通ノードが共通に第１の電源ノードの電圧を受
けるように接続される。第１および第２のリファレンス
トランジスタは、それぞれの制御電極ノードが共通に基
準電位を受けるように接続され、それぞれの一方側導通
ノードがそれぞれ第１および第２の入力トランジスタの
一方側導通ノードに接続され、それぞれの他方側導通ノ
ードがそれぞれ第１の電源ノードの電圧を受けるように
接続される。
【００３０】この請求項４に係る電流切換型論理回路
は、さらに、第１ないし第４の出力ドライブトランジス
タを含む出力ドライブ段を備える。この出力ドライブ段
においては、第１および第２の出力ドライブトランジス
タは、それぞれの制御電極ノードがそれぞれ第１および
第２のリファレンストランジスタの他方側導通ノードに
接続され、それぞれの一方側導通ノードがそれぞれ第１
および第２の出力ノードに接続され、それぞれの他方側
導通ノードが共通に第１の電源ノードの電圧を受けるよ
うに接続される。第３および第４の出力ドライブトラン
ジスタは、それぞれの制御電極ノードがそれぞれ第１お
よび第２の入力トランジスタの一方側導通ノードに接続
され、それぞれの一方側導通ノードが共通に第２の電源
ノードの電圧を受けるように接続され、それぞれの他方
側導通ノードがそれぞれ第１および第２の出力ノードに
接続される。
は、さらに、第１ないし第４の出力ドライブトランジス
タを含む出力ドライブ段を備える。この出力ドライブ段
においては、第１および第２の出力ドライブトランジス
タは、それぞれの制御電極ノードがそれぞれ第１および
第２のリファレンストランジスタの他方側導通ノードに
接続され、それぞれの一方側導通ノードがそれぞれ第１
および第２の出力ノードに接続され、それぞれの他方側
導通ノードが共通に第１の電源ノードの電圧を受けるよ
うに接続される。第３および第４の出力ドライブトラン
ジスタは、それぞれの制御電極ノードがそれぞれ第１お
よび第２の入力トランジスタの一方側導通ノードに接続
され、それぞれの一方側導通ノードが共通に第２の電源
ノードの電圧を受けるように接続され、それぞれの他方
側導通ノードがそれぞれ第１および第２の出力ノードに
接続される。
【００３１】請求項５に係る電流切換型論理回路は、第
１および第２の入力ノードに与えられる互いに相補な論
理信号を差動的に増幅して相補内部論理信号を出力する
電流切換段と、各々が第１および第２の一方側導通ノー
ドを有する第１および第２のマルチノード出力ドライブ
トランジスタと、第３および第４の出力ドライブトラン
ジスタと、第１および第２の分圧回路を含む出力ドライ
ブ段を含む。この出力ドライブ段において、第１および
第２のマルチノード出力ドライブトランジスタは、それ
ぞれの制御電極ノードがそれぞれ相補内部論理信号をそ
れぞれ受け、それぞれの第１の一方側導通ノードが第１
および第２の分圧段を介して第２の電源ノードの電圧を
受けるように接続され、それぞれの第２の一方側導通ノ
ードがそれぞれの第１および第２の出力ノードに接続さ
れ、それぞれの他方側導通ノードが共通に第１の電源ノ
ードの電圧を受けるように接続される。第１および第２
の分圧段は、第１の一方側導通ノード各々と第２の電源
ノード上の電圧とをそれぞれ分圧して出力する。第３お
よび第４の出力ドライブトランジスタは、それぞれの制
御電極ノードがそれぞれ第１および第２の分圧段により
分圧されるように接続され、それぞれの一方側導通ノー
ドが第２の電源ノードの電圧を受けるように接続され、
それぞれの他方側導通ノードがそれぞれ第１および第２
の出力ノードに接続される。
１および第２の入力ノードに与えられる互いに相補な論
理信号を差動的に増幅して相補内部論理信号を出力する
電流切換段と、各々が第１および第２の一方側導通ノー
ドを有する第１および第２のマルチノード出力ドライブ
トランジスタと、第３および第４の出力ドライブトラン
ジスタと、第１および第２の分圧回路を含む出力ドライ
ブ段を含む。この出力ドライブ段において、第１および
第２のマルチノード出力ドライブトランジスタは、それ
ぞれの制御電極ノードがそれぞれ相補内部論理信号をそ
れぞれ受け、それぞれの第１の一方側導通ノードが第１
および第２の分圧段を介して第２の電源ノードの電圧を
受けるように接続され、それぞれの第２の一方側導通ノ
ードがそれぞれの第１および第２の出力ノードに接続さ
れ、それぞれの他方側導通ノードが共通に第１の電源ノ
ードの電圧を受けるように接続される。第１および第２
の分圧段は、第１の一方側導通ノード各々と第２の電源
ノード上の電圧とをそれぞれ分圧して出力する。第３お
よび第４の出力ドライブトランジスタは、それぞれの制
御電極ノードがそれぞれ第１および第２の分圧段により
分圧されるように接続され、それぞれの一方側導通ノー
ドが第２の電源ノードの電圧を受けるように接続され、
それぞれの他方側導通ノードがそれぞれ第１および第２
の出力ノードに接続される。
【００３２】請求項６に係る電流切換型論理回路は、互
いに相補的に活性化される差動段およびラッチ段を含む
データ保持段を含む。この差動段は第１および第２の入
力ノードへ与えられた互いに相補な論理の信号を差動的
に増幅して相補内部論理信号を出力する。ラッチ段は、
差動段と相補的に活性化されてこの差動段の出力する相
補内部論理信号を保持する。
いに相補的に活性化される差動段およびラッチ段を含む
データ保持段を含む。この差動段は第１および第２の入
力ノードへ与えられた互いに相補な論理の信号を差動的
に増幅して相補内部論理信号を出力する。ラッチ段は、
差動段と相補的に活性化されてこの差動段の出力する相
補内部論理信号を保持する。
【００３３】請求項６に係る電流切換型論理回路は、さ
らに、それぞれが第１および第２の一方側導通ノードを
有する第１および第２の出力ドライブトランジスタと、
第３および第４の出力ドライブトランジスタと、第１お
よび第２の分圧段を含む出力ドライブ段を備える。この
出力ドライブ段において、第１および第２の出力ドライ
ブトランジスタは、それぞれの制御電極ノードがそれぞ
れ相補内部論理信号を受け、それぞれの第１の一方側導
通ノードがそれぞれ第１および第２の分圧段を介して第
２の電源ノードの電圧を受けるように接続され、それぞ
れの第２の一方側導通ノードがそれぞれ第１および第２
の出力ノードに接続され、それぞれの他方側導通ノード
が共通に第１の電源ノード上の電圧を受けるように接続
される。この第１および第２の出力ドライブトランジス
タのそれぞれの第１の一方側導通ノードの電圧は、また
ラッチ段へ与えられ、ラッチ段はこの与えられた信号に
応答して相補内部論理信号をラッチする。第１および第
２の分圧段は、それぞれ第１および第２の出力ドライブ
トランジスタのそれぞれの第１の一方側導通ノードと第
２の電源ノードの電圧を分圧して出力する。第３および
第４の出力ドライブトランジスタは、それぞれの制御電
極ノードがそれぞれ第１および第２の分圧段から与えら
れる分圧電圧を受けるように接続され、それぞれの一方
側導通ノードが第２の電源ノードの電圧を受けるように
接続され、それぞれの他方側導通ノードがそれぞれ第１
および第２の出力ノードに接続される。
らに、それぞれが第１および第２の一方側導通ノードを
有する第１および第２の出力ドライブトランジスタと、
第３および第４の出力ドライブトランジスタと、第１お
よび第２の分圧段を含む出力ドライブ段を備える。この
出力ドライブ段において、第１および第２の出力ドライ
ブトランジスタは、それぞれの制御電極ノードがそれぞ
れ相補内部論理信号を受け、それぞれの第１の一方側導
通ノードがそれぞれ第１および第２の分圧段を介して第
２の電源ノードの電圧を受けるように接続され、それぞ
れの第２の一方側導通ノードがそれぞれ第１および第２
の出力ノードに接続され、それぞれの他方側導通ノード
が共通に第１の電源ノード上の電圧を受けるように接続
される。この第１および第２の出力ドライブトランジス
タのそれぞれの第１の一方側導通ノードの電圧は、また
ラッチ段へ与えられ、ラッチ段はこの与えられた信号に
応答して相補内部論理信号をラッチする。第１および第
２の分圧段は、それぞれ第１および第２の出力ドライブ
トランジスタのそれぞれの第１の一方側導通ノードと第
２の電源ノードの電圧を分圧して出力する。第３および
第４の出力ドライブトランジスタは、それぞれの制御電
極ノードがそれぞれ第１および第２の分圧段から与えら
れる分圧電圧を受けるように接続され、それぞれの一方
側導通ノードが第２の電源ノードの電圧を受けるように
接続され、それぞれの他方側導通ノードがそれぞれ第１
および第２の出力ノードに接続される。
【００３４】好ましくは、第１および第２の分圧段は、
それぞれ、互いに直列に接続される複数の抵抗素子を含
む。
それぞれ、互いに直列に接続される複数の抵抗素子を含
む。
【００３５】また第１および第２の分圧段は、それぞ
れ、互いに直列に接続されるダイオード素子および抵抗
素子を含んでもよい。
れ、互いに直列に接続されるダイオード素子および抵抗
素子を含んでもよい。
【００３６】さらに、第３および第４の出力ドライブト
ランジスタの一方側導通ノードと第２の電源ノードの間
にそれぞれ別々に抵抗素子が接続される。
ランジスタの一方側導通ノードと第２の電源ノードの間
にそれぞれ別々に抵抗素子が接続される。
【００３７】また、好ましくは、第３および第４の出力
ドライブトランジスタの一方側導通ノードと第２の電源
ノードの間に共通に第４の電流源がさらに接続される。
ドライブトランジスタの一方側導通ノードと第２の電源
ノードの間に共通に第４の電流源がさらに接続される。
【００３８】また、好ましくは、第１および第２の出力
ノードそれぞれと第２の電源ノードの間に別々の電流源
が接続される。
ノードそれぞれと第２の電源ノードの間に別々の電流源
が接続される。
【００３９】また、好ましくは、さらに、それぞれの制
御電極ノードがそれぞれ第４および第３の出力ドライブ
トランジスタの制御電極ノードに接続され、それぞれの
一方側導通ノードが共通に電流源を介して第２の電源ノ
ードに接続され、かつそれぞれの他方側導通ノードがそ
れぞれ第１および第２の出力ノードに接続される第１お
よび第２の安定化トランジスタがさらに設けられる。
御電極ノードがそれぞれ第４および第３の出力ドライブ
トランジスタの制御電極ノードに接続され、それぞれの
一方側導通ノードが共通に電流源を介して第２の電源ノ
ードに接続され、かつそれぞれの他方側導通ノードがそ
れぞれ第１および第２の出力ノードに接続される第１お
よび第２の安定化トランジスタがさらに設けられる。
【００４０】請求項１３に係る電流切換型論理回路は、
それぞれが第１および第２の一方側導通ノードを有する
複数の入力トランジスタと、リファレンストランジスタ
と、第１および第２の電流源を含む論理演算段を備え
る。この論理演算段において、複数の入力トランジスタ
は、それぞれの制御電極ノードがそれぞれ互いに異なる
複数の論理信号を受けるように接続され、それぞれの第
１の一方側導通ノードが共通に第１の電流源を介して第
２の電源ノードに結合され、それぞれの第２の一方側導
通ノードが共通に第２の電流源を介して第２の電源ノー
ドに結合され、それぞれの他方側導通ノードが共通に第
１の電源ノードの電圧を受けるように接続される。リフ
ァレンストランジスタは、その制御電極ノードが基準電
位を受けるように接続され、その一方側導通ノードが複
数の入力トランジスタの第２の一方側導通ノードに共通
に接続され、その他方側導通ノードが第１の電源ノード
の電圧を受けるように接続される。
それぞれが第１および第２の一方側導通ノードを有する
複数の入力トランジスタと、リファレンストランジスタ
と、第１および第２の電流源を含む論理演算段を備え
る。この論理演算段において、複数の入力トランジスタ
は、それぞれの制御電極ノードがそれぞれ互いに異なる
複数の論理信号を受けるように接続され、それぞれの第
１の一方側導通ノードが共通に第１の電流源を介して第
２の電源ノードに結合され、それぞれの第２の一方側導
通ノードが共通に第２の電流源を介して第２の電源ノー
ドに結合され、それぞれの他方側導通ノードが共通に第
１の電源ノードの電圧を受けるように接続される。リフ
ァレンストランジスタは、その制御電極ノードが基準電
位を受けるように接続され、その一方側導通ノードが複
数の入力トランジスタの第２の一方側導通ノードに共通
に接続され、その他方側導通ノードが第１の電源ノード
の電圧を受けるように接続される。
【００４１】請求項１３に係る電流切換型論理回路は、
さらに、第１および第２の出力ドライブトランジスタを
含む出力ドライブ段を含む。第１の出力ドライブトラン
ジスタは、その電源ノードが複数の入力トランジスタの
他方側導通ノードに共通に接続され、その一方側導通ノ
ードが出力ノードに接続され、その他方側導通ノードが
第１の電源ノード上の電圧を受けるように接続される。
第２の出力ドライブトランジスタは、その制御電極ノー
ドが複数の入力トランジスタの第１の一方側導通ノード
に共通に接続され、その一方側導通ノードが第２の電源
ノード上の電圧を受けるように接続され、その他方側導
通ノードが出力ノードに接続される。
さらに、第１および第２の出力ドライブトランジスタを
含む出力ドライブ段を含む。第１の出力ドライブトラン
ジスタは、その電源ノードが複数の入力トランジスタの
他方側導通ノードに共通に接続され、その一方側導通ノ
ードが出力ノードに接続され、その他方側導通ノードが
第１の電源ノード上の電圧を受けるように接続される。
第２の出力ドライブトランジスタは、その制御電極ノー
ドが複数の入力トランジスタの第１の一方側導通ノード
に共通に接続され、その一方側導通ノードが第２の電源
ノード上の電圧を受けるように接続され、その他方側導
通ノードが出力ノードに接続される。
【００４２】好ましくは、さらに、第２の出力ドライブ
トランジスタの一方側導通ノードと第２の電源ノードの
間に接続される第３の抵抗素子を備える。
トランジスタの一方側導通ノードと第２の電源ノードの
間に接続される第３の抵抗素子を備える。
【００４３】請求項１５に係る電流切換型論理回路は、
第２の論理の電圧を供給する第２の電源に結合される第
１の電流源と、それぞれの一方側導通ノードが共通に接
続されかつ第１の電流源に結合され、それぞれの制御電
極ノードが互いに相補な論理の入力信号をそれぞれ受け
るように接続され、かつそれぞれの他方側導通ノードに
入力信号に従って互いに相補な論理の内部信号が出力さ
れる１対の差動トランジスタと、この１対の差動トラン
ジスタからの相補な内部信号の一方に応答して第１の出
力ノードを第１の論理レベルへドライブする第１の出力
ドライブトランジスタと、内部信号の他方に応答して第
１の出力ドライブトランジスタと相補的に導通して、第
２の出力ノードを第１の論理レベルへドライブするため
の第２の出力ドライブトランジスタと、第２の電源に結
合される第２の電流源と、入力信号の一方に応答して第
１の出力ドライブトランジスタと相補的に導通し、第２
の電流源と第１の出力ノードとを結合して第１の出力ノ
ードを第２の論理レベルへドライブするための第３の出
力ドライブトランジスタと、入力信号の他方に応答して
第２および第３の出力ドライブトランジスタと相補的に
導通して、第２の電流源と第２の出力ノードとを結合し
て第２の出力ノードを第２の論理レベルへドライブする
第４の出力ドライブトランジスタと、第１および第２の
出力ノードと第２の電源との間に結合される、第２の電
流源が有する電流駆動力よりも小さな電流駆動力を有す
る出力電流制御手段を備える。
第２の論理の電圧を供給する第２の電源に結合される第
１の電流源と、それぞれの一方側導通ノードが共通に接
続されかつ第１の電流源に結合され、それぞれの制御電
極ノードが互いに相補な論理の入力信号をそれぞれ受け
るように接続され、かつそれぞれの他方側導通ノードに
入力信号に従って互いに相補な論理の内部信号が出力さ
れる１対の差動トランジスタと、この１対の差動トラン
ジスタからの相補な内部信号の一方に応答して第１の出
力ノードを第１の論理レベルへドライブする第１の出力
ドライブトランジスタと、内部信号の他方に応答して第
１の出力ドライブトランジスタと相補的に導通して、第
２の出力ノードを第１の論理レベルへドライブするため
の第２の出力ドライブトランジスタと、第２の電源に結
合される第２の電流源と、入力信号の一方に応答して第
１の出力ドライブトランジスタと相補的に導通し、第２
の電流源と第１の出力ノードとを結合して第１の出力ノ
ードを第２の論理レベルへドライブするための第３の出
力ドライブトランジスタと、入力信号の他方に応答して
第２および第３の出力ドライブトランジスタと相補的に
導通して、第２の電流源と第２の出力ノードとを結合し
て第２の出力ノードを第２の論理レベルへドライブする
第４の出力ドライブトランジスタと、第１および第２の
出力ノードと第２の電源との間に結合される、第２の電
流源が有する電流駆動力よりも小さな電流駆動力を有す
る出力電流制御手段を備える。
【００４４】好ましくは、この出力電流制御手段は、第
２の電流源が有する電流駆動力よりも小さな電流駆動力
を有しかつ第２の電源に結合される第３の電流源と、第
１の出力ノードと第３の電流源との間に結合される第１
のダイオード素子と、第２の出力ノードと第３の電流源
との間に結合される第２のダイオード素子とを備える。
これら第１および第２のダイオード素子は、それぞれ第
１および第２の出力ドライブトランジスタの導通時に導
通するように接続される。
２の電流源が有する電流駆動力よりも小さな電流駆動力
を有しかつ第２の電源に結合される第３の電流源と、第
１の出力ノードと第３の電流源との間に結合される第１
のダイオード素子と、第２の出力ノードと第３の電流源
との間に結合される第２のダイオード素子とを備える。
これら第１および第２のダイオード素子は、それぞれ第
１および第２の出力ドライブトランジスタの導通時に導
通するように接続される。
【００４５】また、出力電流制御手段は、第２の電源に
結合されかつ第２の電流源の電流駆動力よりも小さな電
流駆動力を有する第３の電流源と、第１の出力ノードと
第３の電流源との間に接続される第１の抵抗素子と、第
２の出力ノードと第３の電流源との間に接続される第２
の抵抗素子とを備える。
結合されかつ第２の電流源の電流駆動力よりも小さな電
流駆動力を有する第３の電流源と、第１の出力ノードと
第３の電流源との間に接続される第１の抵抗素子と、第
２の出力ノードと第３の電流源との間に接続される第２
の抵抗素子とを備える。
【００４６】また、これに代えて、出力電流制御手段
は、第１の電源に結合されかつ第２の電流源の有する電
流駆動力よりも小さな電流駆動力を有する第３の電流源
と、入力信号の他方を受ける制御電極ノードと、第３の
電流源に結合される一方側導通ノードと、第１の出力ノ
ードに結合される他方側導通ノードとを有し、第３の出
力ドライブトランジスタと相補的に導通状態となる第１
のトランジスタ素子と、入力信号の一方を受ける制御電
極ノードと、第３の電流源に結合される一方側導通ノー
ドと、第２の出力ノードに結合される他方側導通ノード
とを有し、第４の出力ドライブトランジスタと相補的に
導通状態となる第２のトランジスタ素子とを備える。
は、第１の電源に結合されかつ第２の電流源の有する電
流駆動力よりも小さな電流駆動力を有する第３の電流源
と、入力信号の他方を受ける制御電極ノードと、第３の
電流源に結合される一方側導通ノードと、第１の出力ノ
ードに結合される他方側導通ノードとを有し、第３の出
力ドライブトランジスタと相補的に導通状態となる第１
のトランジスタ素子と、入力信号の一方を受ける制御電
極ノードと、第３の電流源に結合される一方側導通ノー
ドと、第２の出力ノードに結合される他方側導通ノード
とを有し、第４の出力ドライブトランジスタと相補的に
導通状態となる第２のトランジスタ素子とを備える。
【００４７】また、これに代えて、好ましくは、出力電
流制御手段は、第１の出力ノードと第１の電源との間に
接続されかつ第２の電流源よりも電流駆動力の小さな第
３の電流源と、第２の出力ノードと第２の電源との間に
接続されかつ第２の電流源の電流駆動力よりも小さな電
流駆動力を有する第４の電流源とを備える。
流制御手段は、第１の出力ノードと第１の電源との間に
接続されかつ第２の電流源よりも電流駆動力の小さな第
３の電流源と、第２の出力ノードと第２の電源との間に
接続されかつ第２の電流源の電流駆動力よりも小さな電
流駆動力を有する第４の電流源とを備える。
【００４８】請求項２０に係る電流切換型論理回路は、
第２の論理レベルの電圧を供給する第２の電源に結合さ
れる第１の電流源と、入力ノードに与えられる互いに相
補な論理の信号を差動的に増幅して第１および第２の内
部中間ノードへ相補論理信号を生成する第１の差動段
と、第１のクロック信号に応答して第１の差動段を第１
の電流源へ結合してこの第１の差動段を活性化する第１
の活性化トランジスタと、第１の内部出力ノードと第１
の論理の電圧を供給する第１の電源との間に結合され、
第１の内部中間ノード上の信号に応答して導通し、第１
の内部出力ノードを第２の論理レベルへとドライブする
第１の出力ドライブトランジスタと、第２の内部出力ノ
ードと第１の電源との間に結合され、第２の内部中間ノ
ード上の信号に応答して第１の出力ドライブトランジス
タと相補的に導通し、第２の内部出力ノードを第１の論
理レベルへとドライブする第２の出力ドライブトランジ
スタと、活性化時第１および第２の内部中間ノードの電
位を保持する第１のラッチ手段と、第１のクロック信号
と逆相の第２のクロック信号に応答して第１のラッチ段
を第１の電流源へ結合して第１のラッチ手段を活性化す
る第２の活性化トランジスタと、第２の電源に結合され
る第２の電流源と、第１および第２の出力ドライブトラ
ンジスタと相補的に導通するように入力信号をそれぞれ
の制御電極ノードに受けかつそれぞれの一方側導通ノー
ドが共通に接続されかつそれぞれの他方側導通ノードが
それぞれ第１および第２の内部出力ノードに結合される
１対のトランジスタを含む第２の差動段と、第１のクロ
ック信号に応答してこの第２の差動段の１対のトランジ
スタの一方側導通ノードを第２の電流源に結合して第２
の差動段を活性化する第３の活性化トランジスタと、第
２のクロック信号に応答して活性化され、第１および第
２の内部出力ノードの電位を保持する第２のラッチ手段
と、第１および第２の内部出力ノードの信号を差動的に
増幅して第３および第４の内部中間ノードへ伝達する第
３の差動段と、第３の電流源と、第２のクロック信号に
応答して第３の差動段を第３の電流源に結合して第３の
差動段を活性化する第５の活性化トランジスタと、第３
の内部中間ノード上の信号に応答して第１の出力ノード
を第２の論理レベルへドライブする第３の出力ドライブ
トランジスタと、第４の内部中間ノードの信号に応答し
て第２の出力ノードを第２の論理レベルへドライブする
第４の出力ドライブトランジスタと、第１のクロック信
号に応答して活性化され、第３および第４の内部中間ノ
ードの電位をラッチする第３のラッチ手段と、第１およ
び第２の内部出力ノード上の信号に応答して第３および
第４の出力ドライブトランジスタと相補的に導通する１
対のトランジスタを含む第４の差動段と、第２のクロッ
ク信号に応答してこの第４の差動段を第２の電流源に結
合して第３の差動段を活性化する第７の活性化トランジ
スタと、第１のクロック信号に応答して活性化され、第
１および第２の出力ノードの電位をラッチする第４のラ
ッチ手段とを備える。
第２の論理レベルの電圧を供給する第２の電源に結合さ
れる第１の電流源と、入力ノードに与えられる互いに相
補な論理の信号を差動的に増幅して第１および第２の内
部中間ノードへ相補論理信号を生成する第１の差動段
と、第１のクロック信号に応答して第１の差動段を第１
の電流源へ結合してこの第１の差動段を活性化する第１
の活性化トランジスタと、第１の内部出力ノードと第１
の論理の電圧を供給する第１の電源との間に結合され、
第１の内部中間ノード上の信号に応答して導通し、第１
の内部出力ノードを第２の論理レベルへとドライブする
第１の出力ドライブトランジスタと、第２の内部出力ノ
ードと第１の電源との間に結合され、第２の内部中間ノ
ード上の信号に応答して第１の出力ドライブトランジス
タと相補的に導通し、第２の内部出力ノードを第１の論
理レベルへとドライブする第２の出力ドライブトランジ
スタと、活性化時第１および第２の内部中間ノードの電
位を保持する第１のラッチ手段と、第１のクロック信号
と逆相の第２のクロック信号に応答して第１のラッチ段
を第１の電流源へ結合して第１のラッチ手段を活性化す
る第２の活性化トランジスタと、第２の電源に結合され
る第２の電流源と、第１および第２の出力ドライブトラ
ンジスタと相補的に導通するように入力信号をそれぞれ
の制御電極ノードに受けかつそれぞれの一方側導通ノー
ドが共通に接続されかつそれぞれの他方側導通ノードが
それぞれ第１および第２の内部出力ノードに結合される
１対のトランジスタを含む第２の差動段と、第１のクロ
ック信号に応答してこの第２の差動段の１対のトランジ
スタの一方側導通ノードを第２の電流源に結合して第２
の差動段を活性化する第３の活性化トランジスタと、第
２のクロック信号に応答して活性化され、第１および第
２の内部出力ノードの電位を保持する第２のラッチ手段
と、第１および第２の内部出力ノードの信号を差動的に
増幅して第３および第４の内部中間ノードへ伝達する第
３の差動段と、第３の電流源と、第２のクロック信号に
応答して第３の差動段を第３の電流源に結合して第３の
差動段を活性化する第５の活性化トランジスタと、第３
の内部中間ノード上の信号に応答して第１の出力ノード
を第２の論理レベルへドライブする第３の出力ドライブ
トランジスタと、第４の内部中間ノードの信号に応答し
て第２の出力ノードを第２の論理レベルへドライブする
第４の出力ドライブトランジスタと、第１のクロック信
号に応答して活性化され、第３および第４の内部中間ノ
ードの電位をラッチする第３のラッチ手段と、第１およ
び第２の内部出力ノード上の信号に応答して第３および
第４の出力ドライブトランジスタと相補的に導通する１
対のトランジスタを含む第４の差動段と、第２のクロッ
ク信号に応答してこの第４の差動段を第２の電流源に結
合して第３の差動段を活性化する第７の活性化トランジ
スタと、第１のクロック信号に応答して活性化され、第
１および第２の出力ノードの電位をラッチする第４のラ
ッチ手段とを備える。
【００４９】好ましくは、第２のラッチ手段は、第２の
電源に結合される第４の電流源と、第１の内部出力ノー
ドに接続される制御電極ノードと、一方側導通ノード
と、第２の内部出力ノードに接続される他方側導通ノー
ドとを有する第１のラッチトランジスタと、第２の内部
出力ノードに接続される制御電極ノードと、第１のラッ
チトランジスタの一方側導通ノードに接続される一方側
導通ノードと、第２の内部出力ノードに接続される他方
側導通ノードとを有する第２のラッチトランジスタと、
第２のクロック信号に応答して第１および第２のラッチ
トランジスタの一方側導通ノードを共通に第４の電流源
へ結合する第８の活性化トランジスタを備える。また、
第４のラッチ手段は、第１の出力ノードに接続される制
御電極ノードと一方側導通ノードと、第２の出力ノード
に接続される他方側導通ノードとを有する第３のラッチ
トランジスタと、第２の出力ノードに接続される制御電
極ノードと、第３のラッチトランジスタの一方側導通ノ
ードに接続される一方側導通ノードと、第２の出力ノー
ドに接続される他方側導通ノードとを有する第４のラッ
チトランジスタと、第１のクロック信号に応答して第４
の電流源へ第３および第４のラッチトランジスタの一方
側導通ノードを共通に結合する第９の活性化トランジス
タとを備える。
電源に結合される第４の電流源と、第１の内部出力ノー
ドに接続される制御電極ノードと、一方側導通ノード
と、第２の内部出力ノードに接続される他方側導通ノー
ドとを有する第１のラッチトランジスタと、第２の内部
出力ノードに接続される制御電極ノードと、第１のラッ
チトランジスタの一方側導通ノードに接続される一方側
導通ノードと、第２の内部出力ノードに接続される他方
側導通ノードとを有する第２のラッチトランジスタと、
第２のクロック信号に応答して第１および第２のラッチ
トランジスタの一方側導通ノードを共通に第４の電流源
へ結合する第８の活性化トランジスタを備える。また、
第４のラッチ手段は、第１の出力ノードに接続される制
御電極ノードと一方側導通ノードと、第２の出力ノード
に接続される他方側導通ノードとを有する第３のラッチ
トランジスタと、第２の出力ノードに接続される制御電
極ノードと、第３のラッチトランジスタの一方側導通ノ
ードに接続される一方側導通ノードと、第２の出力ノー
ドに接続される他方側導通ノードとを有する第４のラッ
チトランジスタと、第１のクロック信号に応答して第４
の電流源へ第３および第４のラッチトランジスタの一方
側導通ノードを共通に結合する第９の活性化トランジス
タとを備える。
【００５０】またこれに代えて、好ましくは、第２のラ
ッチ手段は第１の出力ノードに接続される一方端と、他
方端とを有する第１の抵抗素子と、第２の内部出力ノー
ドに接続される一方端と、第１の抵抗素子の他方端に接
続される他方端を有する第２の抵抗素子と、第４の電流
源と、第２のクロック信号に応答して第１および第２の
抵抗素子の他方端を共通に第４の電流源へ結合する第８
の活性化トランジスタを含む。また第４のラッチ手段
は、第１の出力ノードに接続される一方端と、他方端と
を有する第３の抵抗素子と、第２の出力ノードに接続さ
れる一方端と第３の抵抗素子の他方端に接続される他方
端とを有する第４の抵抗素子と、第１のクロック信号に
応答して第３および第４の抵抗素子の他方端をともに第
４の電流源へ結合する第９の活性化トランジスタを含
む。
ッチ手段は第１の出力ノードに接続される一方端と、他
方端とを有する第１の抵抗素子と、第２の内部出力ノー
ドに接続される一方端と、第１の抵抗素子の他方端に接
続される他方端を有する第２の抵抗素子と、第４の電流
源と、第２のクロック信号に応答して第１および第２の
抵抗素子の他方端を共通に第４の電流源へ結合する第８
の活性化トランジスタを含む。また第４のラッチ手段
は、第１の出力ノードに接続される一方端と、他方端と
を有する第３の抵抗素子と、第２の出力ノードに接続さ
れる一方端と第３の抵抗素子の他方端に接続される他方
端とを有する第４の抵抗素子と、第１のクロック信号に
応答して第３および第４の抵抗素子の他方端をともに第
４の電流源へ結合する第９の活性化トランジスタを含
む。
【００５１】また好ましくは、第１および第２の内部出
力ノードと第２の電源との間に結合され、かつ第２の電
流源の電流駆動力よりも小さな電流駆動力を有する第１
の出力電流制御手段と、第１および第２の出力ノードと
第１の電源との間に接続され、第２の電流源の電流駆動
よりも小さな電流駆動力を有する第２の出力電流制御手
段をさらに含む。
力ノードと第２の電源との間に結合され、かつ第２の電
流源の電流駆動力よりも小さな電流駆動力を有する第１
の出力電流制御手段と、第１および第２の出力ノードと
第１の電源との間に接続され、第２の電流源の電流駆動
よりも小さな電流駆動力を有する第２の出力電流制御手
段をさらに含む。
【００５２】好ましくは、この第１の出力電流制御手段
は、第１および第２の出力ドライブトランジスタのうち
導通状態とされる出力ドライブトランジスタに電流の流
れを生じさせる手段を含み、第２の出力電流制御手段
は、第３および第４の出力ドライブトランジスタのうち
導通状態とされる出力ドライブトランジスタに電流の流
れを生じさせる手段を含む。
は、第１および第２の出力ドライブトランジスタのうち
導通状態とされる出力ドライブトランジスタに電流の流
れを生じさせる手段を含み、第２の出力電流制御手段
は、第３および第４の出力ドライブトランジスタのうち
導通状態とされる出力ドライブトランジスタに電流の流
れを生じさせる手段を含む。
【００５３】
【作用】請求項１の発明の電流切換型論理回路にあって
は、第１のマルチノードトランジスタは、その他方導通
ノードおよび第１の一方導通ノードから第１の相補内部
論理信号対を出力し、第１および第３の出力ドライブト
ランジスタを駆動させる。第２のマルチノードトランジ
スタは、その他方導通ノードおよび第１の一方導通ノー
ドから第２の相補内部論理信号対を出力し、第２および
第４の出力ドライブトランジスタを駆動させる。第１お
よび第２のマルチノードトランジスタの第２の一方導通
ノードは、共通接続されて差動増幅器を構成する。した
がって、相補出力が取れる。相補出力ノードの各々にお
いては、出力が低論理レベルから高論理レベルに変化す
るときエミッタ（ソース）フォロワ電流が減少し、高論
理レベルから低論理レベルに変化するときエミッタ（ソ
ース）フォロワ電流が増加する。よって、消費電力を増
大させることなく負荷駆動能力の向上を図ることができ
る。また、第３および第４の出力ドライブトランジスタ
の制御電極ノードに印加される電位はほぼ入力信号の論
理振幅に等しくなるので、入力容量を増大させることな
く回路が安定に動作する。また、容量結合用の容量素子
およびショットキダイオードなどの特殊な素子を必要し
ないため、ウェハプロセスが複雑になって製造コストが
増加することがない。
は、第１のマルチノードトランジスタは、その他方導通
ノードおよび第１の一方導通ノードから第１の相補内部
論理信号対を出力し、第１および第３の出力ドライブト
ランジスタを駆動させる。第２のマルチノードトランジ
スタは、その他方導通ノードおよび第１の一方導通ノー
ドから第２の相補内部論理信号対を出力し、第２および
第４の出力ドライブトランジスタを駆動させる。第１お
よび第２のマルチノードトランジスタの第２の一方導通
ノードは、共通接続されて差動増幅器を構成する。した
がって、相補出力が取れる。相補出力ノードの各々にお
いては、出力が低論理レベルから高論理レベルに変化す
るときエミッタ（ソース）フォロワ電流が減少し、高論
理レベルから低論理レベルに変化するときエミッタ（ソ
ース）フォロワ電流が増加する。よって、消費電力を増
大させることなく負荷駆動能力の向上を図ることができ
る。また、第３および第４の出力ドライブトランジスタ
の制御電極ノードに印加される電位はほぼ入力信号の論
理振幅に等しくなるので、入力容量を増大させることな
く回路が安定に動作する。また、容量結合用の容量素子
およびショットキダイオードなどの特殊な素子を必要し
ないため、ウェハプロセスが複雑になって製造コストが
増加することがない。
【００５４】また、請求項４の発明の電流切換型論理回
路にあっては、第２および第１のリファレンストランジ
スタは、それぞれその他方導通ノードおよび一方導通ノ
ードから第１の相補内部論理信号対を出力して、第１お
よび第３の出力ドライブトランジスタを駆動させる。ま
た、第１および第２のリファレンストランジスタは、そ
れぞれその他方導通ノードおよび一方導通ノードから第
２の相補内部論理信号対を出力して、第２および第４の
出力ドライブトランジスタを駆動させる。第１の入力ト
ランジスタおよびリファレンストランジスタの一方導通
ノードは、共通接続されて第１の差動増幅器を構成す
る。第２の入力トランジスタおよびリファレンストラン
ジスタの一方導通ノードは、共通接続されて第２の差動
増幅器を構成する。したがって、上記請求項１の電流切
換型論理回路と同様、相補出力が取れ、負荷駆動能力に
優れ、安定に動作し、しかも消費電力、入力容量および
製造コストが増加することがない。
路にあっては、第２および第１のリファレンストランジ
スタは、それぞれその他方導通ノードおよび一方導通ノ
ードから第１の相補内部論理信号対を出力して、第１お
よび第３の出力ドライブトランジスタを駆動させる。ま
た、第１および第２のリファレンストランジスタは、そ
れぞれその他方導通ノードおよび一方導通ノードから第
２の相補内部論理信号対を出力して、第２および第４の
出力ドライブトランジスタを駆動させる。第１の入力ト
ランジスタおよびリファレンストランジスタの一方導通
ノードは、共通接続されて第１の差動増幅器を構成す
る。第２の入力トランジスタおよびリファレンストラン
ジスタの一方導通ノードは、共通接続されて第２の差動
増幅器を構成する。したがって、上記請求項１の電流切
換型論理回路と同様、相補出力が取れ、負荷駆動能力に
優れ、安定に動作し、しかも消費電力、入力容量および
製造コストが増加することがない。
【００５５】また、請求項５の発明の電流切換型論理回
路にあっては、第１および第２のマルチノードトランジ
スタが出力ドライブトランジスタとして使用されるとと
もに、その第１の一方導通ノードの出力がそれぞれ第１
および第２の分圧段に入力され、第１および第２の分圧
段の出力が第４および第３の出力ドライブトランジスタ
を駆動させる。したがって、上記請求項１の電流切換型
論理回路と同様、相補出力が取れ、負荷駆動能力に優
れ、安定に動作し、しかも消費電力および入力容量およ
び製造コストが増加することがない。
路にあっては、第１および第２のマルチノードトランジ
スタが出力ドライブトランジスタとして使用されるとと
もに、その第１の一方導通ノードの出力がそれぞれ第１
および第２の分圧段に入力され、第１および第２の分圧
段の出力が第４および第３の出力ドライブトランジスタ
を駆動させる。したがって、上記請求項１の電流切換型
論理回路と同様、相補出力が取れ、負荷駆動能力に優
れ、安定に動作し、しかも消費電力および入力容量およ
び製造コストが増加することがない。
【００５６】また、請求項１３の電流切換型論理回路に
あっては、複数のマルチノード入力トランジスタが、そ
れぞれ共通接続された他方導通ノードおよび第１の一方
導通ノードから相補内部論理信号を出力して第１および
第２の出力ドライブトランジスタを駆動させる。複数の
入力トランジスタの第２の一方導通ノードとリファレン
ストランジスタの一方導通ノードが共通接続されて差動
増幅器を構成する。したがって、請求項１の電流切換型
論理回路と同様、負荷駆動能力に優れ、安定に動作し、
しかも消費電力や入力容量や製造コストが増加すること
がない。
あっては、複数のマルチノード入力トランジスタが、そ
れぞれ共通接続された他方導通ノードおよび第１の一方
導通ノードから相補内部論理信号を出力して第１および
第２の出力ドライブトランジスタを駆動させる。複数の
入力トランジスタの第２の一方導通ノードとリファレン
ストランジスタの一方導通ノードが共通接続されて差動
増幅器を構成する。したがって、請求項１の電流切換型
論理回路と同様、負荷駆動能力に優れ、安定に動作し、
しかも消費電力や入力容量や製造コストが増加すること
がない。
【００５７】請求項１５の電流切換型論理回路にあって
は、第３および第４の出力ドライブトランジスタが電流
切換型差動増幅器を構成しかつそれぞれが相補論理の入
力信号に応答して第１および第２の出力ドライブトラン
ジスタと相補的に導通して第１および第２の出力ノード
をドライブする。このため、第３および第４の出力ドラ
イブトランジスタは、十分な論理振幅の信号に応答して
安定に動作しかつこれらの一方のみが導通しているため
消費電流を低減することができる。また、第１および第
２の出力ノードが第１ないし第４の出力ドライブトラン
ジスタにより、プッシュ／プル態様でドライブされるた
め、低消費電流かつ高速で出力負荷をドライブすること
ができる。また、電流制御手段により、第１または第２
の出力ドライブトランジスタが導通して第１または第２
の出力ノードが第１の論理レベルに駆動されても、導通
すべき出力ドライブトランジスタには小さな電流が流れ
るため、第１および第２の出力ドライブトランジスタが
ともに遮断状態となるのを防止でき、出力インピーダン
スが高くなるのを防止でき、応じて高速動作および安定
動作を保証することができる。
は、第３および第４の出力ドライブトランジスタが電流
切換型差動増幅器を構成しかつそれぞれが相補論理の入
力信号に応答して第１および第２の出力ドライブトラン
ジスタと相補的に導通して第１および第２の出力ノード
をドライブする。このため、第３および第４の出力ドラ
イブトランジスタは、十分な論理振幅の信号に応答して
安定に動作しかつこれらの一方のみが導通しているため
消費電流を低減することができる。また、第１および第
２の出力ノードが第１ないし第４の出力ドライブトラン
ジスタにより、プッシュ／プル態様でドライブされるた
め、低消費電流かつ高速で出力負荷をドライブすること
ができる。また、電流制御手段により、第１または第２
の出力ドライブトランジスタが導通して第１または第２
の出力ノードが第１の論理レベルに駆動されても、導通
すべき出力ドライブトランジスタには小さな電流が流れ
るため、第１および第２の出力ドライブトランジスタが
ともに遮断状態となるのを防止でき、出力インピーダン
スが高くなるのを防止でき、応じて高速動作および安定
動作を保証することができる。
【００５８】請求項２０に係る電流切換型論理回路にあ
っては、入力信号に応答して第２の差動段が電流モード
で動作しているため、この第２の差動段は安定かつ低消
費電流で動作する。またこの第２の差動段は、第１およ
び第２の出力ドライブトランジスタ対とプッシュ／プル
類似態様で動作して第１および第２の内部出力ノードを
ドライブする。したがって、内部出力ノードを高速かつ
低消費電流で入力信号の論理に対応する論理レベルにド
ライブすることができる。また、第１および第２の内部
出力ノードに設けられるラッチ手段により、第２の差動
段の非活性時においても第１および第２の出力ドライブ
トランジスタのうち導通状態とすべき出力ドライブトラ
ンジスタには電流の流れを生じさせることができ、これ
ら第１および第２の出力ドライブトランジスタがともに
遮断状態となるのが防止することができ、安定に、入力
信号の論理レベルに応じた論理レベルの内部出力信号を
保持することができる。同様、第４の差動段は、この第
１および第２の内部出力ノードの相補論理信号に応答し
て電流モードで動作し、また第３および第４の出力ドラ
イブトランジスタ対とプッシュ／プル類似態様で動作し
て出力ノードをドライブする。したがって出力ノードを
高速かつ低消費電流でドライブすることができる。ま
た、第１および第２の出力ノードに設けられた第４のラ
ッチ手段により、第４の差動段の非活性時においても第
３および第４の出力ドライブトランジスタのうち導通状
態となる出力ドライブトランジスタには電流の流れを生
じさせることができ、安定に出力ノードの電圧レベルを
保持することができる。また、第３および第４の出力ド
ライブトランジスタがともに非導通状態となるのを防止
することができる。
っては、入力信号に応答して第２の差動段が電流モード
で動作しているため、この第２の差動段は安定かつ低消
費電流で動作する。またこの第２の差動段は、第１およ
び第２の出力ドライブトランジスタ対とプッシュ／プル
類似態様で動作して第１および第２の内部出力ノードを
ドライブする。したがって、内部出力ノードを高速かつ
低消費電流で入力信号の論理に対応する論理レベルにド
ライブすることができる。また、第１および第２の内部
出力ノードに設けられるラッチ手段により、第２の差動
段の非活性時においても第１および第２の出力ドライブ
トランジスタのうち導通状態とすべき出力ドライブトラ
ンジスタには電流の流れを生じさせることができ、これ
ら第１および第２の出力ドライブトランジスタがともに
遮断状態となるのが防止することができ、安定に、入力
信号の論理レベルに応じた論理レベルの内部出力信号を
保持することができる。同様、第４の差動段は、この第
１および第２の内部出力ノードの相補論理信号に応答し
て電流モードで動作し、また第３および第４の出力ドラ
イブトランジスタ対とプッシュ／プル類似態様で動作し
て出力ノードをドライブする。したがって出力ノードを
高速かつ低消費電流でドライブすることができる。ま
た、第１および第２の出力ノードに設けられた第４のラ
ッチ手段により、第４の差動段の非活性時においても第
３および第４の出力ドライブトランジスタのうち導通状
態となる出力ドライブトランジスタには電流の流れを生
じさせることができ、安定に出力ノードの電圧レベルを
保持することができる。また、第３および第４の出力ド
ライブトランジスタがともに非導通状態となるのを防止
することができる。
【００５９】
［実施例１］図１はこの発明の一実施例によるエミッタ
結合型論理回路１の構成を示す回路図である。図１を参
照して、このエミッタ結合型論理回路１は、第１および
第２の入力端子Ｖｉ１，Ｖｉ２、第１および第２の出力
端子Ｖｏ１，Ｖｏ２ならびに第１および第２の電源端子
Ｖｃｃ，Ｖｅｅを含む。第１および第２の入力端子Ｖｉ
１，Ｖｉ２には、それぞれ互いに相補な論理信号が入力
される。また、このエミッタ結合型論理回路１は、電流
切換回路１ａおよびエミッタフォロワ回路１ｂを含む。
結合型論理回路１の構成を示す回路図である。図１を参
照して、このエミッタ結合型論理回路１は、第１および
第２の入力端子Ｖｉ１，Ｖｉ２、第１および第２の出力
端子Ｖｏ１，Ｖｏ２ならびに第１および第２の電源端子
Ｖｃｃ，Ｖｅｅを含む。第１および第２の入力端子Ｖｉ
１，Ｖｉ２には、それぞれ互いに相補な論理信号が入力
される。また、このエミッタ結合型論理回路１は、電流
切換回路１ａおよびエミッタフォロワ回路１ｂを含む。
【００６０】電流切換回路１ａは、それぞれが第１およ
び第２の一方側導通ノードとしてのエミッタを持つ第１
および第２のマルチノードトランジスタとしてのＮＰＮ
マルチエミッタトランジスタＱ１，Ｑ２と、第１および
第２の抵抗Ｒ１，Ｒ２と、第１、第２および第３の電流
源Ｉ１，Ｉ２，Ｉ３を含む。第１および第２のマルチエ
ミッタトランジスタＱ１，Ｑ２は、それぞれのベース
（制御電極ノード）はそれぞれ第１および第２の入力端
子Ｖｉ１，Ｖｉ２に接続され、それぞれのコレクタ（他
方側導通ノード）はそれぞれ抵抗Ｒ１，Ｒ２を介して第
１の電源端子Ｖｃｃに接続される。また、第１および第
２のマルチエミッタトランジスタＱ１，Ｑ２の第１のエ
ミッタはそれぞれ第１および第２の電流源Ｉ１，Ｉ２を
介して第２の電源端子Ｖｅｅに接続され、それぞれの第
２のエミッタは共通接続されるとともに第３の電流源Ｉ
３を介して第２の電源端子Ｖｅｅに接続される。
び第２の一方側導通ノードとしてのエミッタを持つ第１
および第２のマルチノードトランジスタとしてのＮＰＮ
マルチエミッタトランジスタＱ１，Ｑ２と、第１および
第２の抵抗Ｒ１，Ｒ２と、第１、第２および第３の電流
源Ｉ１，Ｉ２，Ｉ３を含む。第１および第２のマルチエ
ミッタトランジスタＱ１，Ｑ２は、それぞれのベース
（制御電極ノード）はそれぞれ第１および第２の入力端
子Ｖｉ１，Ｖｉ２に接続され、それぞれのコレクタ（他
方側導通ノード）はそれぞれ抵抗Ｒ１，Ｒ２を介して第
１の電源端子Ｖｃｃに接続される。また、第１および第
２のマルチエミッタトランジスタＱ１，Ｑ２の第１のエ
ミッタはそれぞれ第１および第２の電流源Ｉ１，Ｉ２を
介して第２の電源端子Ｖｅｅに接続され、それぞれの第
２のエミッタは共通接続されるとともに第３の電流源Ｉ
３を介して第２の電源端子Ｖｅｅに接続される。
【００６１】また、エミッタフォロワ回路１ｂは、第１
および第２の出力ドライブトランジスタとしてのＮＰＮ
プルアップトランジスタＱ３，Ｑ４と、第１および第２
のＮＰＮプルダウントランジスタ（第３，第４の出力ド
ライブトランジスタ）Ｑ５，Ｑ６と、抵抗Ｒ３，Ｒ４を
含む。第１および第２のプルアップトランジスタＱ３，
Ｑ４は、それぞれのベースがそれぞれ第１および第２の
マルチエミッタトランジスタＱ１，Ｑ２のコレクタに接
続され、それぞれのコレクタがともに第１の電源端子Ｖ
ｃｃに接続され、それぞれのエミッタはそれぞれ第１お
よび第２の出力端子Ｖｏ１，Ｖｏ２に接続される。ま
た、第１および第２のプルダウントランジスタＱ５，Ｑ
６は、それぞれのベースがそれぞれ第１および第２のマ
ルチエミッタトランジスタの第１のエミッタに接続さ
れ、それぞれのコレクタがそれぞれ第１および第２の出
力端子Ｖｏ１，Ｖｏ２に接続され、それぞれのエミッタ
はそれぞれ抵抗Ｒ３，Ｒ４を介して第２の電源端子Ｖｅ
ｅに接続される。出力端子Ｖｏ１，Ｖｏ２には、配線容
量および次段ゲートの入力容量などの負荷容量ＣＬ１，
ＣＬ２が付随する。
および第２の出力ドライブトランジスタとしてのＮＰＮ
プルアップトランジスタＱ３，Ｑ４と、第１および第２
のＮＰＮプルダウントランジスタ（第３，第４の出力ド
ライブトランジスタ）Ｑ５，Ｑ６と、抵抗Ｒ３，Ｒ４を
含む。第１および第２のプルアップトランジスタＱ３，
Ｑ４は、それぞれのベースがそれぞれ第１および第２の
マルチエミッタトランジスタＱ１，Ｑ２のコレクタに接
続され、それぞれのコレクタがともに第１の電源端子Ｖ
ｃｃに接続され、それぞれのエミッタはそれぞれ第１お
よび第２の出力端子Ｖｏ１，Ｖｏ２に接続される。ま
た、第１および第２のプルダウントランジスタＱ５，Ｑ
６は、それぞれのベースがそれぞれ第１および第２のマ
ルチエミッタトランジスタの第１のエミッタに接続さ
れ、それぞれのコレクタがそれぞれ第１および第２の出
力端子Ｖｏ１，Ｖｏ２に接続され、それぞれのエミッタ
はそれぞれ抵抗Ｒ３，Ｒ４を介して第２の電源端子Ｖｅ
ｅに接続される。出力端子Ｖｏ１，Ｖｏ２には、配線容
量および次段ゲートの入力容量などの負荷容量ＣＬ１，
ＣＬ２が付随する。
【００６２】次に動作について説明する。入力端子Ｖｉ
１に入力される論理信号が低論理レベルから高論理レベ
ルに変化したとき、入力端子Ｖｉ２に入力される論理信
号が高論理レベルから低論理レベルに変化する。このと
きには、マルチエミッタトランジスタＱ１が導通状態に
なり、マルチエミッタトランジスタＱ２は遮断状態にな
る。電流源Ｉ３のスイッチング電流Ｉｓのほとんどは、
マルチエミッタトランジスタＱ１および抵抗Ｒ１を介し
て流れる。抵抗Ｒ１による電圧降下でプルアップトラン
ジスタＱ３のベース電位が下がり、プルアップトランジ
スタＱ３は遮断状態になる。また、プルダウントランジ
スタＱ５のベース電位は入力端子Ｖｉ１に与えられた論
理信号に従って上がるので、抵抗Ｒ３を流れるエミッタ
フォロワ電流Ｉｅ１は増加する。このため、出力端子Ｖ
ｏ１に接続された負荷容量ＣＬ１の電荷が急速に引抜か
れ、出力端子Ｖｏ１は高論理レベルから低論理レベルに
急速に変化する。
１に入力される論理信号が低論理レベルから高論理レベ
ルに変化したとき、入力端子Ｖｉ２に入力される論理信
号が高論理レベルから低論理レベルに変化する。このと
きには、マルチエミッタトランジスタＱ１が導通状態に
なり、マルチエミッタトランジスタＱ２は遮断状態にな
る。電流源Ｉ３のスイッチング電流Ｉｓのほとんどは、
マルチエミッタトランジスタＱ１および抵抗Ｒ１を介し
て流れる。抵抗Ｒ１による電圧降下でプルアップトラン
ジスタＱ３のベース電位が下がり、プルアップトランジ
スタＱ３は遮断状態になる。また、プルダウントランジ
スタＱ５のベース電位は入力端子Ｖｉ１に与えられた論
理信号に従って上がるので、抵抗Ｒ３を流れるエミッタ
フォロワ電流Ｉｅ１は増加する。このため、出力端子Ｖ
ｏ１に接続された負荷容量ＣＬ１の電荷が急速に引抜か
れ、出力端子Ｖｏ１は高論理レベルから低論理レベルに
急速に変化する。
【００６３】プルアップトランジスタＱ４は、抵抗Ｒ２
における電圧降下はほとんどないため（スイッチング電
流Ｉｓは電流Ｉｉ１，Ｉｉ２よりも十分大きい）、その
ベース電位はほぼ端子Ｖｃｃの電源電圧レベルとなり、
導通する。一方、プルダウントランジスタＱ６のベース
電位は入力端子Ｖｉ２に与えられた論理信号に追随して
下がるので、抵抗Ｒ４に流れるエミッタフォロワ電流Ｉ
ｅ２は減少し、プルアップトランジスタＱ４のエミッタ
電流はそのほとんどが負荷容量ＣＬ２の充電に使われ、
出力端子Ｖｏ２は急速に低論理レベルから高論理レベル
に変化する。
における電圧降下はほとんどないため（スイッチング電
流Ｉｓは電流Ｉｉ１，Ｉｉ２よりも十分大きい）、その
ベース電位はほぼ端子Ｖｃｃの電源電圧レベルとなり、
導通する。一方、プルダウントランジスタＱ６のベース
電位は入力端子Ｖｉ２に与えられた論理信号に追随して
下がるので、抵抗Ｒ４に流れるエミッタフォロワ電流Ｉ
ｅ２は減少し、プルアップトランジスタＱ４のエミッタ
電流はそのほとんどが負荷容量ＣＬ２の充電に使われ、
出力端子Ｖｏ２は急速に低論理レベルから高論理レベル
に変化する。
【００６４】入力端子Ｖｉ１に入力される論理信号が高
論理レベルから低論理レベルに変化したときは、上述の
説明においてトランジスタＱ３〜Ｑ６の動作を逆にして
考えればよい。
論理レベルから低論理レベルに変化したときは、上述の
説明においてトランジスタＱ３〜Ｑ６の動作を逆にして
考えればよい。
【００６５】以上のように、この実施例のエミッタ結合
型論理回路１においては、１つの出力端子に関して、出
力信号が低論理レベルから高論理レベルに変化するとき
エミッタフォロワ電流が減少し、出力信号が高論理レベ
ルから低論理レベルに変化するときエミッタフォロワ電
流が増加するため、負荷駆動能力の向上を図ることがで
きる。また、エミッタフォロワ電流を減少させることが
できるので、消費電力を削減することができる。
型論理回路１においては、１つの出力端子に関して、出
力信号が低論理レベルから高論理レベルに変化するとき
エミッタフォロワ電流が減少し、出力信号が高論理レベ
ルから低論理レベルに変化するときエミッタフォロワ電
流が増加するため、負荷駆動能力の向上を図ることがで
きる。また、エミッタフォロワ電流を減少させることが
できるので、消費電力を削減することができる。
【００６６】また、マルチエミッタトランジスタＱ１，
Ｑ２のエミッタフォロワ動作により入力論理信号がプル
ダウントランジスタＱ５，Ｑ６のベースに伝達されるた
め、トランジスタＱ５，Ｑ６はそれぞれのベース電圧振
幅は入力論理信号の振幅とほぼ等しくなり、プルダウン
トランジスタＱ５，Ｑ６が安定に動作する。したがっ
て、入力容量の増大を招くことなく回路の安定化を図る
ことができる。また、エミッタフォロワ電流の変化を大
きく取ることができるので、負荷駆動能力の向上および
消費電力の削減という効果を大きくすることができる。
Ｑ２のエミッタフォロワ動作により入力論理信号がプル
ダウントランジスタＱ５，Ｑ６のベースに伝達されるた
め、トランジスタＱ５，Ｑ６はそれぞれのベース電圧振
幅は入力論理信号の振幅とほぼ等しくなり、プルダウン
トランジスタＱ５，Ｑ６が安定に動作する。したがっ
て、入力容量の増大を招くことなく回路の安定化を図る
ことができる。また、エミッタフォロワ電流の変化を大
きく取ることができるので、負荷駆動能力の向上および
消費電力の削減という効果を大きくすることができる。
【００６７】また、回路はＮＰＮバイポーラトランジス
タと抵抗のみで構成可能であり、従来例のように容量結
合用の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１お
よびショットキダイオードＳＤ３１などの特殊な素子を
必要としないため、ウェハプロセスが複雑になって製造
コストが増加することがない。
タと抵抗のみで構成可能であり、従来例のように容量結
合用の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１お
よびショットキダイオードＳＤ３１などの特殊な素子を
必要としないため、ウェハプロセスが複雑になって製造
コストが増加することがない。
【００６８】また、相補出力信号が取れるという利点が
ある。プルダウントランジスタＱ５，Ｑ６のベースへは
入力論理信号がマルチエミッタトランジスタＱ１，Ｑ２
の第１のエミッタを介して信号が与えられるので応答が
早く、かつ基準電位Ｖｂｂ２が不要であるという効果も
ある。
ある。プルダウントランジスタＱ５，Ｑ６のベースへは
入力論理信号がマルチエミッタトランジスタＱ１，Ｑ２
の第１のエミッタを介して信号が与えられるので応答が
早く、かつ基準電位Ｖｂｂ２が不要であるという効果も
ある。
【００６９】また、マルチエミッタトランジスタＱ１，
Ｑ２を用いることによって入力論理信号を直接プルダウ
ントランジスタＱ５，Ｑ６のベースへ与える必要がな
く、入力容量の増加を抑えることができる。電流源Ｉ
１，Ｉ２の電流値は、プルダウントランジスタＱ５，Ｑ
６の入力容量（ベース容量）を駆動させるだけなのでス
イッチング電流Ｉｓやエミッタフォロワ電流Ｉｅ１，Ｉ
ｅ２と比較して十分小さく設定することができる。した
がって、これによる消費電力の増加は少ない。逆に、電
流源Ｉ１，Ｉ２により、トランジスタＱ１，Ｑ２にはそ
れぞれ電流Ｉｉ１，Ｉｉ２が流れるため、トランジスタ
Ｑ１，Ｑ２のコレクタ電圧の高論理レベルおよび低論理
レベルとも第１の電源端子Ｖｃｃの電圧からＲ１×Ｉｉ
１またはＲ２×Ｉｉ１だけ電圧降下する。トランジスタ
Ｑ３，Ｑ４はエミッタフォロワ態様で動作するため、出
力端子Ｖｏ１，Ｖｏ２の電圧レベルはトランジスタＱ
３，Ｑ４のベース電圧により決定される。したがって出
力端子Ｖｏ１，Ｖｏ２の出力信号の高論理レベル，低論
理レベルとも、同様、低下し、この図１の回路は、レベ
ルシフト回路としても使用できる。
Ｑ２を用いることによって入力論理信号を直接プルダウ
ントランジスタＱ５，Ｑ６のベースへ与える必要がな
く、入力容量の増加を抑えることができる。電流源Ｉ
１，Ｉ２の電流値は、プルダウントランジスタＱ５，Ｑ
６の入力容量（ベース容量）を駆動させるだけなのでス
イッチング電流Ｉｓやエミッタフォロワ電流Ｉｅ１，Ｉ
ｅ２と比較して十分小さく設定することができる。した
がって、これによる消費電力の増加は少ない。逆に、電
流源Ｉ１，Ｉ２により、トランジスタＱ１，Ｑ２にはそ
れぞれ電流Ｉｉ１，Ｉｉ２が流れるため、トランジスタ
Ｑ１，Ｑ２のコレクタ電圧の高論理レベルおよび低論理
レベルとも第１の電源端子Ｖｃｃの電圧からＲ１×Ｉｉ
１またはＲ２×Ｉｉ１だけ電圧降下する。トランジスタ
Ｑ３，Ｑ４はエミッタフォロワ態様で動作するため、出
力端子Ｖｏ１，Ｖｏ２の電圧レベルはトランジスタＱ
３，Ｑ４のベース電圧により決定される。したがって出
力端子Ｖｏ１，Ｖｏ２の出力信号の高論理レベル，低論
理レベルとも、同様、低下し、この図１の回路は、レベ
ルシフト回路としても使用できる。
【００７０】また、電流源Ｉ１，Ｉ２は単純に抵抗で構
成することができる。その場合、従来のエミッタ結合型
論理回路と比べて素子数が増加することがない。
成することができる。その場合、従来のエミッタ結合型
論理回路と比べて素子数が増加することがない。
【００７１】［実施例２］図２はこの発明の第２の実施
例によるエミッタ結合型論理回路２の構成を示す回路図
である。図２のエミッタ結合型論理回路２が、図１で示
したエミッタ結合型論理回路１と異なる点は、マルチエ
ミッタトランジスタＱ１，Ｑ２の第１のエミッタと第１
および第２の電流源Ｉ１，Ｉ２の間にそれぞれ第５およ
び第６の抵抗Ｒ５，Ｒ６が挿入されたことと、第１およ
び第２のプルダウントランジスタＱ５，Ｑ６のエミッタ
が直接第２の電源端子Ｖｅｅに接続されたことである。
例によるエミッタ結合型論理回路２の構成を示す回路図
である。図２のエミッタ結合型論理回路２が、図１で示
したエミッタ結合型論理回路１と異なる点は、マルチエ
ミッタトランジスタＱ１，Ｑ２の第１のエミッタと第１
および第２の電流源Ｉ１，Ｉ２の間にそれぞれ第５およ
び第６の抵抗Ｒ５，Ｒ６が挿入されたことと、第１およ
び第２のプルダウントランジスタＱ５，Ｑ６のエミッタ
が直接第２の電源端子Ｖｅｅに接続されたことである。
【００７２】このエミッタ結合型論理回路２の基本的な
動作は実施例１とほぼ同じなので省略し、相違点のみ述
べる。実施例１では、プルダウントランジスタＱ５，Ｑ
６のベースには入力端子Ｖｉ１，Ｖｉ２へ与えられた入
力電位からマルチエミッタトランジスタＱ１，Ｑ２のベ
ース・エミッタ間電圧だけ低下した電位が印加される。
動作は実施例１とほぼ同じなので省略し、相違点のみ述
べる。実施例１では、プルダウントランジスタＱ５，Ｑ
６のベースには入力端子Ｖｉ１，Ｖｉ２へ与えられた入
力電位からマルチエミッタトランジスタＱ１，Ｑ２のベ
ース・エミッタ間電圧だけ低下した電位が印加される。
【００７３】また、入力端子Ｖｉ１，Ｖｉ２と第２の電
源端子Ｖｅｅの電位差が大きいとき、すなわち図１の抵
抗Ｒ３，Ｒ４にかかる電圧が、プルダウントランジスタ
Ｑ５，Ｑ６のベース・エミッタ間電圧と比較して大きい
とき、入力端子Ｖｉ１，Ｖｉ２の電位の変化に対してエ
ミッタフォロワ電流Ｉｅ１，Ｉｅ２の変化はほぼ線形に
なる（エミッタフォロワ電流Ｉｅ１，Ｉｅ２がほぼ抵抗
Ｒ３，Ｒ４にかかる電圧により決定されるため）。
源端子Ｖｅｅの電位差が大きいとき、すなわち図１の抵
抗Ｒ３，Ｒ４にかかる電圧が、プルダウントランジスタ
Ｑ５，Ｑ６のベース・エミッタ間電圧と比較して大きい
とき、入力端子Ｖｉ１，Ｖｉ２の電位の変化に対してエ
ミッタフォロワ電流Ｉｅ１，Ｉｅ２の変化はほぼ線形に
なる（エミッタフォロワ電流Ｉｅ１，Ｉｅ２がほぼ抵抗
Ｒ３，Ｒ４にかかる電圧により決定されるため）。
【００７４】一方、この実施例２では、抵抗Ｒ５，Ｒ６
を挿入することでプルダウントランジスタＱ５，Ｑ６の
ベースに印加される電位を任意に設定でき、トランジス
タＱ５，Ｑ６の動作特性を自由に設定できる。また、エ
ミッタ抵抗Ｒ３，Ｒ４がないため、エミッタフォロワ電
流Ｉｅ１，Ｉｅ２が入力端子Ｖｉ１，Ｖｉ２の電位に対
して指数関数的に変化するため、高速動作および低消費
電流の効果が大きくなる。
を挿入することでプルダウントランジスタＱ５，Ｑ６の
ベースに印加される電位を任意に設定でき、トランジス
タＱ５，Ｑ６の動作特性を自由に設定できる。また、エ
ミッタ抵抗Ｒ３，Ｒ４がないため、エミッタフォロワ電
流Ｉｅ１，Ｉｅ２が入力端子Ｖｉ１，Ｖｉ２の電位に対
して指数関数的に変化するため、高速動作および低消費
電流の効果が大きくなる。
【００７５】なお、この実施例２においても電流源Ｉ
２，Ｉ３を単純に抵抗で構成してもよい。
２，Ｉ３を単純に抵抗で構成してもよい。
【００７６】［実施例３］図３はこの発明の第３の実施
例によるエミッタ結合型論理回路３の構成を示す回路図
である。このエミッタ結合型論理回路３は、図１で示し
た電流切換回路１ａと、エミッタフォロワ回路３ｂを含
む。このエミッタ結合型論理回路３が図１のエミッタ結
合型論理回路１と異なる点は、プルダウントランジスタ
Ｑ５，Ｑ６のエミッタが互いに共通接続されるとともに
第４の電流源Ｉ４を介して第２の電源端子Ｖｅｅに接続
されたことである。
例によるエミッタ結合型論理回路３の構成を示す回路図
である。このエミッタ結合型論理回路３は、図１で示し
た電流切換回路１ａと、エミッタフォロワ回路３ｂを含
む。このエミッタ結合型論理回路３が図１のエミッタ結
合型論理回路１と異なる点は、プルダウントランジスタ
Ｑ５，Ｑ６のエミッタが互いに共通接続されるとともに
第４の電流源Ｉ４を介して第２の電源端子Ｖｅｅに接続
されたことである。
【００７７】この図３に示すエミッタ結合型論理回路３
において、電流切換回路１ａの動作は、図１に示す電流
切換回路１ａのそれと同じである。エミッタフォロワ回
路３ｂにおいては、プルダウントランジスタＱ５および
Ｑ６がエミッタ結合型差動段を構成する。すなわち、入
力端子Ｖｉ１に高論理レベルの信号が与えられ、入力端
子Ｖｉ２に低論理レベルの信号が与えられたとき、プル
ダウントランジスタＱ５が導通状態、プルダウントラン
ジスタＱ６が遮断状態となる。プルアップトランジスタ
Ｑ３は、遮断状態にあり、出力端子Ｖｏ１は、プルダウ
ントランジスタＱ５および電流源Ｉ４を介して第２の電
源端子Ｖｅｅを流れるエミッタフォロワ電流により低論
理レベルへ駆動される。一方、プルアップトランジスタ
Ｑ４は導通状態にあり、プルダウントランジスタＱ６が
遮断状態にあるため、出力端子Ｖｏ２は、このプルアッ
プトランジスタＱ４により、第１の電源端子Ｖｃｃに与
えられた電圧レベルに対応すう高論理レベルに駆動され
る。高論理レベルへ駆動される出力端子においては、エ
ミッタフォロワ電流はほとんど流れず、低論理レベルへ
駆動される出力端子においては、エミッタフォロワ電流
が流れるため、上述の実施例１および２と同様の効果を
得ることができる。このプルダウントランジスタＱ５お
よびＱ６のエミッタを共通接続することにより、プルダ
ウントランジスタＱ５およびＱ６を高速で動作させるこ
とができる。
において、電流切換回路１ａの動作は、図１に示す電流
切換回路１ａのそれと同じである。エミッタフォロワ回
路３ｂにおいては、プルダウントランジスタＱ５および
Ｑ６がエミッタ結合型差動段を構成する。すなわち、入
力端子Ｖｉ１に高論理レベルの信号が与えられ、入力端
子Ｖｉ２に低論理レベルの信号が与えられたとき、プル
ダウントランジスタＱ５が導通状態、プルダウントラン
ジスタＱ６が遮断状態となる。プルアップトランジスタ
Ｑ３は、遮断状態にあり、出力端子Ｖｏ１は、プルダウ
ントランジスタＱ５および電流源Ｉ４を介して第２の電
源端子Ｖｅｅを流れるエミッタフォロワ電流により低論
理レベルへ駆動される。一方、プルアップトランジスタ
Ｑ４は導通状態にあり、プルダウントランジスタＱ６が
遮断状態にあるため、出力端子Ｖｏ２は、このプルアッ
プトランジスタＱ４により、第１の電源端子Ｖｃｃに与
えられた電圧レベルに対応すう高論理レベルに駆動され
る。高論理レベルへ駆動される出力端子においては、エ
ミッタフォロワ電流はほとんど流れず、低論理レベルへ
駆動される出力端子においては、エミッタフォロワ電流
が流れるため、上述の実施例１および２と同様の効果を
得ることができる。このプルダウントランジスタＱ５お
よびＱ６のエミッタを共通接続することにより、プルダ
ウントランジスタＱ５およびＱ６を高速で動作させるこ
とができる。
【００７８】また、プルダウントランジスタＱ５，Ｑ６
のエミッタを１つの電流源Ｉ４に共通接続したので、一
方のプルダウントランジスタのみにエミッタフォロワ電
流が流れるだけであり、エミッタフォロワ電流Ｉｅを半
減させることができ、また回路規模を低減できる。
のエミッタを１つの電流源Ｉ４に共通接続したので、一
方のプルダウントランジスタのみにエミッタフォロワ電
流が流れるだけであり、エミッタフォロワ電流Ｉｅを半
減させることができ、また回路規模を低減できる。
【００７９】［実施例４］図４はこの発明の第４の実施
例によるエミッタ結合型論理回路４の構成を示す回路図
である。図４を参照して、このエミッタ結合型論理回路
４は、第１および第２の入力端子Ｖｉ１，Ｖｉ２、基準
電位端子Ｖｂｂ１、第１および第２の出力端子Ｖｏ１，
Ｖｏ２、ならびに第１および第２の電源端子Ｖｃｃ，Ｖ
ｅｅを含む。基準電位端子Ｖｂｂ１には入力端子Ｖｉ
１，Ｖｉ２に入力される論理信号の論理のしきい値を与
える基準電位が印加される。また、このエミッタ結合型
論理回路４は、電流切換回路４ａと、図３で示したエミ
ッタフォロワ回路３ｂを含む。
例によるエミッタ結合型論理回路４の構成を示す回路図
である。図４を参照して、このエミッタ結合型論理回路
４は、第１および第２の入力端子Ｖｉ１，Ｖｉ２、基準
電位端子Ｖｂｂ１、第１および第２の出力端子Ｖｏ１，
Ｖｏ２、ならびに第１および第２の電源端子Ｖｃｃ，Ｖ
ｅｅを含む。基準電位端子Ｖｂｂ１には入力端子Ｖｉ
１，Ｖｉ２に入力される論理信号の論理のしきい値を与
える基準電位が印加される。また、このエミッタ結合型
論理回路４は、電流切換回路４ａと、図３で示したエミ
ッタフォロワ回路３ｂを含む。
【００８０】電流切換回路４ａは、入力トランジスタＱ
７，Ｑ１０、リファレンストランジスタＱ８，Ｑ９、抵
抗Ｒ７，Ｒ８および電流源Ｉ５，Ｉ６を含む。入力トラ
ンジスタＱ７，Ｑ１０は、それぞれのベースがそれぞれ
入力端子Ｖｉ１，Ｖｉ２に接続され、それぞれのコレク
タはともに第１の電源端子Ｖｃｃに接続され、それぞれ
のエミッタはそれぞれ電流源Ｉ５，Ｉ６を介して第２の
電源端子Ｖｅｅに接続される。また、リファレンストラ
ンジスタＱ８，Ｑ９、それぞれのベースは基準電位端子
Ｖｂｂ１に共通接続され、それぞれのコレクタはそれぞ
れ抵抗Ｒ７，Ｒ８を介して第１の電源端子Ｖｃｃに接続
され、それぞれのエミッタはそれぞれ入力トランジスタ
Ｑ７，Ｑ１０のエミッタに接続される。
７，Ｑ１０、リファレンストランジスタＱ８，Ｑ９、抵
抗Ｒ７，Ｒ８および電流源Ｉ５，Ｉ６を含む。入力トラ
ンジスタＱ７，Ｑ１０は、それぞれのベースがそれぞれ
入力端子Ｖｉ１，Ｖｉ２に接続され、それぞれのコレク
タはともに第１の電源端子Ｖｃｃに接続され、それぞれ
のエミッタはそれぞれ電流源Ｉ５，Ｉ６を介して第２の
電源端子Ｖｅｅに接続される。また、リファレンストラ
ンジスタＱ８，Ｑ９、それぞれのベースは基準電位端子
Ｖｂｂ１に共通接続され、それぞれのコレクタはそれぞ
れ抵抗Ｒ７，Ｒ８を介して第１の電源端子Ｖｃｃに接続
され、それぞれのエミッタはそれぞれ入力トランジスタ
Ｑ７，Ｑ１０のエミッタに接続される。
【００８１】リファレンストランジスタＱ８のコレクタ
は、プルアップトランジスタＱ４のベースに接続され、
またリファレンストランジスタＱ９のコレクタはプルア
ップトランジスタＱ３のベースに接続される。
は、プルアップトランジスタＱ４のベースに接続され、
またリファレンストランジスタＱ９のコレクタはプルア
ップトランジスタＱ３のベースに接続される。
【００８２】次に動作について説明する。入力端子Ｖｉ
１に入力される論理信号が低論理レベルから高論理レベ
ルに変化し、入力端子Ｖｉ２に入力される論理信号が高
論理レベルから低論理レベルに変化したとき、トランジ
スタＱ７，Ｑ９が導通状態になり、トランジスタＱ８，
Ｑ１０は遮断状態になる。電流源Ｉ５，Ｉ６のスイッチ
ング電流ＩｓのほとんどはそれぞれトランジスタＱ７，
Ｑ９を流れる。抵抗Ｒ８における電圧降下でプルアップ
トランジスタＱ３のベース電位が下がりプルアップトラ
ンジスタＱ３は遮断状態になり、逆にプルアップトラン
ジスタＱ４のベース電位は上昇し、プルアップトランジ
スタＱ４は導通状態になる。
１に入力される論理信号が低論理レベルから高論理レベ
ルに変化し、入力端子Ｖｉ２に入力される論理信号が高
論理レベルから低論理レベルに変化したとき、トランジ
スタＱ７，Ｑ９が導通状態になり、トランジスタＱ８，
Ｑ１０は遮断状態になる。電流源Ｉ５，Ｉ６のスイッチ
ング電流ＩｓのほとんどはそれぞれトランジスタＱ７，
Ｑ９を流れる。抵抗Ｒ８における電圧降下でプルアップ
トランジスタＱ３のベース電位が下がりプルアップトラ
ンジスタＱ３は遮断状態になり、逆にプルアップトラン
ジスタＱ４のベース電位は上昇し、プルアップトランジ
スタＱ４は導通状態になる。
【００８３】一方、プルダウントランジスタＱ５のベー
ス電位は入力端子Ｖｉ１に与えられた信号に従って上が
り、プルダウントランジスタＱ６のベース電位は、入力
端子Ｖｉ２に与えられた低論理レベルの信号によりＶｂ
ｂ１−ＶＢＥレベルにまで下がるので、電流源Ｉ４によ
るエミッタフォロワ電流Ｉｅはそのほとんどがプルダウ
ントランジスタＱ５を流れる。ここで、ＶＢＥはトラン
ジスタＱ９のベース・エミッタ間電圧を示す。このた
め、出力端子Ｖｏ１に接続された負荷容量ＣＬ１（図示
せず）の電荷が急速に引抜かれ、出力端子Ｖｏ１は高論
理レベルから低論理レベルに急速に変化する。プルアッ
プトランジスタＱ４のエミッタ電流はそのほとんどが負
荷容量ＣＬ２（図示せず）の充電に使われるので、出力
端子Ｖｏ２は急速に低論理レベルから高論理レベルに変
化する。
ス電位は入力端子Ｖｉ１に与えられた信号に従って上が
り、プルダウントランジスタＱ６のベース電位は、入力
端子Ｖｉ２に与えられた低論理レベルの信号によりＶｂ
ｂ１−ＶＢＥレベルにまで下がるので、電流源Ｉ４によ
るエミッタフォロワ電流Ｉｅはそのほとんどがプルダウ
ントランジスタＱ５を流れる。ここで、ＶＢＥはトラン
ジスタＱ９のベース・エミッタ間電圧を示す。このた
め、出力端子Ｖｏ１に接続された負荷容量ＣＬ１（図示
せず）の電荷が急速に引抜かれ、出力端子Ｖｏ１は高論
理レベルから低論理レベルに急速に変化する。プルアッ
プトランジスタＱ４のエミッタ電流はそのほとんどが負
荷容量ＣＬ２（図示せず）の充電に使われるので、出力
端子Ｖｏ２は急速に低論理レベルから高論理レベルに変
化する。
【００８４】入力端子Ｖｉ１に入力される論理信号が高
論理レベルから低論理レベルに変化したときは、入力端
子Ｖｉ１と入力端子Ｖｉ２に与えられる論理信号の論理
が上で説明したものと逆であり、同様に考えればよい。
論理レベルから低論理レベルに変化したときは、入力端
子Ｖｉ１と入力端子Ｖｉ２に与えられる論理信号の論理
が上で説明したものと逆であり、同様に考えればよい。
【００８５】この実施例４においては、プルダウントラ
ンジスタＱ５，Ｑ６のエミッタを１つの電流源Ｉ４に共
通接続してエミッタフォロワ電流Ｉｅを半減させるとと
もに、１つの出力端子について出力信号が低論理レベル
から高論理レベルに変化するときエミッタフォロワ電流
Ｉｅをカットし、高論理レベルから低論理レベルに変化
したときエミッタフォロワ電流Ｉｅを流すようにしたの
で、負荷駆動能力が向上し、また、常時流す場合と比べ
てエミッタフォロワ電流Ｉｅを小さくすることができ、
消費電力を削減することができるという効果がある。
ンジスタＱ５，Ｑ６のエミッタを１つの電流源Ｉ４に共
通接続してエミッタフォロワ電流Ｉｅを半減させるとと
もに、１つの出力端子について出力信号が低論理レベル
から高論理レベルに変化するときエミッタフォロワ電流
Ｉｅをカットし、高論理レベルから低論理レベルに変化
したときエミッタフォロワ電流Ｉｅを流すようにしたの
で、負荷駆動能力が向上し、また、常時流す場合と比べ
てエミッタフォロワ電流Ｉｅを小さくすることができ、
消費電力を削減することができるという効果がある。
【００８６】図１ないし図３のエミッタ結合型論理回路
１〜３に比べスイッチング電流Ｉｓが２倍必要となるた
め、この部分での消費電力は増加するが、通常、スイッ
チング電流Ｉｓはエミッタフォロワ電流Ｉｅと同じかあ
るいはそれより小さく設定するので全体では消費電力は
従来装置よりも小さくなる。
１〜３に比べスイッチング電流Ｉｓが２倍必要となるた
め、この部分での消費電力は増加するが、通常、スイッ
チング電流Ｉｓはエミッタフォロワ電流Ｉｅと同じかあ
るいはそれより小さく設定するので全体では消費電力は
従来装置よりも小さくなる。
【００８７】また、相補論理入力信号をそれぞれ独立し
た差動増幅器に与えることによって、相補論理の信号を
生成してエミッタフォロワ電流Ｉｅを制御できるという
利点を有する。プルダウントランジスタＱ５，Ｑ６のベ
ースは入力トランジスタＱ７，Ｑ１０のエミッタから信
号を受け、かつエミッタ結合論理を構成するため応答速
度が速い。
た差動増幅器に与えることによって、相補論理の信号を
生成してエミッタフォロワ電流Ｉｅを制御できるという
利点を有する。プルダウントランジスタＱ５，Ｑ６のベ
ースは入力トランジスタＱ７，Ｑ１０のエミッタから信
号を受け、かつエミッタ結合論理を構成するため応答速
度が速い。
【００８８】また、入力相補論理信号の各々はトランジ
スタ１つのみを駆動するので入力容量が小さい。抵抗Ｒ
７，Ｒ８は基準電位Ｖｂｂ１がベースに印加されたリフ
ァレンストランジスタＱ８，Ｑ９のコレクタに接続され
てプルアップトランジスタＱ４，Ｑ３のベース電位を与
えており、トランジスタＱ８，Ｑ９のベース・コレクタ
間の寄生容量のミラー効果がなく、回路が高速に動作す
るという効果がある。
スタ１つのみを駆動するので入力容量が小さい。抵抗Ｒ
７，Ｒ８は基準電位Ｖｂｂ１がベースに印加されたリフ
ァレンストランジスタＱ８，Ｑ９のコレクタに接続され
てプルアップトランジスタＱ４，Ｑ３のベース電位を与
えており、トランジスタＱ８，Ｑ９のベース・コレクタ
間の寄生容量のミラー効果がなく、回路が高速に動作す
るという効果がある。
【００８９】また、回路はＮＰＮトランジスタと抵抗の
みで構成可能であり、従来例のように容量結合用の容量
素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およびショ
ットキダイオードＳＤ３１などの特殊な素子を必要とし
ないため、ウェハプロセスが複雑になって製造コストが
増加することがない。また、相補出力信号が取れるとい
う利点がある。
みで構成可能であり、従来例のように容量結合用の容量
素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およびショ
ットキダイオードＳＤ３１などの特殊な素子を必要とし
ないため、ウェハプロセスが複雑になって製造コストが
増加することがない。また、相補出力信号が取れるとい
う利点がある。
【００９０】［実施例５］図５はこの発明の第５の実施
例によるエミッタ結合型論理回路５の構成を示す回路図
である。図５を参照して、このエミッタ結合型論理回路
５は、図４で示した電流切換回路４ａと、エミッタフォ
ロワ回路５ｂを含む。エミッタフォロワ回路５ｂは、図
３および図４で示したエミッタフォロワ回路３ｂに加え
て、出力端子Ｖｏ１，Ｖｏ２と第２の電源端子Ｖｅｅの
間にそれぞれ接続される電流源Ｉ７，Ｉ８を備える。
例によるエミッタ結合型論理回路５の構成を示す回路図
である。図５を参照して、このエミッタ結合型論理回路
５は、図４で示した電流切換回路４ａと、エミッタフォ
ロワ回路５ｂを含む。エミッタフォロワ回路５ｂは、図
３および図４で示したエミッタフォロワ回路３ｂに加え
て、出力端子Ｖｏ１，Ｖｏ２と第２の電源端子Ｖｅｅの
間にそれぞれ接続される電流源Ｉ７，Ｉ８を備える。
【００９１】エミッタフォロワ回路３ｂにおいては、出
力端子Ｖｏ１またはＶｏ２が高論理レベルのとき、プル
ダウントランジスタＱ５またはＱ６が遮断状態になる。
したがって、負荷容量の充電が完了したときに、プルア
ップトランジスタＱ３またはＱ４にはほとんど電流が流
れなくなるので、出力インピーダンスが極めて高くなり
出力が不安定になる可能性がある。この問題を解決する
ために新たに電流源Ｉ７，Ｉ８を付加して、導通状態と
なるプルアップトランジスタに常時電流を流す。電流源
Ｉ７，Ｉ８を流れる電流Ｉｂ１，Ｉｂ２は、消費電力の
増加を抑えるために、プルアップトランジスタＱ３，Ｑ
４が導通状態を保つ最低限の電流に設定される。図５の
回路５の動作自体は図４の回路４のそれと同じである。
力端子Ｖｏ１またはＶｏ２が高論理レベルのとき、プル
ダウントランジスタＱ５またはＱ６が遮断状態になる。
したがって、負荷容量の充電が完了したときに、プルア
ップトランジスタＱ３またはＱ４にはほとんど電流が流
れなくなるので、出力インピーダンスが極めて高くなり
出力が不安定になる可能性がある。この問題を解決する
ために新たに電流源Ｉ７，Ｉ８を付加して、導通状態と
なるプルアップトランジスタに常時電流を流す。電流源
Ｉ７，Ｉ８を流れる電流Ｉｂ１，Ｉｂ２は、消費電力の
増加を抑えるために、プルアップトランジスタＱ３，Ｑ
４が導通状態を保つ最低限の電流に設定される。図５の
回路５の動作自体は図４の回路４のそれと同じである。
【００９２】［実施例６］図６はこの発明の第６の実施
例によるエミッタ結合型論理回路６の構成を示す回路図
である。図６を参照して、このエミッタ結合型論理回路
６は、図４および図５で示した電流切換回路４ａと、エ
ミッタフォロワ回路６ｂを含む。エミッタフォロワ回路
６ｂは、図３および図４で示したエミッタフォロワ回路
３ｂに安定化トランジスタＱ１１，Ｑ１２および電流源
Ｉ９を付加した構成を備える。安定化トランジスタＱ１
１は、そのベースはプルダウントランジスタＱ６のベー
スに接続され、そのコレクタは出力端子Ｖｏ１に接続さ
れ、そのエミッタは電流源Ｉ９を介して第２の電源端子
Ｖｅｅに接続される。また、安定化トランジスタＱ１２
は、そのベースはプルダウントランジスタＱ５のベース
に接続され、そのコレクタは出力端子Ｖｏ２に接続さ
れ、そのエミッタは安定化トランジスタＱ１１のエミッ
タに接続される。
例によるエミッタ結合型論理回路６の構成を示す回路図
である。図６を参照して、このエミッタ結合型論理回路
６は、図４および図５で示した電流切換回路４ａと、エ
ミッタフォロワ回路６ｂを含む。エミッタフォロワ回路
６ｂは、図３および図４で示したエミッタフォロワ回路
３ｂに安定化トランジスタＱ１１，Ｑ１２および電流源
Ｉ９を付加した構成を備える。安定化トランジスタＱ１
１は、そのベースはプルダウントランジスタＱ６のベー
スに接続され、そのコレクタは出力端子Ｖｏ１に接続さ
れ、そのエミッタは電流源Ｉ９を介して第２の電源端子
Ｖｅｅに接続される。また、安定化トランジスタＱ１２
は、そのベースはプルダウントランジスタＱ５のベース
に接続され、そのコレクタは出力端子Ｖｏ２に接続さ
れ、そのエミッタは安定化トランジスタＱ１１のエミッ
タに接続される。
【００９３】リファレンストランジスタＱ８，Ｑ９の各
コレクタおよび各エミッタからの出力に応じて、トラン
ジスタＱ４，Ｑ５が導通状態となり、かつトランジスタ
Ｑ３，Ｑ６が遮断状態となったとき、安定化トランジス
タＱ１２が導通状態となり、安定化トランジスタＱ１１
が遮断状態となる。出力端子Ｖｏ２の負荷容量が第１の
電源端子Ｖｃｃの電圧レベル（Ｖｃｃ−ＶＢＥ）にまで
充電された後においても、プルアップトランジスタＱ４
には安定化トランジスタＱ１２を介して電流源Ｉ９の電
流Ｉｂが流れ、プルアップトランジスタＱ４の動作が不
安定になるのが防止される。逆に、トランジスタＱ３，
Ｑ６が導通状態になりトランジスタＱ４，Ｑ５が遮断状
態になったときは、プルアップトランジスタＱ３には、
常時、安定化トランジスタＱ１１を介して電流Ｉｂが流
れ、プルアップトランジスタＱ３の動作が不安定になる
のが防止される。
コレクタおよび各エミッタからの出力に応じて、トラン
ジスタＱ４，Ｑ５が導通状態となり、かつトランジスタ
Ｑ３，Ｑ６が遮断状態となったとき、安定化トランジス
タＱ１２が導通状態となり、安定化トランジスタＱ１１
が遮断状態となる。出力端子Ｖｏ２の負荷容量が第１の
電源端子Ｖｃｃの電圧レベル（Ｖｃｃ−ＶＢＥ）にまで
充電された後においても、プルアップトランジスタＱ４
には安定化トランジスタＱ１２を介して電流源Ｉ９の電
流Ｉｂが流れ、プルアップトランジスタＱ４の動作が不
安定になるのが防止される。逆に、トランジスタＱ３，
Ｑ６が導通状態になりトランジスタＱ４，Ｑ５が遮断状
態になったときは、プルアップトランジスタＱ３には、
常時、安定化トランジスタＱ１１を介して電流Ｉｂが流
れ、プルアップトランジスタＱ３の動作が不安定になる
のが防止される。
【００９４】この実施例６においては、導通状態にある
プルアップトランジスタＱ３またはＱ４には常にエミッ
タフォロワ電流Ｉｅ１またはバイアス電流Ｉｂが流れて
いるため、負荷容量の充電が完了したときプルアップト
ランジスタＱ３またはＱ４にほとんど電流が流れず出力
インピーダンスが極めて高くなり出力が不安定になると
いうことがない。バイアス電流Ｉｂの値が極めて小さく
設定できるので消費電力の増加は少ない。
プルアップトランジスタＱ３またはＱ４には常にエミッ
タフォロワ電流Ｉｅ１またはバイアス電流Ｉｂが流れて
いるため、負荷容量の充電が完了したときプルアップト
ランジスタＱ３またはＱ４にほとんど電流が流れず出力
インピーダンスが極めて高くなり出力が不安定になると
いうことがない。バイアス電流Ｉｂの値が極めて小さく
設定できるので消費電力の増加は少ない。
【００９５】［実施例７］図７はこの発明の第７の実施
例によるエミッタ結合型論理回路７の構成を示す回路図
である。図７を参照して、このエミッタ結合型論理回路
７は、第１および第２の入力端子Ｖｉ１，Ｖｉ２、第１
および第２の出力端子Ｖｏ１，Ｖｏ２、ならびに第１お
よび第２の電源端子Ｖｃｃ，Ｖｅｅを含む。また、この
エミッタ結合型論理回路７は、電流切換回路７ａおよび
エミッタフォロワ回路７ｂを含む。
例によるエミッタ結合型論理回路７の構成を示す回路図
である。図７を参照して、このエミッタ結合型論理回路
７は、第１および第２の入力端子Ｖｉ１，Ｖｉ２、第１
および第２の出力端子Ｖｏ１，Ｖｏ２、ならびに第１お
よび第２の電源端子Ｖｃｃ，Ｖｅｅを含む。また、この
エミッタ結合型論理回路７は、電流切換回路７ａおよび
エミッタフォロワ回路７ｂを含む。
【００９６】電流切換回路７ａは、入力トランジスタＱ
１３，Ｑ１４、抵抗Ｒ９，Ｒ１０および電流源Ｉ１０を
含む。入力トランジスタＱ１３，Ｑ１４、それらのベー
スはそれぞれ入力端子Ｖｉ１，Ｖｉ２に接続され、それ
らのコレクタはそれぞれ抵抗Ｒ９，Ｒ１０を介して第１
の電源端子Ｖｃｃに接続され、それらのエミッタは互い
に共通接続されるとともに電流源Ｉ１０を介して第２の
電源端子Ｖｅｅに接続される。
１３，Ｑ１４、抵抗Ｒ９，Ｒ１０および電流源Ｉ１０を
含む。入力トランジスタＱ１３，Ｑ１４、それらのベー
スはそれぞれ入力端子Ｖｉ１，Ｖｉ２に接続され、それ
らのコレクタはそれぞれ抵抗Ｒ９，Ｒ１０を介して第１
の電源端子Ｖｃｃに接続され、それらのエミッタは互い
に共通接続されるとともに電流源Ｉ１０を介して第２の
電源端子Ｖｅｅに接続される。
【００９７】エミッタフォロワ回路７ｂは、マルチエミ
ッタトランジスタＱ１５，Ｑ１６、プルダウントランジ
スタＱ１７，Ｑ１８および抵抗Ｒ１１〜Ｒ１６を含む。
マルチエミッタトランジスタＱ１５は、そのベースは入
力トランジスタＱ１３のコレクタに接続され、そのコレ
クタは第１の電源端子Ｖｃｃに接続され、その第１のエ
ミッタは分圧抵抗Ｒ１１，Ｒ１２を介して第２の電源端
子Ｖｅｅに接続され、その第２のエミッタは出力端子Ｖ
ｏ１に接続される。マルチエミッタトランジスタＱ１６
は、そのベースは入力トランジスタＱ１４のコレクタに
接続され、そのコレクタは第１の電源端子Ｖｃｃに接続
され、分圧抵抗Ｒ１３，Ｒ１４を介して第２の電源端子
Ｖｅｅに接続され、その第２のエミッタは出力端子Ｖｏ
２に接続される。プルダウントランジスタＱ１７は、そ
のベースは分圧抵抗Ｒ１３と分圧抵抗Ｒ１４の接続点に
接続され、そのコレクタは出力端子Ｖｏ１に接続され、
そのエミッタは抵抗Ｒ１５を介して第２の電源端子Ｖｅ
ｅに接続される。プルダウントランジスタＱ１８のベー
スは分圧抵抗Ｒ１１およびＲ１２の接続点に接続され、
そのコレクタは出力端子Ｖｏ２に接続され、そのエミッ
タは抵抗Ｒ１６を介して第２の電源端子Ｖｅｅに接続さ
れる。
ッタトランジスタＱ１５，Ｑ１６、プルダウントランジ
スタＱ１７，Ｑ１８および抵抗Ｒ１１〜Ｒ１６を含む。
マルチエミッタトランジスタＱ１５は、そのベースは入
力トランジスタＱ１３のコレクタに接続され、そのコレ
クタは第１の電源端子Ｖｃｃに接続され、その第１のエ
ミッタは分圧抵抗Ｒ１１，Ｒ１２を介して第２の電源端
子Ｖｅｅに接続され、その第２のエミッタは出力端子Ｖ
ｏ１に接続される。マルチエミッタトランジスタＱ１６
は、そのベースは入力トランジスタＱ１４のコレクタに
接続され、そのコレクタは第１の電源端子Ｖｃｃに接続
され、分圧抵抗Ｒ１３，Ｒ１４を介して第２の電源端子
Ｖｅｅに接続され、その第２のエミッタは出力端子Ｖｏ
２に接続される。プルダウントランジスタＱ１７は、そ
のベースは分圧抵抗Ｒ１３と分圧抵抗Ｒ１４の接続点に
接続され、そのコレクタは出力端子Ｖｏ１に接続され、
そのエミッタは抵抗Ｒ１５を介して第２の電源端子Ｖｅ
ｅに接続される。プルダウントランジスタＱ１８のベー
スは分圧抵抗Ｒ１１およびＲ１２の接続点に接続され、
そのコレクタは出力端子Ｖｏ２に接続され、そのエミッ
タは抵抗Ｒ１６を介して第２の電源端子Ｖｅｅに接続さ
れる。
【００９８】次に動作について説明する。入力端子Ｖｉ
１に入力される論理信号が低論理レベルから高論理レベ
ルに変化し、入力端子Ｖｉ２に入力される論理信号が高
論理レベルから低論理レベルに変化したとき、入力トラ
ンジスタＱ１３が導通状態になり、入力トランジスタＱ
１４が遮断状態になる。電流源Ｉ１０のスイッチング電
流Ｉｓのほとんどは入力トランジスタＱ１３を流れ、抵
抗Ｒ９による電圧降下でマルチエミッタトランジスタＱ
１５のベース電位が下がり、マルチエミッタトランジス
タＱ１５は遮断状態になる。一方、マルチエミッタトラ
ンジスタＱ１６は、そのベース電位が上昇し導通状態に
なる。
１に入力される論理信号が低論理レベルから高論理レベ
ルに変化し、入力端子Ｖｉ２に入力される論理信号が高
論理レベルから低論理レベルに変化したとき、入力トラ
ンジスタＱ１３が導通状態になり、入力トランジスタＱ
１４が遮断状態になる。電流源Ｉ１０のスイッチング電
流Ｉｓのほとんどは入力トランジスタＱ１３を流れ、抵
抗Ｒ９による電圧降下でマルチエミッタトランジスタＱ
１５のベース電位が下がり、マルチエミッタトランジス
タＱ１５は遮断状態になる。一方、マルチエミッタトラ
ンジスタＱ１６は、そのベース電位が上昇し導通状態に
なる。
【００９９】プルダウントランジスタＱ１７のベースに
は、分圧抵抗Ｒ１３およびＲ１４の抵抗比およびマルチ
エミッタトランジスタＱ１６の第１のエミッタ電位と第
２の電源端子Ｖｃｃの電位の差で決められた電位が与え
られる。マルチエミッタトランジスタＱ１６のエミッタ
電位は上昇するので、プルダウントランジスタＱ１７の
ベース電位も上昇し、抵抗Ｒ１５を流れるエミッタフォ
ロワ電流Ｉｅ１が増加し、出力端子Ｖｏ１の電位を急速
に立下げる。同様に、プルダウントランジスタＱ１８の
ベース電位は下降するので抵抗Ｒ１６を流れるエミッタ
フォロワ電流Ｉｅ４は減少する。マルチエミッタトラン
ジスタＱ１６のエミッタ電流のそのほとんどは出力端子
Ｖｏ２に付随する負荷容量の充電に使われるので、出力
端子Ｖｏ２は急速に低論理レベルから高論理レベルに変
化する。
は、分圧抵抗Ｒ１３およびＲ１４の抵抗比およびマルチ
エミッタトランジスタＱ１６の第１のエミッタ電位と第
２の電源端子Ｖｃｃの電位の差で決められた電位が与え
られる。マルチエミッタトランジスタＱ１６のエミッタ
電位は上昇するので、プルダウントランジスタＱ１７の
ベース電位も上昇し、抵抗Ｒ１５を流れるエミッタフォ
ロワ電流Ｉｅ１が増加し、出力端子Ｖｏ１の電位を急速
に立下げる。同様に、プルダウントランジスタＱ１８の
ベース電位は下降するので抵抗Ｒ１６を流れるエミッタ
フォロワ電流Ｉｅ４は減少する。マルチエミッタトラン
ジスタＱ１６のエミッタ電流のそのほとんどは出力端子
Ｖｏ２に付随する負荷容量の充電に使われるので、出力
端子Ｖｏ２は急速に低論理レベルから高論理レベルに変
化する。
【０１００】入力端子Ｖｉ１に入力される論理信号が高
論理レベルから低論理レベルに変化したときは、入力端
子Ｖｉ１と入力端子Ｖｉ２に与えられる相補論理信号の
論理を逆にして同様に考えればよい。
論理レベルから低論理レベルに変化したときは、入力端
子Ｖｉ１と入力端子Ｖｉ２に与えられる相補論理信号の
論理を逆にして同様に考えればよい。
【０１０１】この実施例７においては、１つの出力端子
について出力信号が低論理レベルから高論理レベルに変
化したときエミッタフォロワ電流を減少させ、出力信号
が高論理レベルから低論理レベルに変化したときエミッ
タフォロワ電流を増加させるので、負荷駆動能力が向上
し、また全体としてのエミッタフォロワ電流を小さくす
ることができるので、消費電力を削減することができる
という効果がある。ここで、分圧抵抗Ｒ１１，Ｒ１２を
流れる電流Ｉｅ３と分圧抵抗Ｒ１３，Ｒ１４を流れる電
流Ｉｅ２は、それぞれプルダウントランジスタＱ１８，
Ｑ１７を駆動させるのに必要な最小値に設定される。
について出力信号が低論理レベルから高論理レベルに変
化したときエミッタフォロワ電流を減少させ、出力信号
が高論理レベルから低論理レベルに変化したときエミッ
タフォロワ電流を増加させるので、負荷駆動能力が向上
し、また全体としてのエミッタフォロワ電流を小さくす
ることができるので、消費電力を削減することができる
という効果がある。ここで、分圧抵抗Ｒ１１，Ｒ１２を
流れる電流Ｉｅ３と分圧抵抗Ｒ１３，Ｒ１４を流れる電
流Ｉｅ２は、それぞれプルダウントランジスタＱ１８，
Ｑ１７を駆動させるのに必要な最小値に設定される。
【０１０２】また、回路はすべてＮＰＮトランジスタと
抵抗のみで構成可能であり、従来例のように容量結合用
の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およ
びショットキダイオードＳＤ３１などの特殊な素子を必
要としないため、ウェハプロセスが複雑になって製造コ
ストが増加することがない。また、相補出力信号が取れ
るという利点がある。
抵抗のみで構成可能であり、従来例のように容量結合用
の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およ
びショットキダイオードＳＤ３１などの特殊な素子を必
要としないため、ウェハプロセスが複雑になって製造コ
ストが増加することがない。また、相補出力信号が取れ
るという利点がある。
【０１０３】なお、抵抗Ｒ１１およびＲ１３はそれぞれ
プルダウントランジスタＱ１８，Ｑ１７が飽和して応答
速度が遅くなるのを防ぐためのレベルシフトの働きをす
るが、図８に示すように、抵抗Ｒ１１，Ｒ１３をそれぞ
れダイオードＤ１，Ｄ２に置換えても同様の効果を奏す
る。図８に示す構成では、ダイオードＤ１，Ｄ２はＰＮ
ダイオードで構成され、回路構成要素であるバイポーラ
トランジスタと同一製造プロセスで作成することができ
る。
プルダウントランジスタＱ１８，Ｑ１７が飽和して応答
速度が遅くなるのを防ぐためのレベルシフトの働きをす
るが、図８に示すように、抵抗Ｒ１１，Ｒ１３をそれぞ
れダイオードＤ１，Ｄ２に置換えても同様の効果を奏す
る。図８に示す構成では、ダイオードＤ１，Ｄ２はＰＮ
ダイオードで構成され、回路構成要素であるバイポーラ
トランジスタと同一製造プロセスで作成することができ
る。
【０１０４】［実施例８］図９はこの発明の第８の実施
例によるラッチ回路９の構成を示す回路図である。図９
を参照して、このラッチ回路９は、データ入力端子Ｖｉ
１，Ｖｉ２、クロック入力端子Ｃ１，Ｃ２、出力端子Ｖ
ｏ１，Ｖｏ２、第１および第２の電源端子Ｖｃｃ，Ｖｅ
ｅを含む。データ入力端子Ｖｉ１，Ｖｉ２には、互いに
相補なデータ信号が入力される。クロック入力端子Ｃ
１，Ｃ２には、互いに相補なクロック信号が入力され
る。
例によるラッチ回路９の構成を示す回路図である。図９
を参照して、このラッチ回路９は、データ入力端子Ｖｉ
１，Ｖｉ２、クロック入力端子Ｃ１，Ｃ２、出力端子Ｖ
ｏ１，Ｖｏ２、第１および第２の電源端子Ｖｃｃ，Ｖｅ
ｅを含む。データ入力端子Ｖｉ１，Ｖｉ２には、互いに
相補なデータ信号が入力される。クロック入力端子Ｃ
１，Ｃ２には、互いに相補なクロック信号が入力され
る。
【０１０５】また、このラッチ回路９は、図７で示した
エミッタフォロワ回路７ｂと、トランジスタＱ１９〜Ｑ
２４と、抵抗Ｒ１７，Ｒ１８と、電流源Ｉ１１を含む。
トランジスタＱ１９，Ｑ２０はデータ書込回路を構成
し、トランジスタＱ２１，Ｑ２２はデータ保持回路を構
成する。
エミッタフォロワ回路７ｂと、トランジスタＱ１９〜Ｑ
２４と、抵抗Ｒ１７，Ｒ１８と、電流源Ｉ１１を含む。
トランジスタＱ１９，Ｑ２０はデータ書込回路を構成
し、トランジスタＱ２１，Ｑ２２はデータ保持回路を構
成する。
【０１０６】トランジスタＱ１９，Ｑ２０は、それらの
ベースはそれぞれデータ入力端子Ｖｉ１，Ｖｉ２に接続
され、それらのコレクタはそれぞれ抵抗Ｒ１７，Ｒ１８
を介して第１の電源端子Ｖｃｃに接続されかつマルチエ
ミッタトランジスタＱ１５，Ｑ１６のベースにそれぞれ
接続され、それらのエミッタは互いに共通接続されると
ともにトランジスタＱ２３のコレクタに接続される。ト
ランジスタＱ２１，Ｑ２２は、それらのベースはそれぞ
れマルチエミッタトランジスタＱ１６，Ｑ１５の第１の
エミッタに接続され、それらのコレクタはそれぞれマル
チエミッタトランジスタＱ１５，Ｑ１６のベースに接続
され、それらのエミッタは互いに共通接続されるととも
にトランジスタＱ２４のコレクタに接続される。トラン
ジスタＱ２３，Ｑ２４のベースはそれぞれクロック入力
端子Ｃ１，Ｃ２に接続され、それらエミッタが互いに共
通接続されるとともに電流源Ｉ１１を介して第２の電源
端子Ｖｅｅに接続される。
ベースはそれぞれデータ入力端子Ｖｉ１，Ｖｉ２に接続
され、それらのコレクタはそれぞれ抵抗Ｒ１７，Ｒ１８
を介して第１の電源端子Ｖｃｃに接続されかつマルチエ
ミッタトランジスタＱ１５，Ｑ１６のベースにそれぞれ
接続され、それらのエミッタは互いに共通接続されると
ともにトランジスタＱ２３のコレクタに接続される。ト
ランジスタＱ２１，Ｑ２２は、それらのベースはそれぞ
れマルチエミッタトランジスタＱ１６，Ｑ１５の第１の
エミッタに接続され、それらのコレクタはそれぞれマル
チエミッタトランジスタＱ１５，Ｑ１６のベースに接続
され、それらのエミッタは互いに共通接続されるととも
にトランジスタＱ２４のコレクタに接続される。トラン
ジスタＱ２３，Ｑ２４のベースはそれぞれクロック入力
端子Ｃ１，Ｃ２に接続され、それらエミッタが互いに共
通接続されるとともに電流源Ｉ１１を介して第２の電源
端子Ｖｅｅに接続される。
【０１０７】次に動作について説明する。クロック入力
端子Ｃ１に入力されるクロック信号が低論理レベルのと
き、クロック入力端子Ｃ２に入力されるクロック信号が
高論理レベルとなる。この状態では、トランジスタＱ２
３が導通状態になり、データ書込回路が活性化され、一
方、トランジスタＱ２４が遮断状態になり、データ保持
回路が非活性化される。このとき入力端子Ｖｉ１に入力
されるデータ信号（ＩＤ１とする）が高論理レベルであ
れば、トランジスタＱ１９が導通状態となりトランジス
タＱ２０が遮断状態となり、電流源Ｉ１１によって設定
されているスイッチング電流ＩｓはトランジスタＱ２
３，Ｑ１９を介して抵抗Ｒ１７を流れる。したがって、
マルチエミッタトランジスタＱ１５は遮断状態となり、
そのエミッタは低論理レベルとなる。トランジスタＱ２
０は遮断状態にあるので抵抗Ｒ１８には電流はほとんど
流れず、マルチエミッタトランジスタＱ１６は導通状態
となり、そのエミッタは高論理レベルとなる。エミッタ
フォロワ回路７ｂの動作は図７に示す回路のそれと同じ
である。
端子Ｃ１に入力されるクロック信号が低論理レベルのと
き、クロック入力端子Ｃ２に入力されるクロック信号が
高論理レベルとなる。この状態では、トランジスタＱ２
３が導通状態になり、データ書込回路が活性化され、一
方、トランジスタＱ２４が遮断状態になり、データ保持
回路が非活性化される。このとき入力端子Ｖｉ１に入力
されるデータ信号（ＩＤ１とする）が高論理レベルであ
れば、トランジスタＱ１９が導通状態となりトランジス
タＱ２０が遮断状態となり、電流源Ｉ１１によって設定
されているスイッチング電流ＩｓはトランジスタＱ２
３，Ｑ１９を介して抵抗Ｒ１７を流れる。したがって、
マルチエミッタトランジスタＱ１５は遮断状態となり、
そのエミッタは低論理レベルとなる。トランジスタＱ２
０は遮断状態にあるので抵抗Ｒ１８には電流はほとんど
流れず、マルチエミッタトランジスタＱ１６は導通状態
となり、そのエミッタは高論理レベルとなる。エミッタ
フォロワ回路７ｂの動作は図７に示す回路のそれと同じ
である。
【０１０８】クロック入力端子Ｃ１に入力されるクロッ
ク信号が高論理レベルから低論理レベルに変わったとき
には、トランジスタＱ２４が導通状態になり、データ保
持回路が活性化される。一方、トランジスタＱ２３は遮
断状態になり、データ書込回路は非活性化される。クロ
ック入力端子Ｃ１に入力されるクロック信号が高論理レ
ベルのときに入力されていたデータ信号ＩＤ１により、
マルチエミッタトランジスタＱ１６のエミッタ電位は高
論理レベルである。トランジスタＱ２１は導通状態にな
り、トランジスタＱ２２は遮断状態になり、マルチエミ
ッタトランジスタＱ１５，Ｑ１６のベース電位が保持さ
れる。したがって、マルチエミッタトランジスタＱ１
５，Ｑ１６は、クロック入力端子Ｃ１に入力されるクロ
ック信号が高論理レベルのときと同じ状態に維持され、
同じデータ信号を出力し続ける。
ク信号が高論理レベルから低論理レベルに変わったとき
には、トランジスタＱ２４が導通状態になり、データ保
持回路が活性化される。一方、トランジスタＱ２３は遮
断状態になり、データ書込回路は非活性化される。クロ
ック入力端子Ｃ１に入力されるクロック信号が高論理レ
ベルのときに入力されていたデータ信号ＩＤ１により、
マルチエミッタトランジスタＱ１６のエミッタ電位は高
論理レベルである。トランジスタＱ２１は導通状態にな
り、トランジスタＱ２２は遮断状態になり、マルチエミ
ッタトランジスタＱ１５，Ｑ１６のベース電位が保持さ
れる。したがって、マルチエミッタトランジスタＱ１
５，Ｑ１６は、クロック入力端子Ｃ１に入力されるクロ
ック信号が高論理レベルのときと同じ状態に維持され、
同じデータ信号を出力し続ける。
【０１０９】この実施例においても、図７で示した実施
例と同様、消費電力の削減と負荷駆動能力の向上が図ら
れる。
例と同様、消費電力の削減と負荷駆動能力の向上が図ら
れる。
【０１１０】［実施例９］図１０はこの発明の第９の実
施例による２入力のＮＯＲ論理回路１０の構成を示す回
路図である。図１０を参照して、このＮＯＲ論理回路１
０は、第１および第２の入力端子Ｖｉ１ａ，Ｖｉ１ｂ、
基準電位端子Ｖｂｂ１、出力端子Ｖｏ１ならびに第１お
よび第２の電源端子Ｖｃｃ，Ｖｅｅを含む。入力端子Ｖ
ｉ１ａ，Ｖｉ１ｂにはそれぞれデータ信号が入力され
る。また、このＮＯＲ論理回路１０は、論理演算回路１
０ａとエミッタフォロワ回路１０ｂを含む。
施例による２入力のＮＯＲ論理回路１０の構成を示す回
路図である。図１０を参照して、このＮＯＲ論理回路１
０は、第１および第２の入力端子Ｖｉ１ａ，Ｖｉ１ｂ、
基準電位端子Ｖｂｂ１、出力端子Ｖｏ１ならびに第１お
よび第２の電源端子Ｖｃｃ，Ｖｅｅを含む。入力端子Ｖ
ｉ１ａ，Ｖｉ１ｂにはそれぞれデータ信号が入力され
る。また、このＮＯＲ論理回路１０は、論理演算回路１
０ａとエミッタフォロワ回路１０ｂを含む。
【０１１１】論理演算回路１０ａは、マルチエミッタト
ランジスタＱ２５，Ｑ２６、リファレンストランジスタ
Ｑ２７、抵抗Ｒ１９，Ｒ２０および電流源Ｉ１２，Ｉ１
３を含む。マルチエミッタトランジスタＱ２５，Ｑ２６
は、それらのベースはそれぞれ入力端子Ｖｉ１ａ，Ｖｉ
１ｂに接続され、それらのコレクタは共通接続されると
ともに抵抗Ｒ１９を介して第１の電源端子Ｖｃｃに接続
され、それらの第１のエミッタは共通接続されるととも
に電流源Ｉ１２を介して第２の電源端子Ｖｅｅに接続さ
れ、それらの第２のエミッタは共通接続されるとともに
電流源Ｉ１３を介して第２の電源端子Ｖｅｅに接続され
る。リファレンストランジスタＱ２７は、そのベースは
基準電位端子Ｖｂｂ１に接続され、そのコレクタは抵抗
Ｒ２０を介して第１の電源端子Ｖｃｃに接続され、その
エミッタはマルチエミッタトランジスタＱ２５，Ｑ２６
の第２のエミッタに接続される。
ランジスタＱ２５，Ｑ２６、リファレンストランジスタ
Ｑ２７、抵抗Ｒ１９，Ｒ２０および電流源Ｉ１２，Ｉ１
３を含む。マルチエミッタトランジスタＱ２５，Ｑ２６
は、それらのベースはそれぞれ入力端子Ｖｉ１ａ，Ｖｉ
１ｂに接続され、それらのコレクタは共通接続されると
ともに抵抗Ｒ１９を介して第１の電源端子Ｖｃｃに接続
され、それらの第１のエミッタは共通接続されるととも
に電流源Ｉ１２を介して第２の電源端子Ｖｅｅに接続さ
れ、それらの第２のエミッタは共通接続されるとともに
電流源Ｉ１３を介して第２の電源端子Ｖｅｅに接続され
る。リファレンストランジスタＱ２７は、そのベースは
基準電位端子Ｖｂｂ１に接続され、そのコレクタは抵抗
Ｒ２０を介して第１の電源端子Ｖｃｃに接続され、その
エミッタはマルチエミッタトランジスタＱ２５，Ｑ２６
の第２のエミッタに接続される。
【０１１２】エミッタフォロワ回路１０ｂは、プルアッ
プトランジスタＱ３、プルダウントランジスタＱ５およ
び抵抗Ｒ３を含む。プルアップトランジスタＱ３は、そ
のベースはマルチエミッタトランジスタＱ２５，Ｑ２６
のコレクタに接続され、そのコレクタは第１の電源端子
Ｖｃｃに接続され、そのエミッタは出力端子Ｖｏ１に接
続される。プルダウントランジスタＱ５は、そのベース
はマルチエミッタトランジスタＱ２５，Ｑ２６の第１の
エミッタに接続され、そのコレクタは出力端子Ｖｏ１に
接続され、そのエミッタは抵抗Ｒ３を介して第２の電源
端子Ｖｅｅに接続される。出力端子Ｖｏ１と第２の電源
端子Ｖｅｅの間には配線容量および次段回路の入力容量
などの負荷容量ＣＬ１が付随する。
プトランジスタＱ３、プルダウントランジスタＱ５およ
び抵抗Ｒ３を含む。プルアップトランジスタＱ３は、そ
のベースはマルチエミッタトランジスタＱ２５，Ｑ２６
のコレクタに接続され、そのコレクタは第１の電源端子
Ｖｃｃに接続され、そのエミッタは出力端子Ｖｏ１に接
続される。プルダウントランジスタＱ５は、そのベース
はマルチエミッタトランジスタＱ２５，Ｑ２６の第１の
エミッタに接続され、そのコレクタは出力端子Ｖｏ１に
接続され、そのエミッタは抵抗Ｒ３を介して第２の電源
端子Ｖｅｅに接続される。出力端子Ｖｏ１と第２の電源
端子Ｖｅｅの間には配線容量および次段回路の入力容量
などの負荷容量ＣＬ１が付随する。
【０１１３】次に動作について説明する。今、入力端子
Ｖｉ１ａ，Ｖｉ１ｂのうちの少なくとも１つの電位が低
論理レベルから高論理レベルに変化したとき、対応する
マルチエミッタトランジスタＱ２５および／またはＱ２
６が導通状態になり、リファレンストランジスタＱ２７
が遮断状態になる。電流源Ｉ１３によるスイッチング電
流Ｉｓのほとんどは抵抗Ｒ１９を流れ、抵抗Ｒ１９によ
る電圧降下でプルアップトランジスタＱ３のベース電位
が下がり、プルアップトランジスタＱ３は遮断状態にな
る。一方、プルダウントランジスタＱ５のベース電位
は、入力端子Ｖｉ１ａあるいはＶｉ１ｂに与えられた信
号に連動して上がり、抵抗Ｒ３を流れるエミッタフォロ
ワ電流Ｉｅ１は増加する。このため、出力端子Ｖｏ１の
負荷容量ＣＬ１の電荷が急速に引抜かれ、出力端子Ｖｏ
１の電位は高論理レベルから低論理レベルに急速に変化
する。反対に、入力端子Ｖｉ１ａ，Ｖｉ１ｂのいずれも
が低論理レベルのときにはプルアップトランジスタＱ３
のベース電位が上昇し、プルダウントランジスタＱ５の
ベース電位が下降するため、プルアップトランジスタＱ
３のエミッタ電流は負荷容量ＣＬ１の充電に使われ、出
力端子Ｖｏ１は低論理レベルから高論理レベルに急速に
立上がる。
Ｖｉ１ａ，Ｖｉ１ｂのうちの少なくとも１つの電位が低
論理レベルから高論理レベルに変化したとき、対応する
マルチエミッタトランジスタＱ２５および／またはＱ２
６が導通状態になり、リファレンストランジスタＱ２７
が遮断状態になる。電流源Ｉ１３によるスイッチング電
流Ｉｓのほとんどは抵抗Ｒ１９を流れ、抵抗Ｒ１９によ
る電圧降下でプルアップトランジスタＱ３のベース電位
が下がり、プルアップトランジスタＱ３は遮断状態にな
る。一方、プルダウントランジスタＱ５のベース電位
は、入力端子Ｖｉ１ａあるいはＶｉ１ｂに与えられた信
号に連動して上がり、抵抗Ｒ３を流れるエミッタフォロ
ワ電流Ｉｅ１は増加する。このため、出力端子Ｖｏ１の
負荷容量ＣＬ１の電荷が急速に引抜かれ、出力端子Ｖｏ
１の電位は高論理レベルから低論理レベルに急速に変化
する。反対に、入力端子Ｖｉ１ａ，Ｖｉ１ｂのいずれも
が低論理レベルのときにはプルアップトランジスタＱ３
のベース電位が上昇し、プルダウントランジスタＱ５の
ベース電位が下降するため、プルアップトランジスタＱ
３のエミッタ電流は負荷容量ＣＬ１の充電に使われ、出
力端子Ｖｏ１は低論理レベルから高論理レベルに急速に
立上がる。
【０１１４】この実施例９においては、出力信号が低論
理レベルから高論理レベルに変化するときエミッタフォ
ロワ電流が減少し、出力信号が高論理レベルから低論理
レベルに変化するときエミッタフォロワ電流が増加する
ようにしたので、負荷駆動能力が向上し、また出力充電
時のエミッタフォロワ電流を小さくすることができ、消
費電力を削減することができる。プルダウントランジス
タＱ５のベースに印加される電位振幅はほぼ入力信号の
論理振幅に等しくなるので、エミッタフォロワ電流の変
化を大きく取ることができるので上記効果を大きくする
ことができる他、回路が安定に動作する。
理レベルから高論理レベルに変化するときエミッタフォ
ロワ電流が減少し、出力信号が高論理レベルから低論理
レベルに変化するときエミッタフォロワ電流が増加する
ようにしたので、負荷駆動能力が向上し、また出力充電
時のエミッタフォロワ電流を小さくすることができ、消
費電力を削減することができる。プルダウントランジス
タＱ５のベースに印加される電位振幅はほぼ入力信号の
論理振幅に等しくなるので、エミッタフォロワ電流の変
化を大きく取ることができるので上記効果を大きくする
ことができる他、回路が安定に動作する。
【０１１５】また、回路はＮＰＮトランジスタと抵抗の
みで構成可能であり、従来例のように容量結合用の容量
素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およびショ
ットキダイオードＳＤ３１などの特殊な素子を必要とし
ないため、ウェハプロセスが複雑になって製造コストが
増加することがない。
みで構成可能であり、従来例のように容量結合用の容量
素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およびショ
ットキダイオードＳＤ３１などの特殊な素子を必要とし
ないため、ウェハプロセスが複雑になって製造コストが
増加することがない。
【０１１６】また、プルダウントランジスタＱ５のベー
スへはマルチエミッタトランジスタＱ２５，Ｑ２６の第
１のエミッタを介して入力論理信号が与えられるので応
答が速いという効果もある。また、電流源Ｉ１２を単純
に抵抗で構成することができる。この場合、従来のエミ
ッタ結合型論理回路と比べて素子数の増加が少なくてす
む。
スへはマルチエミッタトランジスタＱ２５，Ｑ２６の第
１のエミッタを介して入力論理信号が与えられるので応
答が速いという効果もある。また、電流源Ｉ１２を単純
に抵抗で構成することができる。この場合、従来のエミ
ッタ結合型論理回路と比べて素子数の増加が少なくてす
む。
【０１１７】また、マルチエミッタトランジスタＱ２
５，Ｑ２６を入力トランジスタに用いることによって入
力容量の増加を抑えることができる。電流源Ｉ１２の電
流値Ｉｉ１は、プルダウントランジスタＱ５の入力容量
を駆動するだけなのでスイッチング電流Ｉｓやエミッタ
フォロワ電流Ｉｅ１と比較して十分小さく設定すること
ができ、消費電力の増加は少ない。この電流源Ｉ１２に
より、プルアップトランジスタＱ３のベース電位の高論
理レベルおよび低論理レベルともＲ１９×Ｉｉ１だけ電
圧降下するため、この回路１０は図１の回路と同様、レ
ベルシフト回路としても使用できる。
５，Ｑ２６を入力トランジスタに用いることによって入
力容量の増加を抑えることができる。電流源Ｉ１２の電
流値Ｉｉ１は、プルダウントランジスタＱ５の入力容量
を駆動するだけなのでスイッチング電流Ｉｓやエミッタ
フォロワ電流Ｉｅ１と比較して十分小さく設定すること
ができ、消費電力の増加は少ない。この電流源Ｉ１２に
より、プルアップトランジスタＱ３のベース電位の高論
理レベルおよび低論理レベルともＲ１９×Ｉｉ１だけ電
圧降下するため、この回路１０は図１の回路と同様、レ
ベルシフト回路としても使用できる。
【０１１８】なお、この実施例９では２入力のＮＯＲ論
理回路１０について説明したが、マルチエミッタトラン
ジスタＱ２５，Ｑ２６の数をさらに増やすことにより多
入力のＮＯＲ論理回路が構成できることは言うまでもな
い。
理回路１０について説明したが、マルチエミッタトラン
ジスタＱ２５，Ｑ２６の数をさらに増やすことにより多
入力のＮＯＲ論理回路が構成できることは言うまでもな
い。
【０１１９】［実施例１０］図１１は、この発明の第１
０の実施例であるエミッタ結合型論理回路の構成を示す
回路図である。図１１において、エミッタ結合型論理回
路１１は、入力端子Ｖｉ１およびＶｉ２に与えられる互
いに相補な論理の相補論理信号を差動的に増幅するため
の電流切換回路１１ａと、この電流切換回路１１ａの出
力信号に応答して、出力端子Ｖｏ１およびＶｏ２を入力
相補論理信号の論理レベルに対応する論理レベルに対応
するエミッタフォロワ回路１１ｂと、エミッタフォロワ
回路１１ｂの出力ハイインピーダンス状態を防止するた
めの電流制御手段として機能する安定化回路１１ｃを含
む。
０の実施例であるエミッタ結合型論理回路の構成を示す
回路図である。図１１において、エミッタ結合型論理回
路１１は、入力端子Ｖｉ１およびＶｉ２に与えられる互
いに相補な論理の相補論理信号を差動的に増幅するため
の電流切換回路１１ａと、この電流切換回路１１ａの出
力信号に応答して、出力端子Ｖｏ１およびＶｏ２を入力
相補論理信号の論理レベルに対応する論理レベルに対応
するエミッタフォロワ回路１１ｂと、エミッタフォロワ
回路１１ｂの出力ハイインピーダンス状態を防止するた
めの電流制御手段として機能する安定化回路１１ｃを含
む。
【０１２０】電流切換回路１１ａは、ＮＰＮバイポーラ
トランジスタで構成される入力トランジスタＴ１および
Ｔ２と、電流源Ｉ１と、抵抗素子ＲＲ１およびＲＲ２を
含む。入力トランジスタＴ１は、そのベースが入力端子
Ｖｉ１に接続され、そのコレクタが抵抗素子ＲＲ１を介
して第１の電源端子Ｖｃｃに結合され、そのエミッタが
電流源Ｉ１を介して第２の電源端子Ｖｅｅに結合され
る。入力トランジスタＴ２は、そのベースが入力端子Ｖ
ｉ２に接続され、そのコレクタが抵抗素子ＲＲ２を介し
て第１の電源端子Ｖｃｃに結合され、そのエミッタが入
力トランジスタＴ１のエミッタに接続されるとともに、
電流源Ｉ１を介して第２の電源端子Ｖｅｅに結合され
る。
トランジスタで構成される入力トランジスタＴ１および
Ｔ２と、電流源Ｉ１と、抵抗素子ＲＲ１およびＲＲ２を
含む。入力トランジスタＴ１は、そのベースが入力端子
Ｖｉ１に接続され、そのコレクタが抵抗素子ＲＲ１を介
して第１の電源端子Ｖｃｃに結合され、そのエミッタが
電流源Ｉ１を介して第２の電源端子Ｖｅｅに結合され
る。入力トランジスタＴ２は、そのベースが入力端子Ｖ
ｉ２に接続され、そのコレクタが抵抗素子ＲＲ２を介し
て第１の電源端子Ｖｃｃに結合され、そのエミッタが入
力トランジスタＴ１のエミッタに接続されるとともに、
電流源Ｉ１を介して第２の電源端子Ｖｅｅに結合され
る。
【０１２１】エミッタフォロワ回路１１ｂは、出力端子
Ｖｏ１およびＶｏ２をそれぞれ高論理レベルへプルアッ
プするためのプルアップトランジスタＴ３およびＴ４
と、出力端子Ｖｏ１およびＶｏ２を低論理レベルへプル
ダウンするためのプルダウントランジスタＴ５およびＴ
６と、電流源Ｉ２２を含む。プルアップトランジスタＴ
３は、そのベースが入力トランジスタＴ１のコレクタに
接続され、そのコレクタが第１の電源端子Ｖｃｃに接続
され、そのエミッタが出力端子Ｖｏ１に接続される。プ
ルアップトランジスタＴ４は、そのベースが入力トラン
ジスタＴ２のコレクタに接続され、そのコレクタが第１
の電源端子Ｖｃｃに接続され、そのエミッタが第２の出
力端子Ｖｏ２に接続される。
Ｖｏ１およびＶｏ２をそれぞれ高論理レベルへプルアッ
プするためのプルアップトランジスタＴ３およびＴ４
と、出力端子Ｖｏ１およびＶｏ２を低論理レベルへプル
ダウンするためのプルダウントランジスタＴ５およびＴ
６と、電流源Ｉ２２を含む。プルアップトランジスタＴ
３は、そのベースが入力トランジスタＴ１のコレクタに
接続され、そのコレクタが第１の電源端子Ｖｃｃに接続
され、そのエミッタが出力端子Ｖｏ１に接続される。プ
ルアップトランジスタＴ４は、そのベースが入力トラン
ジスタＴ２のコレクタに接続され、そのコレクタが第１
の電源端子Ｖｃｃに接続され、そのエミッタが第２の出
力端子Ｖｏ２に接続される。
【０１２２】プルアップトランジスタＴ４は、そのベー
スが入力トランジスタＴ２のコレクタに接続され、その
コレクタが第１の電源端子Ｖｃｃの電圧を受けるように
接続され、そのエミッタが出力端子Ｖｏ２に接続され
る。プルダウントランジスタＴ５は、そのベースが入力
端子Ｖｉ１に与えられた入力論理信号を受けるように接
続され、そのコレクタが出力端子Ｖｏ１に接続され、そ
のエミッタが電流源Ｉ２２を介して第２の電源端子Ｖｅ
ｅに結合される。プルダウントランジスタＴ６は、その
ベースが入力端子Ｖｉ２に与えられた入力論理信号を受
けるように接続され、そのコレクタが出力端子Ｖｏ２に
接続され、そのエミッタがプルダウントランジスタＴ５
のエミッタに接続され、かつ電流源Ｉ２２を介して第２
の電源端子Ｖｅｅに結合される。
スが入力トランジスタＴ２のコレクタに接続され、その
コレクタが第１の電源端子Ｖｃｃの電圧を受けるように
接続され、そのエミッタが出力端子Ｖｏ２に接続され
る。プルダウントランジスタＴ５は、そのベースが入力
端子Ｖｉ１に与えられた入力論理信号を受けるように接
続され、そのコレクタが出力端子Ｖｏ１に接続され、そ
のエミッタが電流源Ｉ２２を介して第２の電源端子Ｖｅ
ｅに結合される。プルダウントランジスタＴ６は、その
ベースが入力端子Ｖｉ２に与えられた入力論理信号を受
けるように接続され、そのコレクタが出力端子Ｖｏ２に
接続され、そのエミッタがプルダウントランジスタＴ５
のエミッタに接続され、かつ電流源Ｉ２２を介して第２
の電源端子Ｖｅｅに結合される。
【０１２３】安定化回路１１ｃは、エミッタ結合論理を
構成する安定化トランジスタＴ７およびＴ８と、電流源
Ｉ２２よりも十分小さな電流駆動力を有する電流源Ｉ２
３を含む。安定化トランジスタＴ７は、そのベースが入
力端子Ｖｉ２に与えられた入力論理信号を受けるように
接続され、そのコレクタが出力端子Ｖｏ１に接続され、
そのエミッタが電流源Ｉ２３を介して第２の電源端子Ｖ
ｅｅに結合される。安定化トランジスタＴ８は、そのベ
ースが入力端子Ｖｉ１に与えられた入力信号を受けるよ
うに接続され、そのコレクタが出力端子Ｖｏ２に接続さ
れ、そのエミッタが安定化トランジスタＴ７のエミッタ
に接続されるとともに、電流源Ｉ２３を介して第２の電
源端子Ｖｅｅに結合される。電流源Ｉ２３を介して流れ
る電流Ｉｂは、プルアップトランジスタＴ３およびＴ４
が導通状態を維持するのに必要最小限の電流に設定され
る。
構成する安定化トランジスタＴ７およびＴ８と、電流源
Ｉ２２よりも十分小さな電流駆動力を有する電流源Ｉ２
３を含む。安定化トランジスタＴ７は、そのベースが入
力端子Ｖｉ２に与えられた入力論理信号を受けるように
接続され、そのコレクタが出力端子Ｖｏ１に接続され、
そのエミッタが電流源Ｉ２３を介して第２の電源端子Ｖ
ｅｅに結合される。安定化トランジスタＴ８は、そのベ
ースが入力端子Ｖｉ１に与えられた入力信号を受けるよ
うに接続され、そのコレクタが出力端子Ｖｏ２に接続さ
れ、そのエミッタが安定化トランジスタＴ７のエミッタ
に接続されるとともに、電流源Ｉ２３を介して第２の電
源端子Ｖｅｅに結合される。電流源Ｉ２３を介して流れ
る電流Ｉｂは、プルアップトランジスタＴ３およびＴ４
が導通状態を維持するのに必要最小限の電流に設定され
る。
【０１２４】次に動作について説明する。入力端子Ｖｉ
１に与えられる入力論理信号が低論理レベルから高論理
レベルに変化するとき、入力端子Ｖｉ２に与えられる論
理信号は高論理レベルから低論理レベルに変化する。こ
の状態においては、入力トランジスタＴ１が導通状態、
入力トランジスタＴ２が遮断状態となり、電流源Ｉ２１
を介して流れるスイッチング電流Ｉｓは第１の電源端子
Ｖｃｃから抵抗素子ＲＲ１および入力トランジスタＴ１
を介して流れる。プルアップトランジスタＴ３のベース
電位は、抵抗素子ＲＲ１における電圧降下により低論理
レベルとなり、一方、プルアップトランジスタＴ４のベ
ース電位は抵抗素子ＲＲ２にはほとんど電流が流れない
ため、高論理レベルとなる。これにより、プルアップト
ランジスタＴ３が遮断状態、プルアップトランジスタＴ
４が導通状態となる。
１に与えられる入力論理信号が低論理レベルから高論理
レベルに変化するとき、入力端子Ｖｉ２に与えられる論
理信号は高論理レベルから低論理レベルに変化する。こ
の状態においては、入力トランジスタＴ１が導通状態、
入力トランジスタＴ２が遮断状態となり、電流源Ｉ２１
を介して流れるスイッチング電流Ｉｓは第１の電源端子
Ｖｃｃから抵抗素子ＲＲ１および入力トランジスタＴ１
を介して流れる。プルアップトランジスタＴ３のベース
電位は、抵抗素子ＲＲ１における電圧降下により低論理
レベルとなり、一方、プルアップトランジスタＴ４のベ
ース電位は抵抗素子ＲＲ２にはほとんど電流が流れない
ため、高論理レベルとなる。これにより、プルアップト
ランジスタＴ３が遮断状態、プルアップトランジスタＴ
４が導通状態となる。
【０１２５】一方、プルダウントランジスタＴ５は、こ
の入力端子Ｖｉ１に与えられた入力論理信号に応答して
導通状態となり、プルダウントランジスタＴ６が入力端
子Ｖｉ２に与えられた入力論理信号に応答して遮断状態
となる。出力端子Ｖｏ１に付随する負荷容量（図示せ
ず）はプルダウントランジスタＴ５および電流源Ｉ２２
を介してエミッタフォロワ電流Ｉｅにより放電され、出
力端子Ｖｏ１の電位は急速に低論理レベルとなる。一
方、出力端子Ｖｏ２は、プルアップトランジスタＴ４が
導通状態、かつプルダウントランジスタＴ６が遮断状態
にあるため、その電位は高論理レベルとなる。
の入力端子Ｖｉ１に与えられた入力論理信号に応答して
導通状態となり、プルダウントランジスタＴ６が入力端
子Ｖｉ２に与えられた入力論理信号に応答して遮断状態
となる。出力端子Ｖｏ１に付随する負荷容量（図示せ
ず）はプルダウントランジスタＴ５および電流源Ｉ２２
を介してエミッタフォロワ電流Ｉｅにより放電され、出
力端子Ｖｏ１の電位は急速に低論理レベルとなる。一
方、出力端子Ｖｏ２は、プルアップトランジスタＴ４が
導通状態、かつプルダウントランジスタＴ６が遮断状態
にあるため、その電位は高論理レベルとなる。
【０１２６】さらに、安定化回路１１ｃにおいては、安
定化トランジスタＴ７は入力端子Ｖｉ２に与えられた入
力論理信号に応答して遮断状態、安定化トランジスタＴ
８が入力端子Ｖｉ１に与えられた入力論理信号に応答し
て導通状態となる。したがって、プルアップトランジス
タＴ４が出力端子Ｖｏ２を高論理レベルに駆動した状態
においては、この出力端子Ｖｏ２は、安定化トランジス
タＴ８および電流源Ｉ２３を介して放電されるため、プ
ルアップトランジスタＴ４においては、常時最小限この
電流源Ｉ２３が供給する電流Ｉｂが流れ、プルアップト
ランジスタＴ４が遮断状態となるのを防止することがで
きる。これにより、出力端子Ｖｏ２において、プルアッ
プトランジスタＴ４およびプルダウントランジスタＴ６
がともに遮断状態となり、出力ハイインピーダンス状態
となり、この出力端子Ｖｏ２における出力信号が不安定
になるのを防止することができる。
定化トランジスタＴ７は入力端子Ｖｉ２に与えられた入
力論理信号に応答して遮断状態、安定化トランジスタＴ
８が入力端子Ｖｉ１に与えられた入力論理信号に応答し
て導通状態となる。したがって、プルアップトランジス
タＴ４が出力端子Ｖｏ２を高論理レベルに駆動した状態
においては、この出力端子Ｖｏ２は、安定化トランジス
タＴ８および電流源Ｉ２３を介して放電されるため、プ
ルアップトランジスタＴ４においては、常時最小限この
電流源Ｉ２３が供給する電流Ｉｂが流れ、プルアップト
ランジスタＴ４が遮断状態となるのを防止することがで
きる。これにより、出力端子Ｖｏ２において、プルアッ
プトランジスタＴ４およびプルダウントランジスタＴ６
がともに遮断状態となり、出力ハイインピーダンス状態
となり、この出力端子Ｖｏ２における出力信号が不安定
になるのを防止することができる。
【０１２７】入力端子Ｖｉ１に与えられる入力論理信号
が高論理レベルから低論理レベルへ変化する場合には、
上の説明における入力端子Ｖｉ１およびＶｉ２に与えら
れる入力論理信号の論理が反対となるだけであり、出力
端子Ｖｏ１の電位レベルが高論理レベルとなり、出力端
子Ｖｏ２の電位が低論理レベルとなる。
が高論理レベルから低論理レベルへ変化する場合には、
上の説明における入力端子Ｖｉ１およびＶｉ２に与えら
れる入力論理信号の論理が反対となるだけであり、出力
端子Ｖｏ１の電位レベルが高論理レベルとなり、出力端
子Ｖｏ２の電位が低論理レベルとなる。
【０１２８】出力端子Ｖｏ１およびＶｏ２それぞれにお
いて、高論理レベルへ駆動するときには、プルアップト
ランジスタおよびプルダウントランジスタの一方のみを
導通状態とし、他方を遮断状態とすることにより、急速
に出力端子を所望の論理レベルへ駆動することができ
る。
いて、高論理レベルへ駆動するときには、プルアップト
ランジスタおよびプルダウントランジスタの一方のみを
導通状態とし、他方を遮断状態とすることにより、急速
に出力端子を所望の論理レベルへ駆動することができ
る。
【０１２９】また、プルダウントランジスタをエミッタ
結合論理を構成するように接続し、これらのプルダウン
トランジスタを入力端子Ｖｉ１およびＶｉ２ヘ与えられ
る入力論理信号により駆動するように構成しているた
め、プルダウントランジスタＴ５およびＴ６を高速で動
作させることができる。また、プルダウントランジスタ
対を入力論理信号で駆動するため、これらのプルダウン
トランジスタのベースへ相補論理信号を生成して印加す
るための構成が不要となり、回路規模が低減されかつ回
路構成が簡略化される。
結合論理を構成するように接続し、これらのプルダウン
トランジスタを入力端子Ｖｉ１およびＶｉ２ヘ与えられ
る入力論理信号により駆動するように構成しているた
め、プルダウントランジスタＴ５およびＴ６を高速で動
作させることができる。また、プルダウントランジスタ
対を入力論理信号で駆動するため、これらのプルダウン
トランジスタのベースへ相補論理信号を生成して印加す
るための構成が不要となり、回路規模が低減されかつ回
路構成が簡略化される。
【０１３０】また回路構成要素は、ＮＰＮバイポーラト
ランジスタと抵抗素子のみであり、従来のような容量結
合用の容量素子、出力ドライブ用のＮＰＮバイポーラト
ランジスタおよびショットキダイオードなどの特殊を素
子を必要とすることがないため、ウエハプロセスが複雑
になるのを防止することができ、応じて製品コストの増
加を防止することができる。また、簡易な構成で相補出
力信号を生成することができる。また、安定化回路１１
ｃにより、プルダウントランジスタには、常時エミッタ
フォロワ電流Ｉｅまたはバイアス電流Ｉｂが流れるた
め、出力インピーダンスが極めて高くなって出力信号が
不安定になるというのを防止することができる。また電
流源Ｉ２３を介して流れる電流Ｉｂは、プルアップトラ
ンジスタを導通状態に維持することが必要とされるだけ
であり、その電流値は極めて小さく設定することがで
き、消費電流の増加は極めて少ない。
ランジスタと抵抗素子のみであり、従来のような容量結
合用の容量素子、出力ドライブ用のＮＰＮバイポーラト
ランジスタおよびショットキダイオードなどの特殊を素
子を必要とすることがないため、ウエハプロセスが複雑
になるのを防止することができ、応じて製品コストの増
加を防止することができる。また、簡易な構成で相補出
力信号を生成することができる。また、安定化回路１１
ｃにより、プルダウントランジスタには、常時エミッタ
フォロワ電流Ｉｅまたはバイアス電流Ｉｂが流れるた
め、出力インピーダンスが極めて高くなって出力信号が
不安定になるというのを防止することができる。また電
流源Ｉ２３を介して流れる電流Ｉｂは、プルアップトラ
ンジスタを導通状態に維持することが必要とされるだけ
であり、その電流値は極めて小さく設定することがで
き、消費電流の増加は極めて少ない。
【０１３１】なお、電流源Ｉ２１〜Ｉ２３は、それぞ
れ、抵抗素子で構成されてもよい。 ［実施例１１］図１２は、この発明の第１１の実施例で
あるエミッタ結合型論理回路の構成を示す図である。図
１２に示すエミッタ結合型論理回路１２は、出力端子Ｖ
ｏ１およびＶｏ２の出力信号を安定化するための安定化
回路１２ａの構成を除いて図１１に示すエミッタ結合型
論理回路と同じ構成を備える。図１２に示すエミッタ結
合型論理回路において、図１１に示す回路と対応する部
分には同一の参照番号を付し、その詳細説明は省略す
る。
れ、抵抗素子で構成されてもよい。 ［実施例１１］図１２は、この発明の第１１の実施例で
あるエミッタ結合型論理回路の構成を示す図である。図
１２に示すエミッタ結合型論理回路１２は、出力端子Ｖ
ｏ１およびＶｏ２の出力信号を安定化するための安定化
回路１２ａの構成を除いて図１１に示すエミッタ結合型
論理回路と同じ構成を備える。図１２に示すエミッタ結
合型論理回路において、図１１に示す回路と対応する部
分には同一の参照番号を付し、その詳細説明は省略す
る。
【０１３２】図１２において、安定化回路１２ａは、そ
のアノードが出力端子Ｖｏ１に接続され、そのカソード
が電流源Ｉ２３を介して第２の電源端子Ｖｅｅに接続さ
れるダイオードＤ３と、そのアノードが出力端子Ｖｏ２
に接続され、そのカソードがダイオードＤ３のカソード
に接続されかつ電流源Ｉ２３を介して第２の電源端子Ｖ
ｅｅに結合されるダイオードＤ４を含む。ダイオードＤ
３およびＤ４は、ＰＮダイオードで構成される。
のアノードが出力端子Ｖｏ１に接続され、そのカソード
が電流源Ｉ２３を介して第２の電源端子Ｖｅｅに接続さ
れるダイオードＤ３と、そのアノードが出力端子Ｖｏ２
に接続され、そのカソードがダイオードＤ３のカソード
に接続されかつ電流源Ｉ２３を介して第２の電源端子Ｖ
ｅｅに結合されるダイオードＤ４を含む。ダイオードＤ
３およびＤ４は、ＰＮダイオードで構成される。
【０１３３】今、入力端子Ｖｉ１およびＶｉ２に与えら
れる相補入力論理信号に従って、出力端子Ｖｏ１の出力
信号が低論理レベルから高論理レベルに立上がり、出力
端子Ｖｏ２の出力信号が高論理レベルから低論理レベル
へ変化する状態を考える。このとき、出力端子Ｖｏ１
は、プルアップトランジスタＴ３を介して高論理レベル
へ駆動され、出力端子Ｖｏ２は、プルダウントランジス
タＴ６を介して低論理レベルへ駆動される。ダイオード
Ｄ３のアノードの電位は、ダイオードＤ４のアノードの
電位よりも高くなり、ダイオードＤ３が導通状態とな
る。このダイオードＤ３のアノードの電位は、その順方
向電圧だけ低下してダイオードＤ４のカソードへ伝達さ
れる。これによりダイオードＤ４は、アノード−カソー
ド間電圧が順方向電圧以下または逆バイアス状態とさ
れ、遮断状態となる。これにより、出力端子Ｖｏ１がプ
ルアップトランジスタＴ３により高論理レベルに駆動さ
れても、このプルアップトランジスタＴ３へは、ダイオ
ードＤ３および電流源Ｉ２３を介して電流Ｉｂが流れ
る。したがって出力端子Ｖｏ１が高論理レベルに駆動さ
れた状態においても、プルアップトランジスタＴ３には
常時電流が流れ、プルアップトランジスタＴ３は導通状
態を維持するため、トランジスタＴ３およびＴ５がとも
に遮断状態とされ、出力端子Ｖｏ１のインピーダンスが
極めて高くなり、その出力信号が不安定になるのを防止
することができる。
れる相補入力論理信号に従って、出力端子Ｖｏ１の出力
信号が低論理レベルから高論理レベルに立上がり、出力
端子Ｖｏ２の出力信号が高論理レベルから低論理レベル
へ変化する状態を考える。このとき、出力端子Ｖｏ１
は、プルアップトランジスタＴ３を介して高論理レベル
へ駆動され、出力端子Ｖｏ２は、プルダウントランジス
タＴ６を介して低論理レベルへ駆動される。ダイオード
Ｄ３のアノードの電位は、ダイオードＤ４のアノードの
電位よりも高くなり、ダイオードＤ３が導通状態とな
る。このダイオードＤ３のアノードの電位は、その順方
向電圧だけ低下してダイオードＤ４のカソードへ伝達さ
れる。これによりダイオードＤ４は、アノード−カソー
ド間電圧が順方向電圧以下または逆バイアス状態とさ
れ、遮断状態となる。これにより、出力端子Ｖｏ１がプ
ルアップトランジスタＴ３により高論理レベルに駆動さ
れても、このプルアップトランジスタＴ３へは、ダイオ
ードＤ３および電流源Ｉ２３を介して電流Ｉｂが流れ
る。したがって出力端子Ｖｏ１が高論理レベルに駆動さ
れた状態においても、プルアップトランジスタＴ３には
常時電流が流れ、プルアップトランジスタＴ３は導通状
態を維持するため、トランジスタＴ３およびＴ５がとも
に遮断状態とされ、出力端子Ｖｏ１のインピーダンスが
極めて高くなり、その出力信号が不安定になるのを防止
することができる。
【０１３４】出力端子Ｖｏ２の出力信号が高論理レベル
となる場合には、ダイオードＤ４が導通状態となり、ダ
イオードＤ３が遮断状態となり、同様プルアップトラン
ジスタＴ４に常時電流を流すことができる。
となる場合には、ダイオードＤ４が導通状態となり、ダ
イオードＤ３が遮断状態となり、同様プルアップトラン
ジスタＴ４に常時電流を流すことができる。
【０１３５】この図１２に示す構成を用いても、導通状
態とされるプルアップトランジスタには、常時エミッタ
フォロワ電流Ｉｅまたはバイアス電流Ｉｂが流れるた
め、常時導通状態を維持することができ、出力ハイイン
ピーダンス状態となるのを防止することができ、出力信
号を安定に出力することができる。また、図１２に示す
構成においても、先の図１１に示す構成と同様の効果を
実現することができる。
態とされるプルアップトランジスタには、常時エミッタ
フォロワ電流Ｉｅまたはバイアス電流Ｉｂが流れるた
め、常時導通状態を維持することができ、出力ハイイン
ピーダンス状態となるのを防止することができ、出力信
号を安定に出力することができる。また、図１２に示す
構成においても、先の図１１に示す構成と同様の効果を
実現することができる。
【０１３６】［実施例１２］図１３は、この発明の第１
２の実施例であるエミッタ結合型論理回路の構成を示す
図である。図１３に示すエミッタ結合型論理回路１３
は、図１１および図１２に示すエミッタ結合型論理回路
と安定化回路１２ｂを除いて同じ構成を備える。図１３
において、図１１および図１２に示す回路の構成要素と
対応する部分には同一の参照番号を付し、その詳細説明
を省略する。
２の実施例であるエミッタ結合型論理回路の構成を示す
図である。図１３に示すエミッタ結合型論理回路１３
は、図１１および図１２に示すエミッタ結合型論理回路
と安定化回路１２ｂを除いて同じ構成を備える。図１３
において、図１１および図１２に示す回路の構成要素と
対応する部分には同一の参照番号を付し、その詳細説明
を省略する。
【０１３７】図１３において、安定化回路１２ｂは、そ
の一方端が出力端子Ｖｏ１に接続され、その他方端が電
流源Ｉ２３を介して第２の電源端子Ｖｅｅに接続される
高抵抗抵抗素子ＲＲ３と、その一方端が出力端子Ｖｏ２
に接続され、その他方端が抵抗素子ＲＲ３の他方端に接
続されかつ電流源Ｉ２３を介して第２の電源端子Ｖｅｅ
に結合される高抵抗抵抗素子ＲＲ４を含む。
の一方端が出力端子Ｖｏ１に接続され、その他方端が電
流源Ｉ２３を介して第２の電源端子Ｖｅｅに接続される
高抵抗抵抗素子ＲＲ３と、その一方端が出力端子Ｖｏ２
に接続され、その他方端が抵抗素子ＲＲ３の他方端に接
続されかつ電流源Ｉ２３を介して第２の電源端子Ｖｅｅ
に結合される高抵抗抵抗素子ＲＲ４を含む。
【０１３８】次に動作について説明する。出力端子Ｖｏ
１が高論理レベル、かつ出力端子Ｖｏ２が低論理レベル
のとき、トランジスタＴ３およびＴ６が導通状態、トラ
ンジスタＴ４およびＴ５がオフ状態とされる。この状態
においては、出力端子Ｖｏ１から抵抗素子ＲＲ３および
電流源Ｉ２３を介して第２の電源端子Ｖｅｅへ電流Ｉｂ
が流れる。またこのとき、抵抗素子ＲＲ３およびＲＲ４
を介して出力端子Ｖｏ１から出力端子Ｖｏ２へ小電流が
流れ、この電流がプルダウントランジスタＴ６を介して
流れる。これにより、プルアップトランジスタＴ３にお
いて常時電流を流すことができ、プルアップトランジス
タＴ３およびプルダウントランジスタＴ５がともに遮断
状態とされ、この出力端子Ｖｏ１の出力インピーダンス
が高くなるのを防止することができる。このとき、高論
理レベルの出力端子および低論理レベルの出力端子から
抵抗素子ＲＲ３およびＲＲ４を介して電流が流れるが、
この電流は微少電流であり、入力信号の論理変化時の出
力端子Ｖｏ１およびＶｏ２の高論理レベルおよび低論理
レベルへの駆動時の動作に対しても何ら悪影響を及ぼさ
ない。
１が高論理レベル、かつ出力端子Ｖｏ２が低論理レベル
のとき、トランジスタＴ３およびＴ６が導通状態、トラ
ンジスタＴ４およびＴ５がオフ状態とされる。この状態
においては、出力端子Ｖｏ１から抵抗素子ＲＲ３および
電流源Ｉ２３を介して第２の電源端子Ｖｅｅへ電流Ｉｂ
が流れる。またこのとき、抵抗素子ＲＲ３およびＲＲ４
を介して出力端子Ｖｏ１から出力端子Ｖｏ２へ小電流が
流れ、この電流がプルダウントランジスタＴ６を介して
流れる。これにより、プルアップトランジスタＴ３にお
いて常時電流を流すことができ、プルアップトランジス
タＴ３およびプルダウントランジスタＴ５がともに遮断
状態とされ、この出力端子Ｖｏ１の出力インピーダンス
が高くなるのを防止することができる。このとき、高論
理レベルの出力端子および低論理レベルの出力端子から
抵抗素子ＲＲ３およびＲＲ４を介して電流が流れるが、
この電流は微少電流であり、入力信号の論理変化時の出
力端子Ｖｏ１およびＶｏ２の高論理レベルおよび低論理
レベルへの駆動時の動作に対しても何ら悪影響を及ぼさ
ない。
【０１３９】また、図１３に示す構成において、抵抗素
子ＲＲ３およびＲＲ４の抵抗値は十分大きくされるが
（出力端子Ｖｏ１およびＶｏ２の間に電流が流れるのを
防止するため）、このとき電流源Ｉ２３は特に設けられ
なくてもよい。すなわち、抵抗素子ＲＲ３が出力端子Ｖ
ｏ１と第２の電源端子Ｖｅｅの間に接続され、抵抗素子
ＲＲ４が出力端子Ｖｏ２と第２の電源端子Ｖｅｅの間に
接続されてもよい。
子ＲＲ３およびＲＲ４の抵抗値は十分大きくされるが
（出力端子Ｖｏ１およびＶｏ２の間に電流が流れるのを
防止するため）、このとき電流源Ｉ２３は特に設けられ
なくてもよい。すなわち、抵抗素子ＲＲ３が出力端子Ｖ
ｏ１と第２の電源端子Ｖｅｅの間に接続され、抵抗素子
ＲＲ４が出力端子Ｖｏ２と第２の電源端子Ｖｅｅの間に
接続されてもよい。
【０１４０】この図１３に示す構成を利用しても、先の
図１１および図１２に示す構成と同様の効果を実現する
ことができる。
図１１および図１２に示す構成と同様の効果を実現する
ことができる。
【０１４１】［実施例１３］図１４は、この発明の第１
３の実施例であるエミッタ結合型論理回路の構成を示す
図である。この図１４に示すエミッタ結合型論理回路
は、安定化回路１２ｃを除いて、先に図１１ないし図１
３に示したエミッタ結合型論理回路と同じ構成を備え
る。図１４に示すエミッタ結合型論理回路において、図
１１ないし図１３に示すエミッタ結合型論理回路の構成
要素と対応する部分には同一の参照番号を付し、その詳
細説明は省略する。
３の実施例であるエミッタ結合型論理回路の構成を示す
図である。この図１４に示すエミッタ結合型論理回路
は、安定化回路１２ｃを除いて、先に図１１ないし図１
３に示したエミッタ結合型論理回路と同じ構成を備え
る。図１４に示すエミッタ結合型論理回路において、図
１１ないし図１３に示すエミッタ結合型論理回路の構成
要素と対応する部分には同一の参照番号を付し、その詳
細説明は省略する。
【０１４２】図１４に示す回路１４において、安定化回
路１２ｃは、出力端子Ｖｏ１と第２の電源端子Ｖｅｅの
間に接続される電流源Ｉ２５と、出力端子Ｖｏ２と第２
の電源端子Ｖｅｅの間に接続される電流源Ｉ２６を含
む。電流源Ｉ２５およびＩ２６は、それぞれ電流源Ｉ２
２を介して流れるエミッタフォロワ電流Ｉｅよりも十分
小さなバイアス電流Ｉｂ１、およびＩｂ２を供給する。
この電流源Ｉ２５およびＩ２６の供給する電流Ｉｂ１お
よびＩｂ２は、それぞれプルアップトランジスタＴ３お
よびＴ４が導通状態を維持するのに必要最小限の電流値
である。この図１４に示す構成においては、出力端子Ｖ
ｏ１またはＶｏ２を高論理レベルへ駆動するときには、
プルアップトランジスタＴ３またはＴ４が導通状態とさ
れる。出力端子Ｖｏ１の電位が高論理レベルに上昇した
場合においても、プルアップトランジスタＴ３には、電
流源Ｉ２５を介して電流Ｉｂ１が流れる。これにより、
プルアップトランジスタＴ３は、出力端子Ｖｏ１を高論
理レベルへ駆動する場合においても、常時、導通状態を
維持することができる。同様、出力端子Ｖｏ２を高論理
レベルへ駆動する場合においても、プルアップトランジ
スタＴ４は、電流源Ｉ２６により、常時、導通状態を維
持することができる。
路１２ｃは、出力端子Ｖｏ１と第２の電源端子Ｖｅｅの
間に接続される電流源Ｉ２５と、出力端子Ｖｏ２と第２
の電源端子Ｖｅｅの間に接続される電流源Ｉ２６を含
む。電流源Ｉ２５およびＩ２６は、それぞれ電流源Ｉ２
２を介して流れるエミッタフォロワ電流Ｉｅよりも十分
小さなバイアス電流Ｉｂ１、およびＩｂ２を供給する。
この電流源Ｉ２５およびＩ２６の供給する電流Ｉｂ１お
よびＩｂ２は、それぞれプルアップトランジスタＴ３お
よびＴ４が導通状態を維持するのに必要最小限の電流値
である。この図１４に示す構成においては、出力端子Ｖ
ｏ１またはＶｏ２を高論理レベルへ駆動するときには、
プルアップトランジスタＴ３またはＴ４が導通状態とさ
れる。出力端子Ｖｏ１の電位が高論理レベルに上昇した
場合においても、プルアップトランジスタＴ３には、電
流源Ｉ２５を介して電流Ｉｂ１が流れる。これにより、
プルアップトランジスタＴ３は、出力端子Ｖｏ１を高論
理レベルへ駆動する場合においても、常時、導通状態を
維持することができる。同様、出力端子Ｖｏ２を高論理
レベルへ駆動する場合においても、プルアップトランジ
スタＴ４は、電流源Ｉ２６により、常時、導通状態を維
持することができる。
【０１４３】図１４に示す構成を利用しても、先の図１
１ないし図１３に示す構成と同様の効果を得ることがで
きる。また電流源Ｉ２５およびＩ２６が用いられるが、
この電流Ｉｂ１およびＩｂ２は極めて小さな電流であ
り、その消費電流の増加は極めて僅かである。この電流
源Ｉ２５およびＩ２６は、先に図１３を参照して説明し
たように、高抵抗の抵抗素子で置換えられてもよい。
１ないし図１３に示す構成と同様の効果を得ることがで
きる。また電流源Ｉ２５およびＩ２６が用いられるが、
この電流Ｉｂ１およびＩｂ２は極めて小さな電流であ
り、その消費電流の増加は極めて僅かである。この電流
源Ｉ２５およびＩ２６は、先に図１３を参照して説明し
たように、高抵抗の抵抗素子で置換えられてもよい。
【０１４４】［実施例１４］図１５は、この発明の第１
４の実施例であるエミッタ結合型論理回路の構成を示す
図である。この図１５に示すエミッタ結合型論理回路
は、２相の互いに重なり合わないクロック信号Ｃ１およ
びＣ２に応答して、データ入力端子Ｖｉ１およびＶｉ２
に与えられた入力信号をラッチし出力する。
４の実施例であるエミッタ結合型論理回路の構成を示す
図である。この図１５に示すエミッタ結合型論理回路
は、２相の互いに重なり合わないクロック信号Ｃ１およ
びＣ２に応答して、データ入力端子Ｖｉ１およびＶｉ２
に与えられた入力信号をラッチし出力する。
【０１４５】図１５において、このエミッタ結合型論理
回路１５は、クロック信号Ｃ１に応答して入力端子Ｖｉ
１およびＶｉ２に与えられた相補論理の入力信号を取込
み差動的に増幅し出力しかつクロック信号Ｃ２に応答し
て取込んだ入力信号をラッチするデータ保持回路１５ａ
と、データ保持回路１５ａの相補内部出力信号を安定に
維持するための安定化回路１５ｂと、データ保持回路１
５ａと相補的に動作し、データ保持回路１５ａの出力す
る相補内部論理信号をラッチし出力するデータ保持回路
１５ｃと、データ保持回路１５ｃの相補出力信号を安定
に維持するための安定化回路１５ｄを含む。
回路１５は、クロック信号Ｃ１に応答して入力端子Ｖｉ
１およびＶｉ２に与えられた相補論理の入力信号を取込
み差動的に増幅し出力しかつクロック信号Ｃ２に応答し
て取込んだ入力信号をラッチするデータ保持回路１５ａ
と、データ保持回路１５ａの相補内部出力信号を安定に
維持するための安定化回路１５ｂと、データ保持回路１
５ａと相補的に動作し、データ保持回路１５ａの出力す
る相補内部論理信号をラッチし出力するデータ保持回路
１５ｃと、データ保持回路１５ｃの相補出力信号を安定
に維持するための安定化回路１５ｄを含む。
【０１４６】安定化回路１５ａは、活性化時入力端子Ｖ
ｉ１およびＶｉ２に与えられた相補論理の入力信号を差
動的に増幅するための入力トランジスタＴ１およびＴ２
と、入力トランジスタＴ１およびＴ２により差動増幅さ
れた信号に応答して内部出力ノードＭ１およびＭ２をそ
れぞれ第１の電源端子Ｖｃｃへ与えられた電圧レベルの
高論理レベルへ駆動するためのプルアップトランジスタ
Ｔ３およびＴ４と、活性化時入力端子Ｖｉ１およびＶｉ
２に与えられた相補論理信号を差動的に増幅して内部出
力ノードＭ１およびＭ２へ出力する出力ドライブトラン
ジスタ（プルダウントランジスタ）Ｔ５およびＴ６と、
活性化時トランジスタＴ１およびＴ２により差動増幅さ
れた信号（内部ノードＡ１およびＡ２上の信号）を保持
するラッチ回路を構成するトランジスタＴ７およびＴ８
と、クロック入力端子Ｃ１に与えられるクロック信号に
応答してトランジスタＴ１およびＴ２で構成される差動
段を活性化する活性化トランジスタＴ９と、クロック入
力端子Ｃ２に与えられるクロック信号に応答してトラン
ジスタＴ７およびＴ８で構成されるラッチ段を活性化す
る活性化トランジスタＴ１０と、クロック入力端子Ｃ１
に与えられるクロック信号に応答して出力ドライブトラ
ンジスタ（プルダウントランジスタ）Ｔ５およびＴ６を
活性化する活性化トランジスタＴ２１を含む。入力トラ
ンジスタＴ１は、そのベースが入力端子Ｖｉ１に接続さ
れ、そのコレクタが抵抗素子ＲＲ１を介して第１の電源
端子Ｖｃｃに接続され、そのエミッタが活性化トランジ
スタＴ９のコレクタに接続される。トランジスタＴ２
は、そのベースが入力端子Ｖｉ２に接続され、そのコレ
クタが抵抗素子ＲＲ２を介して第１の電源端子Ｖｃｃに
接続され、そのエミッタが入力トランジスタＴ１のエミ
ッタに結合されかつ活性化トランジスタＴ９のコレクタ
に接続される。活性化トランジスタＴ９は、そのベース
がクロック入力端子Ｃ１に接続され、そのエミッタが電
流源Ｉ２１を介して第２の電源端子Ｖｅｅに結合され
る。
ｉ１およびＶｉ２に与えられた相補論理の入力信号を差
動的に増幅するための入力トランジスタＴ１およびＴ２
と、入力トランジスタＴ１およびＴ２により差動増幅さ
れた信号に応答して内部出力ノードＭ１およびＭ２をそ
れぞれ第１の電源端子Ｖｃｃへ与えられた電圧レベルの
高論理レベルへ駆動するためのプルアップトランジスタ
Ｔ３およびＴ４と、活性化時入力端子Ｖｉ１およびＶｉ
２に与えられた相補論理信号を差動的に増幅して内部出
力ノードＭ１およびＭ２へ出力する出力ドライブトラン
ジスタ（プルダウントランジスタ）Ｔ５およびＴ６と、
活性化時トランジスタＴ１およびＴ２により差動増幅さ
れた信号（内部ノードＡ１およびＡ２上の信号）を保持
するラッチ回路を構成するトランジスタＴ７およびＴ８
と、クロック入力端子Ｃ１に与えられるクロック信号に
応答してトランジスタＴ１およびＴ２で構成される差動
段を活性化する活性化トランジスタＴ９と、クロック入
力端子Ｃ２に与えられるクロック信号に応答してトラン
ジスタＴ７およびＴ８で構成されるラッチ段を活性化す
る活性化トランジスタＴ１０と、クロック入力端子Ｃ１
に与えられるクロック信号に応答して出力ドライブトラ
ンジスタ（プルダウントランジスタ）Ｔ５およびＴ６を
活性化する活性化トランジスタＴ２１を含む。入力トラ
ンジスタＴ１は、そのベースが入力端子Ｖｉ１に接続さ
れ、そのコレクタが抵抗素子ＲＲ１を介して第１の電源
端子Ｖｃｃに接続され、そのエミッタが活性化トランジ
スタＴ９のコレクタに接続される。トランジスタＴ２
は、そのベースが入力端子Ｖｉ２に接続され、そのコレ
クタが抵抗素子ＲＲ２を介して第１の電源端子Ｖｃｃに
接続され、そのエミッタが入力トランジスタＴ１のエミ
ッタに結合されかつ活性化トランジスタＴ９のコレクタ
に接続される。活性化トランジスタＴ９は、そのベース
がクロック入力端子Ｃ１に接続され、そのエミッタが電
流源Ｉ２１を介して第２の電源端子Ｖｅｅに結合され
る。
【０１４７】出力ドライブトランジスタ（プルアップト
ランジスタ）Ｔ３は、そのベースが内部ノードＡ１を介
して入力トランジスタＴ１のコレクタに接続され、その
コレクタが第１の電源端子Ｖｃｃ上の電圧を受けるよう
に接続され、そのエミッタが内部出力ノードＭ１に接続
される。出力ドライブトランジスタ（プルアップトラン
ジスタ）Ｔ４は、そのベースが内部ノードＡ２を介して
入力トランジスタＴ２のコレクタに接続され、そのコレ
クタが第１の電源端子Ｖｃｃ上の電圧を受けるように接
続され、そのエミッタが内部出力ノードＭ２に接続され
る。出力ドライブトランジスタ（Ｔ５）はそのベースが
入力端子Ｖｉ１に接続され、そのコレクタが内部出力ノ
ードＭ１に接続され、そのエミッタが活性化トランジス
タＴ２１のコレクタに接続される。出力ドライブトラン
ジスタＴ６（プルダウントランジスタ）Ｔ６は、そのベ
ースが入力端子Ｖｉ２に接続され、そのコレクタが内部
出力ノードＭ２に接続され、そのエミッタが出力ドライ
ブトランジスタ（プルダウントランジスタ）Ｔ５のエミ
ッタに接続されかつ活性化トランジスタＴ２１のコレク
タに接続される。活性化トランジスタＴ２１は、そのベ
ースがクロック信号入力端子Ｃ１に接続され、そのエミ
ッタが電流源Ｉ２２を介して第２の電源端子Ｖｅｅに結
合される。
ランジスタ）Ｔ３は、そのベースが内部ノードＡ１を介
して入力トランジスタＴ１のコレクタに接続され、その
コレクタが第１の電源端子Ｖｃｃ上の電圧を受けるよう
に接続され、そのエミッタが内部出力ノードＭ１に接続
される。出力ドライブトランジスタ（プルアップトラン
ジスタ）Ｔ４は、そのベースが内部ノードＡ２を介して
入力トランジスタＴ２のコレクタに接続され、そのコレ
クタが第１の電源端子Ｖｃｃ上の電圧を受けるように接
続され、そのエミッタが内部出力ノードＭ２に接続され
る。出力ドライブトランジスタ（Ｔ５）はそのベースが
入力端子Ｖｉ１に接続され、そのコレクタが内部出力ノ
ードＭ１に接続され、そのエミッタが活性化トランジス
タＴ２１のコレクタに接続される。出力ドライブトラン
ジスタＴ６（プルダウントランジスタ）Ｔ６は、そのベ
ースが入力端子Ｖｉ２に接続され、そのコレクタが内部
出力ノードＭ２に接続され、そのエミッタが出力ドライ
ブトランジスタ（プルダウントランジスタ）Ｔ５のエミ
ッタに接続されかつ活性化トランジスタＴ２１のコレク
タに接続される。活性化トランジスタＴ２１は、そのベ
ースがクロック信号入力端子Ｃ１に接続され、そのエミ
ッタが電流源Ｉ２２を介して第２の電源端子Ｖｅｅに結
合される。
【０１４８】ラッチトランジスタＴ７は、そのベースが
内部出力ノードＭ２に接続され、そのコレクタが内部ノ
ードＡ１に接続され、そのエミッタが活性化トランジス
タＴ１０のコレクタに接続される。ラッチトランジスタ
Ｔ８は、そのベースが内部出力ノードＭ１に接続され、
そのコレクタが内部ノードＡ２に接続され、そのエミッ
タがトランジスタＴ７のエミッタおよび活性化トランジ
スタＴ１０のコレクタに接続される。活性化トランジス
タＴ１０は、そのベースがクロック入力端子Ｃ２に接続
され、そのエミッタが活性化トランジスタＴ９のエミッ
タに接続されかつ電流源Ｉ２１を介して第１の電源端子
Ｖｅｅに結合される。電流源Ｉ２１には、トランジスタ
Ｔ１およびＴ２で構成される差動段、またはトランジス
タＴ７およびＴ８で構成されるラッチ段を流れるスイッ
チング電流Ｉｓ１が流れる。
内部出力ノードＭ２に接続され、そのコレクタが内部ノ
ードＡ１に接続され、そのエミッタが活性化トランジス
タＴ１０のコレクタに接続される。ラッチトランジスタ
Ｔ８は、そのベースが内部出力ノードＭ１に接続され、
そのコレクタが内部ノードＡ２に接続され、そのエミッ
タがトランジスタＴ７のエミッタおよび活性化トランジ
スタＴ１０のコレクタに接続される。活性化トランジス
タＴ１０は、そのベースがクロック入力端子Ｃ２に接続
され、そのエミッタが活性化トランジスタＴ９のエミッ
タに接続されかつ電流源Ｉ２１を介して第１の電源端子
Ｖｅｅに結合される。電流源Ｉ２１には、トランジスタ
Ｔ１およびＴ２で構成される差動段、またはトランジス
タＴ７およびＴ８で構成されるラッチ段を流れるスイッ
チング電流Ｉｓ１が流れる。
【０１４９】安定化回路１５ｂは、内部出力ノードＭ１
およびＭ２上の信号電位をラッチするためのラッチ段
と、データ保持回路１５ａの出力インピーダンスが高く
なるのを防止するための電流制御段を備える。ラッチ段
は、エミッタが共通接続されるトランジスタＴ３１およ
びＴ３２と、クロック入力端子Ｃ２に与えられたクロッ
ク信号に応答してこのトランジスタＴ３１およびＴ３２
の共通エミッタを電流源Ｉ２４へ結合する活性化トラン
ジスタＴ２３を含む。トランジスタＴ３１は、そのベー
スが内部出力ノードＭ２に接続され、そのコレクタが内
部出力ノードＭ１に接続され、そのエミッタが活性化ト
ランジスタＴ２３のコレクタに接続される。トランジス
タＴ３２は、そのベースが内部出力ノードＭ１に接続さ
れ、そのコレクタが内部出力ノードＭ２に接続され、そ
のエミッタが活性化トランジスタＴ２３のコレクタに接
続される。活性化トランジスタＴ２３のエミッタは、電
流源Ｉ２４を介して第２の電源端子Ｖｅｅに結合され
る。
およびＭ２上の信号電位をラッチするためのラッチ段
と、データ保持回路１５ａの出力インピーダンスが高く
なるのを防止するための電流制御段を備える。ラッチ段
は、エミッタが共通接続されるトランジスタＴ３１およ
びＴ３２と、クロック入力端子Ｃ２に与えられたクロッ
ク信号に応答してこのトランジスタＴ３１およびＴ３２
の共通エミッタを電流源Ｉ２４へ結合する活性化トラン
ジスタＴ２３を含む。トランジスタＴ３１は、そのベー
スが内部出力ノードＭ２に接続され、そのコレクタが内
部出力ノードＭ１に接続され、そのエミッタが活性化ト
ランジスタＴ２３のコレクタに接続される。トランジス
タＴ３２は、そのベースが内部出力ノードＭ１に接続さ
れ、そのコレクタが内部出力ノードＭ２に接続され、そ
のエミッタが活性化トランジスタＴ２３のコレクタに接
続される。活性化トランジスタＴ２３のエミッタは、電
流源Ｉ２４を介して第２の電源端子Ｖｅｅに結合され
る。
【０１５０】電流制御段は、そのアノードが内部出力ノ
ードＭ１に接続され、そのカソードが電流源Ｉ２３を介
して第２の電源端子Ｖｅｅに結合されるダイオードＤ５
と、そのアノードが内部出力ノードＭ２に接続され、そ
のカソードがダイオードＤ５のカソードに接続されかつ
電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合され
るダイオードＤ６を含む。この電流源Ｉ２３を流れる電
流Ｉｂ１は、電流源Ｉ２２を介して流れる電流（エミッ
タフォロワ電流）Ｉｅ１よりも十分小さい。
ードＭ１に接続され、そのカソードが電流源Ｉ２３を介
して第２の電源端子Ｖｅｅに結合されるダイオードＤ５
と、そのアノードが内部出力ノードＭ２に接続され、そ
のカソードがダイオードＤ５のカソードに接続されかつ
電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合され
るダイオードＤ６を含む。この電流源Ｉ２３を流れる電
流Ｉｂ１は、電流源Ｉ２２を介して流れる電流（エミッ
タフォロワ電流）Ｉｅ１よりも十分小さい。
【０１５１】安定化回路１５ｃは、安定化回路１５ａと
同様の構成を備える。すなわち、安定化回路１５ｃは、
クロック入力端子Ｃ２に与えられたクロック信号に応答
して活性化され、内部出力ノードＭ１およびＭ２上の信
号を差動的に増幅する差動段を含む。この差動段は、そ
のベースが内部出力ノードＭ１に接続され、そのコレク
タが抵抗素子ＲＲ３を介して第１の電源端子Ｖｃｃに接
続され、そのエミッタが活性化トランジスタＴ１９のコ
レクタに接続される差動トランジスタＴ１１と、そのベ
ースが内部出力ノードＭ２に接続され、そのコレクタが
抵抗素子ＲＲ４を介して第１の電源端子Ｖｃｃに接続さ
れ、そのエミッタがトランジスタＴ１１のエミッタに接
続されかつ活性化トランジスタＴ１９のコレクタに接続
される差動トランジスタＴ１２と、クロック入力端子Ｃ
２に与えられたクロック信号に応答して導通し、トラン
ジスタＴ１１およびＴ１２の共通エミッタを電流源Ｉ２
５に結合する活性化トランジスタＴ１９を含む。
同様の構成を備える。すなわち、安定化回路１５ｃは、
クロック入力端子Ｃ２に与えられたクロック信号に応答
して活性化され、内部出力ノードＭ１およびＭ２上の信
号を差動的に増幅する差動段を含む。この差動段は、そ
のベースが内部出力ノードＭ１に接続され、そのコレク
タが抵抗素子ＲＲ３を介して第１の電源端子Ｖｃｃに接
続され、そのエミッタが活性化トランジスタＴ１９のコ
レクタに接続される差動トランジスタＴ１１と、そのベ
ースが内部出力ノードＭ２に接続され、そのコレクタが
抵抗素子ＲＲ４を介して第１の電源端子Ｖｃｃに接続さ
れ、そのエミッタがトランジスタＴ１１のエミッタに接
続されかつ活性化トランジスタＴ１９のコレクタに接続
される差動トランジスタＴ１２と、クロック入力端子Ｃ
２に与えられたクロック信号に応答して導通し、トラン
ジスタＴ１１およびＴ１２の共通エミッタを電流源Ｉ２
５に結合する活性化トランジスタＴ１９を含む。
【０１５２】安定化回路１５ｃは、また、差動段により
差動増幅された内部ノードＡ３およびＡ４上に現われた
信号電位に応答して出力端子Ｖｏ１およびＶｏ２を第１
の電源端子Ｖｃｃ上の電圧レベルの高論理レベルへ駆動
するための出力ドライブトランジスタ（プルアップトラ
ンジスタ）Ｔ１３およびＴ１４と、クロック入力端子Ｃ
１に与えられたクロック信号に応答して活性化され、内
部ノードＡ３およびＡ４上の信号電位をラッチするラッ
チ段と、内部出力ノードＭ１およびＭ２上の信号に応答
して出力端子Ｖｏ１およびＶｏ２を、プルアップトラン
ジスタＴ１３およびＴ１４と相補的に動作してエミッタ
フォロワ電流により低論理レベルの電圧レベルへ駆動す
る出力ドライブ段（プルダウン段）を含む。
差動増幅された内部ノードＡ３およびＡ４上に現われた
信号電位に応答して出力端子Ｖｏ１およびＶｏ２を第１
の電源端子Ｖｃｃ上の電圧レベルの高論理レベルへ駆動
するための出力ドライブトランジスタ（プルアップトラ
ンジスタ）Ｔ１３およびＴ１４と、クロック入力端子Ｃ
１に与えられたクロック信号に応答して活性化され、内
部ノードＡ３およびＡ４上の信号電位をラッチするラッ
チ段と、内部出力ノードＭ１およびＭ２上の信号に応答
して出力端子Ｖｏ１およびＶｏ２を、プルアップトラン
ジスタＴ１３およびＴ１４と相補的に動作してエミッタ
フォロワ電流により低論理レベルの電圧レベルへ駆動す
る出力ドライブ段（プルダウン段）を含む。
【０１５３】出力ドライブトランジスタ（プルアップト
ランジスタ）Ｔ１３は、そのベースが内部ノードＡ３を
介してトランジスタＴ１１のコレクタに接続され、その
コレクタが第１の電源端子Ｖｃｃ上の電圧を受けるよう
に接続され、そのエミッタが出力端子Ｖｏ１に接続され
る。出力ドライブトランジスタ（プルアップトランジス
タ）Ｔ１４は、そのベースが内部ノードＡ４を介してト
ランジスタＴ１２のコレクタに接続され、そのコレクタ
が第１の電源端子Ｖｃｃ上の電圧を受けるように接続さ
れ、そのエミッタが出力端子Ｖｏ２に接続される。
ランジスタ）Ｔ１３は、そのベースが内部ノードＡ３を
介してトランジスタＴ１１のコレクタに接続され、その
コレクタが第１の電源端子Ｖｃｃ上の電圧を受けるよう
に接続され、そのエミッタが出力端子Ｖｏ１に接続され
る。出力ドライブトランジスタ（プルアップトランジス
タ）Ｔ１４は、そのベースが内部ノードＡ４を介してト
ランジスタＴ１２のコレクタに接続され、そのコレクタ
が第１の電源端子Ｖｃｃ上の電圧を受けるように接続さ
れ、そのエミッタが出力端子Ｖｏ２に接続される。
【０１５４】ラッチ段はトランジスタＴ１７、Ｔ１８、
Ｔ２０および電流源Ｉ２５を含む。トランジスタＴ１７
は、そのベースが出力端子Ｖｏ２に接続され、そのコレ
クタが内部ノードＡ３に接続され、そのエミッタが活性
化トランジスタＴ２０のコレクタに接続される。トラン
ジスタＴ１８は、そのベースが出力端子Ｖｏ１に接続さ
れ、そのコレクタが内部ノードＡ４に接続され、そのエ
ミッタがトランジスタＴ１７のエミッタに接続されかつ
活性化トランジスタＴ２０のコレクタに接続される。活
性化トランジスタＴ２０は、そのベースがクロック入力
端子Ｃ１に接続され、そのエミッタがトランジスタＴ１
９のエミッタに接続されかつ電流源Ｉ２５を介して第２
の電源端子Ｖｅｅに結合される。
Ｔ２０および電流源Ｉ２５を含む。トランジスタＴ１７
は、そのベースが出力端子Ｖｏ２に接続され、そのコレ
クタが内部ノードＡ３に接続され、そのエミッタが活性
化トランジスタＴ２０のコレクタに接続される。トラン
ジスタＴ１８は、そのベースが出力端子Ｖｏ１に接続さ
れ、そのコレクタが内部ノードＡ４に接続され、そのエ
ミッタがトランジスタＴ１７のエミッタに接続されかつ
活性化トランジスタＴ２０のコレクタに接続される。活
性化トランジスタＴ２０は、そのベースがクロック入力
端子Ｃ１に接続され、そのエミッタがトランジスタＴ１
９のエミッタに接続されかつ電流源Ｉ２５を介して第２
の電源端子Ｖｅｅに結合される。
【０１５５】出力ドライブ段（プルダウン段）は、その
ベースが内部出力ノードＭ１に接続され、そのコレクタ
が出力端子Ｖｏ１に接続され、そのエミッタが活性化ト
ランジスタＴ２２のコレクタに接続される出力ドライブ
トランジスタ（プルダウントランジスタ）Ｔ１５と、そ
のベースが内部出力ノードＭ２に接続され、そのコレク
タが出力端子Ｖｏ２に接続され、そのエミッタがトラン
ジスタＴ１５に接続されかつ活性化トランジスタＴ２２
のコレクタに接続される出力ドライブトランジスタ（プ
ルダウントランジスタ）Ｔ１６と、そのベースがクロッ
ク入力端子Ｃ２に接続され、そのエミッタが安定化回路
１５ａに含まれる活性化トランジスタＴ２１のエミッタ
に接続されかつ電流源Ｉ２２を介して第２の電源端子Ｖ
ｅｅに接続される活性化トランジスタ２２を含む。
ベースが内部出力ノードＭ１に接続され、そのコレクタ
が出力端子Ｖｏ１に接続され、そのエミッタが活性化ト
ランジスタＴ２２のコレクタに接続される出力ドライブ
トランジスタ（プルダウントランジスタ）Ｔ１５と、そ
のベースが内部出力ノードＭ２に接続され、そのコレク
タが出力端子Ｖｏ２に接続され、そのエミッタがトラン
ジスタＴ１５に接続されかつ活性化トランジスタＴ２２
のコレクタに接続される出力ドライブトランジスタ（プ
ルダウントランジスタ）Ｔ１６と、そのベースがクロッ
ク入力端子Ｃ２に接続され、そのエミッタが安定化回路
１５ａに含まれる活性化トランジスタＴ２１のエミッタ
に接続されかつ電流源Ｉ２２を介して第２の電源端子Ｖ
ｅｅに接続される活性化トランジスタ２２を含む。
【０１５６】安定化回路１５ｄは、出力端子Ｖｏ１およ
びＶｏ２上の信号電位を保持するためのラッチ段と、出
力端子Ｖｏ１およびＶｏ２に対する出力インピーダンス
が高くなるのを防止するための出力電流制御段を備え
る。ラッチ段は、そのベースが出力端子Ｖｏ２に接続さ
れ、そのコレクタが出力端子Ｖｏ１に接続され、そのエ
ミッタが活性化トランジスタＴ２４のコレクタに接続さ
れるラッチトランジスタＴ３３と、そのベースが出力端
子Ｖｏ１に接続され、そのコレクタが出力端子Ｖｏ２に
接続され、そのエミッタがラッチトランジスタＴ３３の
エミッタに接続されかつ活性化トランジスタＴ２０のコ
レクタに接続されるラッチトランジスタＴ３４を含む。
活性化トランジスタＴ２４は、そのベースがクロック入
力端子Ｃ１に接続され、そのエミッタが安定化回路１５
ｂに含まれる活性化トランジスタＴ２３のエミッタに接
続されかつ電流源Ｉ２４を介して第２の電源端子Ｖｅｅ
に結合される。
びＶｏ２上の信号電位を保持するためのラッチ段と、出
力端子Ｖｏ１およびＶｏ２に対する出力インピーダンス
が高くなるのを防止するための出力電流制御段を備え
る。ラッチ段は、そのベースが出力端子Ｖｏ２に接続さ
れ、そのコレクタが出力端子Ｖｏ１に接続され、そのエ
ミッタが活性化トランジスタＴ２４のコレクタに接続さ
れるラッチトランジスタＴ３３と、そのベースが出力端
子Ｖｏ１に接続され、そのコレクタが出力端子Ｖｏ２に
接続され、そのエミッタがラッチトランジスタＴ３３の
エミッタに接続されかつ活性化トランジスタＴ２０のコ
レクタに接続されるラッチトランジスタＴ３４を含む。
活性化トランジスタＴ２４は、そのベースがクロック入
力端子Ｃ１に接続され、そのエミッタが安定化回路１５
ｂに含まれる活性化トランジスタＴ２３のエミッタに接
続されかつ電流源Ｉ２４を介して第２の電源端子Ｖｅｅ
に結合される。
【０１５７】出力電流制御段は、そのアノードが出力端
子Ｖｏ１に接続され、そのカソードが電流源Ｉ２６を介
して第２の電源端子Ｖｅｅに結合されるダイオードＤ７
と、そのアノードが出力端子Ｖｏ２に接続され、そのカ
ソードがダイオードＤ７のカソードに接続されかつ電流
源Ｉ２６を介して第２の電源端子Ｖｅｅに結合されるダ
イオードＤ８を含む。
子Ｖｏ１に接続され、そのカソードが電流源Ｉ２６を介
して第２の電源端子Ｖｅｅに結合されるダイオードＤ７
と、そのアノードが出力端子Ｖｏ２に接続され、そのカ
ソードがダイオードＤ７のカソードに接続されかつ電流
源Ｉ２６を介して第２の電源端子Ｖｅｅに結合されるダ
イオードＤ８を含む。
【０１５８】この図１５に示す構成において、用いられ
るトランジスタはすべてＮＰＮバイポーラトランジスタ
であり、また用いられるダイオードはＰＮダイオードで
ある。電流源Ｉ２６の電流駆動力は、電流源Ｉ２４およ
びＩ２２の電流駆動力よりも小さい。
るトランジスタはすべてＮＰＮバイポーラトランジスタ
であり、また用いられるダイオードはＰＮダイオードで
ある。電流源Ｉ２６の電流駆動力は、電流源Ｉ２４およ
びＩ２２の電流駆動力よりも小さい。
【０１５９】次に動作について説明する。まず、クロッ
ク信号端子Ｃ１に与えられるクロック信号が活性状態の
高論理レベルのとき、クロック入力端子Ｃ２に与えられ
るクロック信号は非活性状態の低論理レベルとなる。こ
の状態においては、活性化トランジスタＴ９、Ｔ２１、
Ｔ２０、およびＴ２４が導通状態とされ、一方、活性化
トランジスタＴ１０、Ｔ１９、Ｔ２３、およびＴ２２が
遮断状態とされる。すなわち、入力トランジスタＴ１お
よびＴ２で構成される差動段、トランジスタＴ５および
Ｔ６で構成される出力ドライブ段、トランジスタＴ１７
およびＴ１８で構成されるラッチ段、ならびにトランジ
スタＴ３３およびＴ３４で構成されるラッチ段が活性状
態とされる。すなわち、安定化回路１５ａにおいては、
入力端子Ｖｉ１およびＶｉ２に与えられた相補論理信号
はトランジスタＴ１およびＴ２により差動増幅されてそ
の差動増幅された信号が内部ノードＡ１およびＡ２上に
出力される。この内部ノードＡ１およびＡ２上の信号電
位に応答してプルアップトランジスタ（出力ドライブト
ランジスタ）Ｔ３およびＴ４の一方が導通状態、他方が
遮断状態とされる。同様に、トランジスタＴ５およびＴ
６が入力端子Ｖｉ１およびＶｉ２に与えられた相補論理
信号に応答して一方が導通状態、他方が遮断状態とな
る。今、入力端子Ｖｉ１に与えられる論理信号が高論理
レベルのとき、内部ノードＡ１上の信号電位が低論理レ
ベル、内部ノードＡ２上の信号電位が高論理レベルとな
り、出力ドライブトランジスタ（プルアップトランジス
タ）Ｔ３が遮断状態、出力ドライブトランジスタ（プル
アップトランジスタ）Ｔ４が導通状態とされる。一方、
出力ドライブトランジスタ（プルダウントランジスタ）
Ｔ５が導通状態、出力ドライブトランジスタ（プルダウ
ントランジスタ）Ｔ６が遮断状態とされる。これによ
り、内部出力ノードＭ１が、トランジスタＴ５およびＴ
２１および電流源Ｉ２２を介して流れるエミッタフォロ
ワ電流Ｉｅ１により放電され、その論理レベルが低論理
レベルとなる。一方、内部出力ノードＭ２は、出力ドラ
イブトランジスタ（プルアップトランジスタ）Ｔ４を介
して充電され、その電位レベルが高論理レベルとされ
る。内部出力ノードＭ２が高論理レベルに駆動された状
態においても、ダイオードＤ６が導通状態、ダイオード
Ｄ５が遮断状態とされ、出力ドライブトランジスタ（プ
ルアップトランジスタ：以下、単に出力ドライブトラン
ジスタと称す）には電流源Ｉ２３により小さな電流Ｉｂ
１が流れるため、この出力ドライブトランジスタＴ４は
常時導通状態を維持する。この電流源Ｉ２３を介して流
れる電流Ｉｂ１は、導通状態とされる出力ドライブトラ
ンジスタＴ４が導通状態を維持するのに最小限必要とさ
れる電流値である。これら一連の動作により、クロック
入力端子Ｃ１に与えられるクロック信号が高論理レベル
の活性状態のときには、安定に入力端子Ｖｉ１およびＶ
ｉ２に与えられた相補論理信号に対応する論理の信号が
内部出力ノードＭ１およびＭ２へ出力される。
ク信号端子Ｃ１に与えられるクロック信号が活性状態の
高論理レベルのとき、クロック入力端子Ｃ２に与えられ
るクロック信号は非活性状態の低論理レベルとなる。こ
の状態においては、活性化トランジスタＴ９、Ｔ２１、
Ｔ２０、およびＴ２４が導通状態とされ、一方、活性化
トランジスタＴ１０、Ｔ１９、Ｔ２３、およびＴ２２が
遮断状態とされる。すなわち、入力トランジスタＴ１お
よびＴ２で構成される差動段、トランジスタＴ５および
Ｔ６で構成される出力ドライブ段、トランジスタＴ１７
およびＴ１８で構成されるラッチ段、ならびにトランジ
スタＴ３３およびＴ３４で構成されるラッチ段が活性状
態とされる。すなわち、安定化回路１５ａにおいては、
入力端子Ｖｉ１およびＶｉ２に与えられた相補論理信号
はトランジスタＴ１およびＴ２により差動増幅されてそ
の差動増幅された信号が内部ノードＡ１およびＡ２上に
出力される。この内部ノードＡ１およびＡ２上の信号電
位に応答してプルアップトランジスタ（出力ドライブト
ランジスタ）Ｔ３およびＴ４の一方が導通状態、他方が
遮断状態とされる。同様に、トランジスタＴ５およびＴ
６が入力端子Ｖｉ１およびＶｉ２に与えられた相補論理
信号に応答して一方が導通状態、他方が遮断状態とな
る。今、入力端子Ｖｉ１に与えられる論理信号が高論理
レベルのとき、内部ノードＡ１上の信号電位が低論理レ
ベル、内部ノードＡ２上の信号電位が高論理レベルとな
り、出力ドライブトランジスタ（プルアップトランジス
タ）Ｔ３が遮断状態、出力ドライブトランジスタ（プル
アップトランジスタ）Ｔ４が導通状態とされる。一方、
出力ドライブトランジスタ（プルダウントランジスタ）
Ｔ５が導通状態、出力ドライブトランジスタ（プルダウ
ントランジスタ）Ｔ６が遮断状態とされる。これによ
り、内部出力ノードＭ１が、トランジスタＴ５およびＴ
２１および電流源Ｉ２２を介して流れるエミッタフォロ
ワ電流Ｉｅ１により放電され、その論理レベルが低論理
レベルとなる。一方、内部出力ノードＭ２は、出力ドラ
イブトランジスタ（プルアップトランジスタ）Ｔ４を介
して充電され、その電位レベルが高論理レベルとされ
る。内部出力ノードＭ２が高論理レベルに駆動された状
態においても、ダイオードＤ６が導通状態、ダイオード
Ｄ５が遮断状態とされ、出力ドライブトランジスタ（プ
ルアップトランジスタ：以下、単に出力ドライブトラン
ジスタと称す）には電流源Ｉ２３により小さな電流Ｉｂ
１が流れるため、この出力ドライブトランジスタＴ４は
常時導通状態を維持する。この電流源Ｉ２３を介して流
れる電流Ｉｂ１は、導通状態とされる出力ドライブトラ
ンジスタＴ４が導通状態を維持するのに最小限必要とさ
れる電流値である。これら一連の動作により、クロック
入力端子Ｃ１に与えられるクロック信号が高論理レベル
の活性状態のときには、安定に入力端子Ｖｉ１およびＶ
ｉ２に与えられた相補論理信号に対応する論理の信号が
内部出力ノードＭ１およびＭ２へ出力される。
【０１６０】一方、データ保持段１５ｃにおいては、ラ
ッチ段（トランジスタＴ１７、Ｔ１８、およびＴ２０）
が活性状態とされており、その入力部の差動段は非活性
状態とされる。この状態においては、トランジスタＴ１
１およびＴ１２は差動増幅動作は行なわず、内部出力ノ
ードＭ１およびＭ２に現われた相補論理信号は伝達され
ない。今、出力端子Ｖｏ１が高論理レベル、出力端子Ｖ
ｏ２が低論理レベルとする。この状態では、出力ドライ
ブトランジスタＴ１３が導通状態にあり、内部ノードＡ
３の電位は高論理レベルになり、一方、出力ドライブト
ランジスタＴ１４は遮断状態にあり、内部ノードＡ４の
電位は低論理レベルにある。ラッチ段において、トラン
ジスタＴ１７が遮断状態、トランジスタＴ１８が導通状
態とされ、内部ノードＡ４上の低論理レベルの電位は、
トランジスタＴ１８、活性化トランジスタＴ２０および
電流源Ｉ２５により低論理レベルに維持される。内部ノ
ードＡ３は、トランジスタＴ１７が遮断状態であり、抵
抗素子ＲＲ３により高論理レベルに維持される。
ッチ段（トランジスタＴ１７、Ｔ１８、およびＴ２０）
が活性状態とされており、その入力部の差動段は非活性
状態とされる。この状態においては、トランジスタＴ１
１およびＴ１２は差動増幅動作は行なわず、内部出力ノ
ードＭ１およびＭ２に現われた相補論理信号は伝達され
ない。今、出力端子Ｖｏ１が高論理レベル、出力端子Ｖ
ｏ２が低論理レベルとする。この状態では、出力ドライ
ブトランジスタＴ１３が導通状態にあり、内部ノードＡ
３の電位は高論理レベルになり、一方、出力ドライブト
ランジスタＴ１４は遮断状態にあり、内部ノードＡ４の
電位は低論理レベルにある。ラッチ段において、トラン
ジスタＴ１７が遮断状態、トランジスタＴ１８が導通状
態とされ、内部ノードＡ４上の低論理レベルの電位は、
トランジスタＴ１８、活性化トランジスタＴ２０および
電流源Ｉ２５により低論理レベルに維持される。内部ノ
ードＡ３は、トランジスタＴ１７が遮断状態であり、抵
抗素子ＲＲ３により高論理レベルに維持される。
【０１６１】安定化回路１５ｄにおいては、トランジス
タＴ３４が導通状態、トランジスタＴ３３が遮断状態と
され、出力端子Ｖｏ２は、トランジスタＴ３４、Ｔ２４
および電流源Ｉ２４を介して流れるエミッタフォロワ電
流Ｉｅ２により低論理レベルに維持される。一方、トラ
ンジスタＴ３４は遮断状態にあり、出力端子Ｖｏ１は、
出力ドライブトランジスタＴ１３により高論理レベルに
維持される。このトランジスタＴ３３およびＴ３４を設
けることにより、出力ドライブ段のトランジスタＴ１５
およびＴ１６の非活性時において出力端子Ｖｏ１および
Ｖｏ２におけるエミッタフォロワ電流の流れる経路を与
え、出力端子Ｖｏ１およびＶｏ２における電位を安定に
維持する。ダイオードＤ７およびＤ８は、出力端子Ｖｏ
１が高論理レベルの電位レベルのときには、ダイオード
Ｄ７が導通し、ダイオードＤ８が遮断状態となり、導通
状態にある出力ドライブトランジスタＴ１３に、電流源
Ｉ２６により与えられる微少電流Ｉｂ２の流れを生じさ
せる。これにより、出力端子Ｖｏ１の電位上昇に伴って
出力ドライブトランジスタＴ１３が遮断状態となるのを
防止する。
タＴ３４が導通状態、トランジスタＴ３３が遮断状態と
され、出力端子Ｖｏ２は、トランジスタＴ３４、Ｔ２４
および電流源Ｉ２４を介して流れるエミッタフォロワ電
流Ｉｅ２により低論理レベルに維持される。一方、トラ
ンジスタＴ３４は遮断状態にあり、出力端子Ｖｏ１は、
出力ドライブトランジスタＴ１３により高論理レベルに
維持される。このトランジスタＴ３３およびＴ３４を設
けることにより、出力ドライブ段のトランジスタＴ１５
およびＴ１６の非活性時において出力端子Ｖｏ１および
Ｖｏ２におけるエミッタフォロワ電流の流れる経路を与
え、出力端子Ｖｏ１およびＶｏ２における電位を安定に
維持する。ダイオードＤ７およびＤ８は、出力端子Ｖｏ
１が高論理レベルの電位レベルのときには、ダイオード
Ｄ７が導通し、ダイオードＤ８が遮断状態となり、導通
状態にある出力ドライブトランジスタＴ１３に、電流源
Ｉ２６により与えられる微少電流Ｉｂ２の流れを生じさ
せる。これにより、出力端子Ｖｏ１の電位上昇に伴って
出力ドライブトランジスタＴ１３が遮断状態となるのを
防止する。
【０１６２】クロック入力端子Ｃ１に与えられるクロッ
ク信号が低論理レベルの非活性状態となり、クロック入
力端子Ｃ２に与えられるクロック信号が活性状態の高論
理レベルとされたときには、安定化回路１５ａおよび１
５ｃにおける差動動作およびラッチ動作が切換えられ、
また安定化回路１５ｂおよび１５ｄにおいてラッチ動作
の活性／非活性状態が切換えられる。すなわち、データ
保持回路１５ａにおいては、トランジスタＴ７およびＴ
８により、内部ノードＡ１およびＡ２の信号電位のラッ
チが行なわれる。安定化回路１５ｂにおいては、トラン
ジスタＴ３１およびＴ３２における内部出力ノードＭ１
およびＭ２の信号電位のラッチが行なわれる。このとき
ダイオードＤ５およびＤ６は、内部出力ノードＭ１また
はＭ２の一方に微少電流の流れを生じさせる動作を持続
する。
ク信号が低論理レベルの非活性状態となり、クロック入
力端子Ｃ２に与えられるクロック信号が活性状態の高論
理レベルとされたときには、安定化回路１５ａおよび１
５ｃにおける差動動作およびラッチ動作が切換えられ、
また安定化回路１５ｂおよび１５ｄにおいてラッチ動作
の活性／非活性状態が切換えられる。すなわち、データ
保持回路１５ａにおいては、トランジスタＴ７およびＴ
８により、内部ノードＡ１およびＡ２の信号電位のラッ
チが行なわれる。安定化回路１５ｂにおいては、トラン
ジスタＴ３１およびＴ３２における内部出力ノードＭ１
およびＭ２の信号電位のラッチが行なわれる。このとき
ダイオードＤ５およびＤ６は、内部出力ノードＭ１また
はＭ２の一方に微少電流の流れを生じさせる動作を持続
する。
【０１６３】データ保持回路１５ｃにおいては、トラン
ジスタＴ１１およびＴ１２により差動増幅動作が行なわ
れ、内部出力ノードＭ１およびＭ２に現われた相補論理
の内部信号を差動的に増幅して内部ノードＡ３およびＡ
４へ伝達する。ラッチ段（トランジスタＴ１７およびＴ
１８）は非活性状態にあり、出力ドライブトランジスタ
Ｔ１３およびＴ１４は、この新たに内部ノードＡ３およ
びＡ４に伝達された信号電位に応答してその導通状態／
遮断状態が決定される。また出力ドライブトランジスタ
Ｔ１５およびＴ１６も同様、この内部出力ノードＭ１お
よびＭ２上の相補論理の信号に応答して一方が導通状
態、他方が遮断状態とされる。出力ドライブトランジス
タＴ１３およびＴ１５は一方が導通状態、他方が遮断状
態となり、また出力ドライブトランジスタＴ１４および
Ｔ１６は、一方が導通状態、他方が遮断状態とされる。
安定化回路１５ｄにおいては、ラッチ段（トランジスタ
Ｔ３３およびＴ３４）が非活性状態とされる。この状態
において、ダイオードＤ７およびＤ８による出力安定化
が行なわれる。すなわち、先のラッチ時の動作と同様、
出力端子Ｖｏ１およびＶｏ２に新たに現われた相補論理
の出力信号に従ってダイオードＤ７およびＤ８の一方が
導通状態とされ、導通状態となる出力ドライブトランジ
スタの一方に微少電流の流れを生じさせる。
ジスタＴ１１およびＴ１２により差動増幅動作が行なわ
れ、内部出力ノードＭ１およびＭ２に現われた相補論理
の内部信号を差動的に増幅して内部ノードＡ３およびＡ
４へ伝達する。ラッチ段（トランジスタＴ１７およびＴ
１８）は非活性状態にあり、出力ドライブトランジスタ
Ｔ１３およびＴ１４は、この新たに内部ノードＡ３およ
びＡ４に伝達された信号電位に応答してその導通状態／
遮断状態が決定される。また出力ドライブトランジスタ
Ｔ１５およびＴ１６も同様、この内部出力ノードＭ１お
よびＭ２上の相補論理の信号に応答して一方が導通状
態、他方が遮断状態とされる。出力ドライブトランジス
タＴ１３およびＴ１５は一方が導通状態、他方が遮断状
態となり、また出力ドライブトランジスタＴ１４および
Ｔ１６は、一方が導通状態、他方が遮断状態とされる。
安定化回路１５ｄにおいては、ラッチ段（トランジスタ
Ｔ３３およびＴ３４）が非活性状態とされる。この状態
において、ダイオードＤ７およびＤ８による出力安定化
が行なわれる。すなわち、先のラッチ時の動作と同様、
出力端子Ｖｏ１およびＶｏ２に新たに現われた相補論理
の出力信号に従ってダイオードＤ７およびＤ８の一方が
導通状態とされ、導通状態となる出力ドライブトランジ
スタの一方に微少電流の流れを生じさせる。
【０１６４】以上のように、出力ドライブトランジスタ
Ｔ５およびＴ６からなる出力ドライブ段と、ラッチトラ
ンジスタＴ３１およびＴ３２からなるラッチ段を相補的
に活性状態とすることにより、内部出力ノードＭ１およ
びＭ２に常時安定にエミッタフォロワ電流を流すことが
でき、内部出力ノードＭ１およびＭ２上の信号電位を安
定に保持することができる。またダイオードＤ５および
Ｄ６および電流源Ｉ２３を設けることにより、導通状態
とされるべき出力ドライブトランジスタＴ３またはＴ４
に常時電流の流れを生じさせることができ、出力が高イ
ンピーダンス状態となるのを防止することができる。こ
れは、またデータ保持回路１５ｃおよび安定化回路１５
ｄにおいても同様である。
Ｔ５およびＴ６からなる出力ドライブ段と、ラッチトラ
ンジスタＴ３１およびＴ３２からなるラッチ段を相補的
に活性状態とすることにより、内部出力ノードＭ１およ
びＭ２に常時安定にエミッタフォロワ電流を流すことが
でき、内部出力ノードＭ１およびＭ２上の信号電位を安
定に保持することができる。またダイオードＤ５および
Ｄ６および電流源Ｉ２３を設けることにより、導通状態
とされるべき出力ドライブトランジスタＴ３またはＴ４
に常時電流の流れを生じさせることができ、出力が高イ
ンピーダンス状態となるのを防止することができる。こ
れは、またデータ保持回路１５ｃおよび安定化回路１５
ｄにおいても同様である。
【０１６５】この図１５に示すデータ保持機能を備える
回路は、基本的に図１２に示すエミッタ結合型論理回路
のそれと同じであり、先に図１２以降において説明した
回路と同じ効果を実現することができる。特に、出力ド
ライブ段を入力端子Ｖｉ１およびＶｉ２に与えられる相
補論理信号で直接駆動し、また相補内部出力ノードＭ１
およびＭ２上の信号により出力ドライブトランジスタＴ
１５およびＴ１６を直接駆動することにより、これらの
出力ドライブトランジスタへ与えられる差動信号の振幅
を十分大きくすることができ、安定かつ高速で動作する
データ保持回路を実現することができる。また、ダイオ
ードＤ５〜Ｄ８を用いて内部出力ノードおよび出力端子
の信号電位の安定化を図るため、簡易な回路構成で出力
安定を実現することができる。このダイオードＤ５、Ｄ
６および電流源Ｉ２３、またはダイオードＤ７、Ｄ８お
よび電流源Ｉ２６の構成に代えて先の図１２ないし図１
４で示す構成を利用することもできる。
回路は、基本的に図１２に示すエミッタ結合型論理回路
のそれと同じであり、先に図１２以降において説明した
回路と同じ効果を実現することができる。特に、出力ド
ライブ段を入力端子Ｖｉ１およびＶｉ２に与えられる相
補論理信号で直接駆動し、また相補内部出力ノードＭ１
およびＭ２上の信号により出力ドライブトランジスタＴ
１５およびＴ１６を直接駆動することにより、これらの
出力ドライブトランジスタへ与えられる差動信号の振幅
を十分大きくすることができ、安定かつ高速で動作する
データ保持回路を実現することができる。また、ダイオ
ードＤ５〜Ｄ８を用いて内部出力ノードおよび出力端子
の信号電位の安定化を図るため、簡易な回路構成で出力
安定を実現することができる。このダイオードＤ５、Ｄ
６および電流源Ｉ２３、またはダイオードＤ７、Ｄ８お
よび電流源Ｉ２６の構成に代えて先の図１２ないし図１
４で示す構成を利用することもできる。
【０１６６】［実施例１５］図１６は、この発明の第１
５の実施例であるエミッタ結合型論理回路を利用するデ
ータラッチ回路の構成を示す図である。図１６に示すデ
ータラッチ回路１６は、安定化回路１６ｂおよび１６ｄ
の構成を除いて図１５に示すデータラッチ回路と同じ構
成を備える。このデータラッチ回路１６のデータ保持回
路１５ａおよび１５ｃの構成は、図１５に示す回路と同
じ構成であり、対応する部分には同一の参照番号を付
し、その詳細説明は省略する。
５の実施例であるエミッタ結合型論理回路を利用するデ
ータラッチ回路の構成を示す図である。図１６に示すデ
ータラッチ回路１６は、安定化回路１６ｂおよび１６ｄ
の構成を除いて図１５に示すデータラッチ回路と同じ構
成を備える。このデータラッチ回路１６のデータ保持回
路１５ａおよび１５ｃの構成は、図１５に示す回路と同
じ構成であり、対応する部分には同一の参照番号を付
し、その詳細説明は省略する。
【０１６７】内部出力ノードＭ１およびＭ２上の信号電
位を安定化しかつ保持するための安定化回路１６ｂは、
一方端が内部出力ノードＭ１に接続される抵抗素子ＲＲ
５と、その一方端が内部出力ノードＭ２に接続されかつ
その他方端が抵抗素子ＲＲ５の他方端に接続される抵抗
素子ＲＲ６と、そのベースがクロック信号入力端子Ｃ２
に接続され、そのコレクタが抵抗素子ＲＲ５およびＲＲ
６の他方端に接続され、そのエミッタが電流源Ｉ２８を
介して第２の電源端子Ｖｅｅに結合される活性化トラン
ジスタＴ２３を含む。電流源Ｉ２８は、電流源Ｉ２２と
ほぼ同じ電流駆動力を有する。
位を安定化しかつ保持するための安定化回路１６ｂは、
一方端が内部出力ノードＭ１に接続される抵抗素子ＲＲ
５と、その一方端が内部出力ノードＭ２に接続されかつ
その他方端が抵抗素子ＲＲ５の他方端に接続される抵抗
素子ＲＲ６と、そのベースがクロック信号入力端子Ｃ２
に接続され、そのコレクタが抵抗素子ＲＲ５およびＲＲ
６の他方端に接続され、そのエミッタが電流源Ｉ２８を
介して第２の電源端子Ｖｅｅに結合される活性化トラン
ジスタＴ２３を含む。電流源Ｉ２８は、電流源Ｉ２２と
ほぼ同じ電流駆動力を有する。
【０１６８】安定化回路１６ｄは、出力端子Ｖｏ１に接
続される一方端を有する抵抗素子ＲＲ７と、出力端子Ｖ
ｏ２に接続される一方端と抵抗素子ＲＲ７の他方端に接
続される他方端を有する抵抗素子ＲＲ８と、クロック入
力端子Ｃ１に接続されるベースと、抵抗素子ＲＲ７およ
びＲＲ８の他方端に接続されるコレクタと、電流源Ｉ２
８を介して第２の電源端子Ｖｅｅに結合されるエミッタ
を有する活性化トランジスタＴ２４を含む。
続される一方端を有する抵抗素子ＲＲ７と、出力端子Ｖ
ｏ２に接続される一方端と抵抗素子ＲＲ７の他方端に接
続される他方端を有する抵抗素子ＲＲ８と、クロック入
力端子Ｃ１に接続されるベースと、抵抗素子ＲＲ７およ
びＲＲ８の他方端に接続されるコレクタと、電流源Ｉ２
８を介して第２の電源端子Ｖｅｅに結合されるエミッタ
を有する活性化トランジスタＴ２４を含む。
【０１６９】活性化トランジスタＴ２３およびＴ２４
は、ＮＰＮバイポーラトランジスタで構成され、そのベ
ースへ与えられる信号が高論理レベルのときに動作状態
とされる。
は、ＮＰＮバイポーラトランジスタで構成され、そのベ
ースへ与えられる信号が高論理レベルのときに動作状態
とされる。
【０１７０】次に動作について説明する。データ保持回
路１５ａおよび１５ｃの動作は、図１５に示すデータ保
持回路１５ａおよび１５ｃと同じであり、安定化回路１
６ｂおよび１６ｄの動作について説明する。
路１５ａおよび１５ｃの動作は、図１５に示すデータ保
持回路１５ａおよび１５ｃと同じであり、安定化回路１
６ｂおよび１６ｄの動作について説明する。
【０１７１】クロック入力端子Ｃ１に与えられるクロッ
ク信号が高論理レベルのとき、信号入力端子Ｖｉ１およ
びＶｉ２に与えられた相補論理の入力信号に従って、ト
ランジスタＴ５およびＴ６の一方が導通状態、他方が遮
断状態となる。出力ドライブトランジスタＴ３およびＴ
４は、またトランジスタＴ１およびＴ２の差動増幅信号
（ノードＡ１およびＡ２の電位）に応答して一方が導通
状態、他方が遮断状態とされる。これにより、内部出力
ノードＭ１およびＭ２の一方が高論理レベル、他方が低
論理レベルとなる。今、出力ドライブトランジスタＴ３
が導通状態、出力ドライブトランジスタＴ４が遮断状態
の状態を考える。この場合には、プルダウン用のトラン
ジスタＴ５は遮断状態、トランジスタＴ６が導通状態で
ある。内部出力ノードＭ１が出力ドライブトランジスタ
Ｔ３を介して充電されてその電位が高論理レベルとな
る。一方、内部出力ノードＭ２は、トランジスタＴ６、
Ｔ２１および電流源Ｉ２２により放電され、その電位レ
ベルは低論理レベルとなる。安定化回路１６ｂにおいて
は、活性化トランジスタＴ２３が遮断状態である。この
状態においては、内部出力ノードＭ１の電位が高論理レ
ベル、内部出力ノードＭ２の電位が低論理レベルであ
る。内部出力ノードＭ１およびＭ２の間に抵抗素子ＲＲ
５およびＲＲ６が直列に接続されるため、出力ドライブ
トランジスタＴ３からの電流が、抵抗素子ＲＲ５および
ＲＲ６を介して導通状態のトランジスタＴ６、トランジ
スタＴ２１および電流源Ｉ２２を介して流れる。抵抗素
子ＲＲ５およびＲＲ６の抵抗値は十分高く、内部出力ノ
ードＭ１から抵抗素子ＲＲ５およびＲＲ６を介して内部
出力ノードＭ２へ流れる電流は微少電流である。これに
より、導通状態の出力ドライブトランジスタＴ３には常
時電流が流れることになり、トランジスタＴ３は常時導
通状態を維持することができる。このトランジスタＴ３
から抵抗素子ＲＲ５およびＲＲ６を介して内部出力ノー
ドＭ２へ与えられる微少電流により、出力ドライブトラ
ンジスタＴ４を介して流れる電流が低下し、これにより
電流源Ｉ２２を介して流れるエミッタフォロワ電流Ｉｅ
は一定値を維持する。ここで、出力ドライブトランジス
タＴ４は、遮断状態においても、電流を供給している
（完全な非導通状態とはされていない）。
ク信号が高論理レベルのとき、信号入力端子Ｖｉ１およ
びＶｉ２に与えられた相補論理の入力信号に従って、ト
ランジスタＴ５およびＴ６の一方が導通状態、他方が遮
断状態となる。出力ドライブトランジスタＴ３およびＴ
４は、またトランジスタＴ１およびＴ２の差動増幅信号
（ノードＡ１およびＡ２の電位）に応答して一方が導通
状態、他方が遮断状態とされる。これにより、内部出力
ノードＭ１およびＭ２の一方が高論理レベル、他方が低
論理レベルとなる。今、出力ドライブトランジスタＴ３
が導通状態、出力ドライブトランジスタＴ４が遮断状態
の状態を考える。この場合には、プルダウン用のトラン
ジスタＴ５は遮断状態、トランジスタＴ６が導通状態で
ある。内部出力ノードＭ１が出力ドライブトランジスタ
Ｔ３を介して充電されてその電位が高論理レベルとな
る。一方、内部出力ノードＭ２は、トランジスタＴ６、
Ｔ２１および電流源Ｉ２２により放電され、その電位レ
ベルは低論理レベルとなる。安定化回路１６ｂにおいて
は、活性化トランジスタＴ２３が遮断状態である。この
状態においては、内部出力ノードＭ１の電位が高論理レ
ベル、内部出力ノードＭ２の電位が低論理レベルであ
る。内部出力ノードＭ１およびＭ２の間に抵抗素子ＲＲ
５およびＲＲ６が直列に接続されるため、出力ドライブ
トランジスタＴ３からの電流が、抵抗素子ＲＲ５および
ＲＲ６を介して導通状態のトランジスタＴ６、トランジ
スタＴ２１および電流源Ｉ２２を介して流れる。抵抗素
子ＲＲ５およびＲＲ６の抵抗値は十分高く、内部出力ノ
ードＭ１から抵抗素子ＲＲ５およびＲＲ６を介して内部
出力ノードＭ２へ流れる電流は微少電流である。これに
より、導通状態の出力ドライブトランジスタＴ３には常
時電流が流れることになり、トランジスタＴ３は常時導
通状態を維持することができる。このトランジスタＴ３
から抵抗素子ＲＲ５およびＲＲ６を介して内部出力ノー
ドＭ２へ与えられる微少電流により、出力ドライブトラ
ンジスタＴ４を介して流れる電流が低下し、これにより
電流源Ｉ２２を介して流れるエミッタフォロワ電流Ｉｅ
は一定値を維持する。ここで、出力ドライブトランジス
タＴ４は、遮断状態においても、電流を供給している
（完全な非導通状態とはされていない）。
【０１７２】クロック入力端子Ｃ１に与えられるクロッ
ク信号が低論理レベルとされ、活性化トランジスタＴ２
１が遮断状態となると、クロック入力端子Ｃ２へ与えら
れるクロック信号が高論理レベルとなり、活性化トラン
ジスタＴ２３が導通状態とされる。この状態において
は、抵抗素子ＲＲ５およびＲＲ６が共通に電流源Ｉ２８
に接続される。電流源Ｉ２８を介して流れる電流は小さ
な値の電流Ｉｂである。この状態においては、トランジ
スタＴ５およびＴ６には電流が流れない（活性化トラン
ジスタＴ２１が非導通状態にある）。したがって、抵抗
素子ＲＲ５およびＲＲ６には、この内部出力ノードＭ１
およびＭ２の電位に従って決定される電流が流れる。
今、内部出力ノードＭ１の高論理レベルの電圧をＶＨ、
内部出力ノードＭ２の低論理レベルの電位をＶＬとし、
抵抗素子ＲＲ５およびＲＲ６の抵抗値をともにＲとする
と、抵抗素子ＲＲ５およびＲＲ６には次式で表わされる
電流が流れる。
ク信号が低論理レベルとされ、活性化トランジスタＴ２
１が遮断状態となると、クロック入力端子Ｃ２へ与えら
れるクロック信号が高論理レベルとなり、活性化トラン
ジスタＴ２３が導通状態とされる。この状態において
は、抵抗素子ＲＲ５およびＲＲ６が共通に電流源Ｉ２８
に接続される。電流源Ｉ２８を介して流れる電流は小さ
な値の電流Ｉｂである。この状態においては、トランジ
スタＴ５およびＴ６には電流が流れない（活性化トラン
ジスタＴ２１が非導通状態にある）。したがって、抵抗
素子ＲＲ５およびＲＲ６には、この内部出力ノードＭ１
およびＭ２の電位に従って決定される電流が流れる。
今、内部出力ノードＭ１の高論理レベルの電圧をＶＨ、
内部出力ノードＭ２の低論理レベルの電位をＶＬとし、
抵抗素子ＲＲ５およびＲＲ６の抵抗値をともにＲとする
と、抵抗素子ＲＲ５およびＲＲ６には次式で表わされる
電流が流れる。
【０１７３】 ＲＲ５：｛Ｉｂ＋（ＶＨ−ＶＬ）／Ｒ｝／２ ＲＲ６：｛Ｉｂ−（ＶＨ−ＶＬ）／Ｒ｝／２ 出力ドライブトランジスタＴ３およびＴ４には常時微少
電流が流れるため、導通状態とすべき出力ドライブトラ
ンジスタが常時導通状態を維持することができる。また
このとき、抵抗素子ＲＲ５およびＲＲ６を流れる電流
は、この内部出力ノードＭ１およびＭ２の信号電位に応
じて決定されており、したがってこの内部出力ノードＭ
１およびＭ２における電位差が小さくなることはなく、
安定に内部出力ノードＭ１およびＭ２の信号電位を維持
することができる。
電流が流れるため、導通状態とすべき出力ドライブトラ
ンジスタが常時導通状態を維持することができる。また
このとき、抵抗素子ＲＲ５およびＲＲ６を流れる電流
は、この内部出力ノードＭ１およびＭ２の信号電位に応
じて決定されており、したがってこの内部出力ノードＭ
１およびＭ２における電位差が小さくなることはなく、
安定に内部出力ノードＭ１およびＭ２の信号電位を維持
することができる。
【０１７４】安定化回路１６ｄにおいても、安定化回路
１６ｂと同じ動作が行なわれる。ただし、安定化回路１
６ｄはクロック入力端子Ｃ１へ与えられるクロック信号
に応答してその動作態様が決定されており、その動作状
態は、安定化回路１６ｂと相補的なものとなる。電流源
Ｉ２８は、交互に安定化回路１６ｂおよび１６ｄにより
利用されるため、簡易な回路構成で、かつ低消費電流で
安定に相補論理の入力信号を取込みかつラッチして出力
するラッチ回路を実現することができる。また、電流源
Ｉ２２はデータ保持回路１５ａおよび１５ｃにより交互
に利用される。データ保持回路１５ａおよび１５ｃは、
交互に活性化されるため、２つの回路段を設けても、一
方のデータ保持回路のみが電流源を使用するため、消費
電流を低減することができる。
１６ｂと同じ動作が行なわれる。ただし、安定化回路１
６ｄはクロック入力端子Ｃ１へ与えられるクロック信号
に応答してその動作態様が決定されており、その動作状
態は、安定化回路１６ｂと相補的なものとなる。電流源
Ｉ２８は、交互に安定化回路１６ｂおよび１６ｄにより
利用されるため、簡易な回路構成で、かつ低消費電流で
安定に相補論理の入力信号を取込みかつラッチして出力
するラッチ回路を実現することができる。また、電流源
Ｉ２２はデータ保持回路１５ａおよび１５ｃにより交互
に利用される。データ保持回路１５ａおよび１５ｃは、
交互に活性化されるため、２つの回路段を設けても、一
方のデータ保持回路のみが電流源を使用するため、消費
電流を低減することができる。
【０１７５】この図１６に示す構成においても、図１５
に示す第１５の実施例と同様の効果を実現することがで
きる。
に示す第１５の実施例と同様の効果を実現することがで
きる。
【０１７６】［その他の変更例］上記図１ないし図１６
に示す構成においては、トランジスタとしては、ＮＰＮ
バイポーラトランジスタのみが利用されており、第１の
電源端子Ｖｃｃから第２の電源端子Ｖｅｅへ電流が流れ
るように構成されている。このとき、第１の電源端子Ｖ
ｃｃの電位が第２の電源端子Ｖｅｅの電圧よりも低い場
合には、先の実施例すべてにおいて、ＮＰＮバイポーラ
トランジスタに代えてＰＮＰバイポーラトランジスタを
用いることにより同様の動作を実現することができる。
ダイオードは、そのアノードとカソードとが逆転され
る。
に示す構成においては、トランジスタとしては、ＮＰＮ
バイポーラトランジスタのみが利用されており、第１の
電源端子Ｖｃｃから第２の電源端子Ｖｅｅへ電流が流れ
るように構成されている。このとき、第１の電源端子Ｖ
ｃｃの電位が第２の電源端子Ｖｅｅの電圧よりも低い場
合には、先の実施例すべてにおいて、ＮＰＮバイポーラ
トランジスタに代えてＰＮＰバイポーラトランジスタを
用いることにより同様の動作を実現することができる。
ダイオードは、そのアノードとカソードとが逆転され
る。
【０１７７】また上記実施例のいずれにおいても、バイ
ポーラトランジスタが用いられているが、これはＭＯＳ
トランジスタのような絶縁ゲート型電界効果トランジス
タ、およびガリウム・ヒ素により構成されるＭＥＳＦＥ
Ｔ（金属−半導体電界効果型トランジスタ）などのトラ
ンジスタを用いても同様の効果を得ることができる。絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）を用い
る場合には、ソース結合型論理回路、または電流モード
型論理回路が構成される。これらのエミッタ結合型論理
回路、ソース結合型論理回路、および電流モード型論理
回路を総称して電流切換型論理回路と称す。
ポーラトランジスタが用いられているが、これはＭＯＳ
トランジスタのような絶縁ゲート型電界効果トランジス
タ、およびガリウム・ヒ素により構成されるＭＥＳＦＥ
Ｔ（金属−半導体電界効果型トランジスタ）などのトラ
ンジスタを用いても同様の効果を得ることができる。絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）を用い
る場合には、ソース結合型論理回路、または電流モード
型論理回路が構成される。これらのエミッタ結合型論理
回路、ソース結合型論理回路、および電流モード型論理
回路を総称して電流切換型論理回路と称す。
【０１７８】また、１段の論理回路において、入力端子
Ｖｉ１およびＶｉ２へ与えられる論理信号の論理が反転
されて出力端子Ｖｏ１およびＶｏ２へ伝達されている。
たとえば、入力端子Ｖｉ１に高論理レベルの信号が出力
された場合には、出力端子Ｖｏ１に低論理レベルが出力
される。この場合、回路はバッファ機能を有するように
構成されてもよい。すなわち、入力端子Ｖｉ１に高論理
レベルの信号が与えられたとき、出力端子Ｖｏ１に高論
理レベルの信号が出力されるように構成されてもよい。
Ｖｉ１およびＶｉ２へ与えられる論理信号の論理が反転
されて出力端子Ｖｏ１およびＶｏ２へ伝達されている。
たとえば、入力端子Ｖｉ１に高論理レベルの信号が出力
された場合には、出力端子Ｖｏ１に低論理レベルが出力
される。この場合、回路はバッファ機能を有するように
構成されてもよい。すなわち、入力端子Ｖｉ１に高論理
レベルの信号が与えられたとき、出力端子Ｖｏ１に高論
理レベルの信号が出力されるように構成されてもよい。
【０１７９】
【発明の効果】以上のように、この発明によれば、１つ
の出力端子について出力信号が低論理レベルから高論理
レベルに変化するときエミッタフォロワ電流が減少し、
出力信号が高論理レベルから低論理レベルに変化すると
きエミッタフォロワ電流が増加するようにしたので、負
荷駆動能力が向上し、またこの増減によりエミッタフォ
ロワ電流を小さくすることができ、消費電力を削減する
ことができる。また、プルダウントランジスタのベース
電位振幅がほぼ入力信号の論理振幅に等しくなるので、
回路は安定に動作する。また、回路は同一導電型トラン
ジスタと抵抗のみで構成可能であり、容量結合用の容量
素子やＰＮＰトランジスタやショットキダイオードなど
の特殊な素子を必要としないため、ウェハプロセスが複
雑になって製造コストが増加することがない。また、相
補出力信号も容易に得られる。また出力電流制御段によ
り、出力インピーダンスが高くなって出力が不安定にな
るのを防止できる。
の出力端子について出力信号が低論理レベルから高論理
レベルに変化するときエミッタフォロワ電流が減少し、
出力信号が高論理レベルから低論理レベルに変化すると
きエミッタフォロワ電流が増加するようにしたので、負
荷駆動能力が向上し、またこの増減によりエミッタフォ
ロワ電流を小さくすることができ、消費電力を削減する
ことができる。また、プルダウントランジスタのベース
電位振幅がほぼ入力信号の論理振幅に等しくなるので、
回路は安定に動作する。また、回路は同一導電型トラン
ジスタと抵抗のみで構成可能であり、容量結合用の容量
素子やＰＮＰトランジスタやショットキダイオードなど
の特殊な素子を必要としないため、ウェハプロセスが複
雑になって製造コストが増加することがない。また、相
補出力信号も容易に得られる。また出力電流制御段によ
り、出力インピーダンスが高くなって出力が不安定にな
るのを防止できる。
【図１】 この発明の第１の実施例によるエミッタ結合
型論理回路の構成を示す回路図である。
型論理回路の構成を示す回路図である。
【図２】 この発明の第２の実施例によるエミッタ結合
型論理回路の構成を示す回路図である。
型論理回路の構成を示す回路図である。
【図３】 この発明の第３の実施例によるエミッタ結合
型論理回路の構成を示す回路図である。
型論理回路の構成を示す回路図である。
【図４】 この発明の第４の実施例によるエミッタ結合
型論理回路の構成を示す回路図である。
型論理回路の構成を示す回路図である。
【図５】 この発明の第５の実施例によるエミッタ結合
型論理回路の構成を示す回路図である。
型論理回路の構成を示す回路図である。
【図６】 この発明の第６の実施例によるエミッタ結合
型論理回路の構成を示す回路図である。
型論理回路の構成を示す回路図である。
【図７】 この発明の第７の実施例によるエミッタ結合
型論理回路の構成を示す回路図である。
型論理回路の構成を示す回路図である。
【図８】 この発明の第７の実施例の変形例によるエミ
ッタ結合型論理回路の構成を示す回路図である。
ッタ結合型論理回路の構成を示す回路図である。
【図９】 この発明の第８の実施例によるラッチ回路の
構成を示す回路図である。
構成を示す回路図である。
【図１０】 この発明の第９の実施例によるＮＯＲ論理
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図１１】 この発明の第１０の実施例であるエミッタ
結合型論理回路の構成を示す回路図である。
結合型論理回路の構成を示す回路図である。
【図１２】 この発明の第１１の実施例であるエミッタ
結合型論理回路の構成を示す回路図である。
結合型論理回路の構成を示す回路図である。
【図１３】 この発明の第１２の実施例であるエミッタ
結合型論理回路の構成を示す回路図である。
結合型論理回路の構成を示す回路図である。
【図１４】 この発明の第１３の実施例であるエミッタ
結合型論理回路の構成を示す回路図である。
結合型論理回路の構成を示す回路図である。
【図１５】 この発明の第１４の実施例であるデータラ
ッチ回路の構成を示す回路図である。
ッチ回路の構成を示す回路図である。
【図１６】 この発明の第１５の実施例であるデータラ
ッチ回路の構成を示す回路図である。
ッチ回路の構成を示す回路図である。
【図１７】 従来のエミッタ結合型論理回路３１の構成
を示す回路図である。
を示す回路図である。
【図１８】 従来の他のエミッタ結合型論理回路３２の
構成を示す回路図である。
構成を示す回路図である。
【図１９】 従来のさらに他のエミッタ結合型論理回路
３３の構成を示す回路図である。
３３の構成を示す回路図である。
【図２０】 従来のさらに他のエミッタ結合型論理回路
３４の構成を示す回路図である。
３４の構成を示す回路図である。
１〜８ エミッタ結合型論理回路、９ ラッチ回路、１
０ ＮＯＲ論理回路、Ｑ１，Ｑ２，Ｑ１５，Ｑ１６，Ｑ
２５，Ｑ２６ マルチエミッタトランジスタ、Ｑ３，Ｑ
４ プルアップトランジスタ、Ｑ５，Ｑ６，Ｑ１７，Ｑ
１８ プルダウントランジスタ、Ｑ７，Ｑ１０，Ｑ１
３，Ｑ１４ 入力トランジスタ、Ｑ８，Ｑ９，Ｑ２７
リファレンストランジスタ、Ｒ１〜Ｒ２０ 抵抗、Ｉ１
〜Ｉ１３電流源、Ｖｉ１，Ｖｉ１ａ，Ｖｉ１ｂ，Ｖｉ２
入力端子、Ｖｏ，Ｖｏ１，Ｖｏ２ 出力端子、ＣＬ，
ＣＬ１，ＣＬ２ 負荷容量、Ｔ１，Ｔ２，Ｔ１１，Ｔ１
２入力トランジスタ、Ｔ３〜Ｔ６，Ｔ１３〜Ｔ１６ 出
力ドライブトランジスタ、Ｔ７，Ｔ８ 安定化トランジ
スタ、Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３７，Ｔ３
８ ラッチトランジスタ、Ｄ１〜Ｄ８ ダイオード、Ｔ
１７，Ｔ１８ ラッチトランジスタ、Ｔ９，Ｔ１０，Ｔ
１９〜Ｔ２４ 活性化トランジスタ、Ｉ２１〜Ｉ２６
電流源、ＲＲ１〜ＲＲ８ 抵抗素子。
０ ＮＯＲ論理回路、Ｑ１，Ｑ２，Ｑ１５，Ｑ１６，Ｑ
２５，Ｑ２６ マルチエミッタトランジスタ、Ｑ３，Ｑ
４ プルアップトランジスタ、Ｑ５，Ｑ６，Ｑ１７，Ｑ
１８ プルダウントランジスタ、Ｑ７，Ｑ１０，Ｑ１
３，Ｑ１４ 入力トランジスタ、Ｑ８，Ｑ９，Ｑ２７
リファレンストランジスタ、Ｒ１〜Ｒ２０ 抵抗、Ｉ１
〜Ｉ１３電流源、Ｖｉ１，Ｖｉ１ａ，Ｖｉ１ｂ，Ｖｉ２
入力端子、Ｖｏ，Ｖｏ１，Ｖｏ２ 出力端子、ＣＬ，
ＣＬ１，ＣＬ２ 負荷容量、Ｔ１，Ｔ２，Ｔ１１，Ｔ１
２入力トランジスタ、Ｔ３〜Ｔ６，Ｔ１３〜Ｔ１６ 出
力ドライブトランジスタ、Ｔ７，Ｔ８ 安定化トランジ
スタ、Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３７，Ｔ３
８ ラッチトランジスタ、Ｄ１〜Ｄ８ ダイオード、Ｔ
１７，Ｔ１８ ラッチトランジスタ、Ｔ９，Ｔ１０，Ｔ
１９〜Ｔ２４ 活性化トランジスタ、Ｉ２１〜Ｉ２６
電流源、ＲＲ１〜ＲＲ８ 抵抗素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 公大 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内
Claims (24)
- 【請求項１】 それぞれに相補論理信号が入力される第
１および第２の入力ノードと、前記相補論理信号に対応
する信号が出力される第１および第２の出力ノードと、
一方および他方動作電源電圧をそれぞれ供給する第１お
よび第２の電源ノードとを備える電流切換型論理回路で
あって、 それぞれが第１および第２の一方側導通ノードを有する
第１および第２のマルチノードトランジスタ、ならびに
第１、第２および第３の電流源を含み、前記第１および
第２のマルチノードトランジスタは、それぞれの制御電
極ノードが前記第１および第２の入力ノードに接続さ
れ、それぞれの他方側導通ノードが前記第１の電源ノー
ドの電圧を受けるように結合され、それぞれの第１の一
方側導通ノードが前記第１および第２の電流源を介して
前記第２の電源ノードに結合され、それぞれの第２の一
方側導通ノードが共通に前記第３の電流源を介して前記
第２の電源ノードに結合される、電流切換段と、 第１ないし第４の出力ドライブトランジスタを含み、前
記第１および第２の出力ドライブトランジスタは、それ
ぞれの制御電極ノードが前記第１および第２のマルチノ
ードトランジスタの他方側導通ノードに接続され、それ
ぞれの一方側導通ノードが前記第１および第２の出力ノ
ードに接続され、それぞれの他方側導通ノードが共通に
前記第１の電源ノード上の電圧を受けるように接続さ
れ、前記第３および第４の出力ドライブトランジスタ
は、それぞれの制御電極ノードが前記第１および第２の
マルチノードトランジスタのそれぞれの前記第１の一方
側導通ノードに接続され、それぞれの一方側導通ノード
がともに前記第２の電源ノード上の電圧を受けるように
接続され、それぞれの他方側導通ノードが前記第１およ
び第２の出力ノードに接続される出力ドライブ段とを備
える、電流切換型論理回路。 - 【請求項２】 前記第１および第２の電流源は、それぞ
れ抵抗素子を備える、請求項１記載の電流切換型論理回
路。 - 【請求項３】 前記第１のマルチノードトランジスタの
第１の一方側導通ノードに接続される一方端と、前記第
１の電流源および前記第３の出力ドライブトランジスタ
の制御電極ノードに接続される他方端を有する第１の抵
抗素子と、 前記第２のマルチノードトランジスタの第１の一方側導
通ノードに結合される一方端と、前記第４の出力ドライ
ブトランジスタの制御電極ノードと前記第２の電流源に
結合される他方端を有する第２の抵抗素子をさらに備え
る、請求項１または２に記載の電流切換型論理回路。 - 【請求項４】 それぞれに相補な論理の信号が入力され
る第１および第２の入力ノードと、それぞれが一方およ
び他方動作電源電圧を供給する第１および第２の電源ノ
ードと、前記第１および第２の入力ノードに与えられる
相補論理信号に応じて互いに相補な論理の信号を出力す
る第１および第２の出力ノードとを有する電流切換型論
理回路であって、 第１および第２の入力トランジスタ、第１および第２の
リファレンストランジスタ、ならびに第１および第２の
電流源を含み、前記第１および第２の入力トランジスタ
は、それぞれの制御電極ノードが前記第１および第２の
入力ノードに接続され、それぞれの一方導通ノードが前
記第１および第２の電流源を介して前記第２の電源ノー
ドに結合され、それぞれの他方側導通ノードが共通に前
記第１の電源ノードの電圧を受けるように接続され、前
記第１および第２のリファレンストランジスタは、それ
ぞれの制御電極ノードが共通に基準電位を受けるように
接続され、それぞれの一方側導通ノードが前記第１およ
び第２の入力トランジスタの一方側導通ノードに接続さ
れ、それぞれの他方側導通ノードが前記第１の電源ノー
ド上の電圧を受けるように接続される、電流切換段と、 第１、第２、第３、および第４の出力ドライブトランジ
スタを含み、前記第１および第２の出力ドライブトラン
ジスタは、それぞれの制御電極ノードが前記第１および
第２のリファレンストランジスタの他方側導通ノードに
接続され、それぞれの一方側導通ノードが前記第１およ
び第２の出力ノードに結合され、それぞれの他方側導通
ノードが共通に前記第１の電源ノード上の電圧を受ける
ように結合され、前記第３および第４の出力ドライブト
ランジスタは、それぞれの制御電極ノードが前記第１お
よび第２の入力トランジスタの一方側導通ノードに結合
され、それぞれの一方側導通ノードが共通に前記第２の
電源ノードの電圧を受けるように結合され、それぞれの
他方側導通ノードが前記第１および第２の出力ノードに
接続される出力ドライブ段とを備える、電流切換型論理
回路。 - 【請求項５】 それぞれに互いに相補な論理の相補論理
信号が入力される第１および第２の入力ノードと、前記
相補論理信号に応じて互いに相補な論理の信号が出力さ
れる第１および第２の出力ノードと、それぞれが一方お
よび他方動作電源電圧をそれぞれ供給する第１および第
２の電源ノードとを備える電流切換型論理回路であっ
て、 前記第１および第２の入力ノードに与えられる相補論理
信号に従って互いに相補な論理の相補内部論理信号を出
力する電流切換段と、 それぞれが第１および第２の一方側導通ノードを有する
第１および第２の出力ドライブトランジスタ、第３およ
び第４の出力ドライブトランジスタ、ならびに前記第１
および第２の出力ドライブトランジスタのそれぞれの一
方側導通ノードと前記第２の電源ノード上の電圧を分圧
する第１および第２の分圧段とを含み、前記第１および
第２の出力ドライブトランジスタは、それぞれの制御電
極ノードが前記相補内部論理信号を受けるように接続さ
れ、それぞれの他方側導通ノードが共通に前記第１の電
源ノード上の電圧を受けるように接続され、それぞれの
前記第２の一方側導通ノードが前記第１および第２の出
力ノードに接続され、前記第３および第４の出力ドライ
ブトランジスタは、それぞれの制御電極ノードが前記第
２および第１の分圧段で分圧された電圧を受けるように
接続され、それぞれの一方側導通ノードが前記第２の電
源ノード上の電圧を受けるように接続され、かつそれぞ
れの他方側導通ノードが前記第１および第２の出力ノー
ドに接続される出力段とを備える、電流切換型論理回
路。 - 【請求項６】 それぞれに相補論理信号が入力される第
１および第２の入力ノードと、一方および他方動作電源
電圧をそれぞれ供給する第１および第２の電源ノード
と、前記第１および第２の入力ノードに与えられた相補
論理信号に応じて互いに相補な論理の信号が出力される
第１および第２の出力ノードとを有する電流切換型論理
回路であって、 互いに相補的に活性化される差動段およびラッチ段を含
み、前記差動段は活性化時前記第１および第２の入力ノ
ードへ与えられた相補論理信号を差動的に増幅して相補
内部論理信号を出力し、かつ前記ラッチ段は活性化時相
補内部帰還論理信号に応答して前記差動段の出力する相
補内部論理信号を保持する、データ保持段と、 各々が第１および第２の一方側導通ノードを有する第１
および第２の出力ドライブトランジスタ、第３および第
４の出力ドライブトランジスタ、および前記第１および
第２の出力ドライブトランジスタのそれぞれの第１の一
方側導通ノードと前記第２の電源ノードとの間に接続さ
れる第１および第２の分圧段を含み、前記第１および第
２の出力ドライブトランジスタは、それぞれの制御電極
ノードに前記相補内部論理信号を受け、それぞれの第１
の一方側導通ノードが前記相補内部帰還論理信号を出力
し、それぞれの第２の一方側導通ノードが前記第１およ
び第２の出力ノードに接続され、前記第３および第４の
出力ドライブトランジスタは、それぞれの制御電極ノー
ドが前記第２および第１の分圧段の出力する分圧電圧を
受け、それぞれの一方側導通ノードがともに前記第２の
電源ノード上の電圧を受けるように接続され、それぞれ
の他方側導通ノードが前記第１および第２の出力ノード
に接続される出力段とを備える、電流切換型論理回路。 - 【請求項７】 前記第１および第２の分圧段の各々は、
互いに直列に接続される複数の抵抗を含む、請求項５ま
たは６に記載の電流切換型論理回路。 - 【請求項８】 前記第１および第２の分圧段の各々は、
互いに直列に接続されるダイオード素子および抵抗を含
み、前記ダイオード素子と前記抵抗素子の接続点から分
圧電圧が出力される、請求項５または６に記載の電流切
換型論理回路。 - 【請求項９】 前記第３および第４の出力ドライブトラ
ンジスタの一方側導通ノードと前記第２の電源ノードの
間にそれぞれ別々に設けられる抵抗素子をさらに備え
る、請求項１ないし８のいずれかに記載の電流切換型論
理回路。 - 【請求項１０】 前記第３および第４の出力ドライブト
ランジスタの一方側導通ノードが共通に接続され、かつ
前記共通接続された一方側導通ノードと前記第２の電源
ノードの間に接続される電流源をさらに備える、請求項
１ないし８のいずれかに記載の電流切換型論理回路。 - 【請求項１１】 前記第１および第２の出力ノードの各
々と前記第２の電源ノードの間にそれぞれ別々に設けら
れる電流源をさらに備える、請求項１ないし１０のいず
れかに記載の電流切換型論理回路。 - 【請求項１２】 前記第４の出力ドライブトランジスタ
の制御電極ノードに接続される制御電極ノードと、一方
側導通ノードと、前記第１の出力ノードに接続される他
方側導通ノードとを有する第１の安定化トランジスタ
と、 前記第３の出力ドライブトランジスタの制御電極ノード
に接続される制御電極ノードと、前記第１の安定化トラ
ンジスタの一方側導通ノードに接続される一方側導通ノ
ードと、前記第２の出力ノードに接続される他方側導通
ノードとを有する第２の安定化トランジスタと、 前記第１および第２の安定化トランジスタの一方側導通
ノードと前記第２の電源ノードの間に接続される小電流
源をさらに備える、請求項１ないし１０のいずれかに記
載の電流切換型論理回路。 - 【請求項１３】 それぞれに論理信号が入力される複数
の入力ノードと、一方および他方動作電源電圧をそれぞ
れ供給する第１および第２の電源ノードと、前記複数の
論理信号の論理演算結果に対応する論理の信号が出力さ
れる出力ノードとを有する電流切換型論理回路であっ
て、 それぞれが第１および第２の一方側導通ノードを有する
複数の入力トランジスタ、リファレンストランジスタ、
ならびに第１および第２の電流源を含み、前記複数の入
力トランジスタは、それぞれの制御電極ノードが互いに
異なる入力ノードに与えられる論理信号を受けるように
前記複数の入力ノードに接続され、それぞれの第１の一
方側導通ノードが共通に前記第１の電流源を介して前記
第２の電源ノードに結合され、それぞれの第２の一方側
導通ノードが共通に前記第２の電流源を介して前記第２
の電源ノードに結合され、それぞれの他方側導通ノード
が前記第１の電源ノード上の電圧を受けるように接続さ
れ、前記リファレンストランジスタは、その制御電極ノ
ードが所定の基準電位を受けるように接続され、その一
方側導通ノードが前記複数の入力トランジスタの第２の
一方側導通ノードに共通に接続される、論理演算段と、 第１および第２の出力ドライブトランジスタを含み、前
記第１の出力ドライブトランジスタは、その制御電極ノ
ードが前記複数の入力トランジスタの他方側導通ノード
に共通に接続され、その一方側導通ノードが前記出力ノ
ードに接続され、その他方側導通ノードが前記第１の電
源ノード上の電圧を受けるように接続され、前記第２の
出力ドライブトランジスタは、その制御電極ノードが前
記複数の入力トランジスタの第１の一方側導通ノードに
共通に接続され、その一方側導通ノードが前記第２の電
源ノード上の電圧を受けるように接続され、その他方側
導通ノードが前記出力ノードに接続される出力段とを備
える、電流切換型論理回路。 - 【請求項１４】 前記第２の出力ドライブトランジスタ
の一方側導通ノードと前記第２の電源ノードの間に接続
される抵抗素子をさらに備える、請求項１３記載の電流
切換型論理回路。 - 【請求項１５】 一方および他方動作電源電圧を供給す
る第１および第２の電源を有し、かつ互いに相補な論理
の１対の入力信号に従って第１および第２の出力ノード
に互いに相補な論理の信号を出力する電流切換型論理回
路であって、 前記第２の電源に結合される第１の電流源と、 それぞれの一方側導通ノードが共通に前記第１の電流源
に結合され、それぞれの制御電極ノードが前記入力信号
を受けるように接続され、かつそれぞれの他方側導通ノ
ードに前記入力信号に対応する互いに相補な論理の内部
信号を出力する１対の差動トランジスタ、 前記第１の電源と前記第１の出力ノードとの間に結合さ
れ、前記１対の差動トランジスタからの内部信号の一方
に応答して導通して前記第１の出力ノードを第１の論理
レベルへとドライブする第１の出力ドライブトランジス
タ、 前記第１の電源と前記第２の出力ノードとの間に結合さ
れ、前記内部信号の他方に応答して、前記第１の出力ド
ライブトランジスタと相補的に導通し、前記第２の出力
ノードを前記第１の論理レベルへドライブするための第
２の出力ドライブトランジスタ、 前記第２の電源に結合される第２の電流源、 前記入力信号の一方に応答して前記第１の出力ドライブ
トランジスタと相補的に導通し、導通時前記第２の電流
源と前記第１の出力ノードとを結合して前記第１の出力
ノードを第２の論理レベルへドライブするための第３の
出力ドライブトランジスタ、 前記入力信号の他方に応答して前記第２および第３の出
力ドライブトランジスタと相補的に導通して前記第２の
電流源と前記第２の出力ノードとを結合し、前記第２の
出力ノードを前記第２の論理レベルへドライブする第４
の出力ドライブトランジスタ、および前記第１および第
２の出力ノードと前記第１の電源との間に結合され、か
つ前記第２の電流源の有する電流駆動力よりも小さな電
流駆動力を有する出力電流制御手段を備える、電流切換
型論理回路。 - 【請求項１６】 前記出力電流制御手段は、 前記第２の電流源の有する電流駆動力よりも小さな電流
駆動力を有しかつ前記第２の電源に結合される第３の電
流源、 前記第１の出力ノードと前記第３の電流源との間に結合
される第１のダイオード素子、および前記第２の出力ノ
ードと前記第３の電流源との間に結合される第２のダイ
オード素子を備え、 前記第１および第２のダイオード素子は、それぞれ前記
第１および第２の出力ドライブトランジスタの導通時に
導通するように接続される、請求項１５記載の電流切換
型論理回路。 - 【請求項１７】 前記出力電流制御手段は、 前記第２の電源に結合される、前記第２の電流源の電流
駆動力よりも小さな電流駆動力を有する第３の電流源、 前記第１の出力ノードと前記第３の電流源との間に接続
される第１の抵抗素子、および前記第２の出力ノードと
前記第３の電流源との間に接続される第２の抵抗素子を
備える、請求項１５記載の電流切換型論理回路。 - 【請求項１８】 前記出力電流制御手段は、 前記第２の電源に結合され、かつ前記第２の電流源の電
流駆動力よりも小さな電流駆動力を有する第３の電流
源、 前記入力信号の他方を受ける制御電極ノードと、前記第
３の電流源に結合される一方側導通ノードと、前記第１
の出力ノードに結合される他方側導通ノードとを有し、
前記第３の出力ドライブトランジスタと相補的に導通す
る第１のトランジスタ素子、および前記入力信号の一方
を受ける制御電極ノードと、前記第３の電流源および前
記第１のトランジスタ素子の一方側導通ノードに結合さ
れる一方側導通ノードと、前記第２の出力ノードに結合
される他方側導通ノードとを有し、前記第４の出力ドラ
イブトランジスタと相補的に導通する第２のトランジス
タ素子とを備える、請求項１５記載の電流切換型論理回
路。 - 【請求項１９】 前記出力電流制御手段は、 前記第１の出力ノードと前記第２の電源との間に接続さ
れ、かつ前記第２の電流源の有する電流駆動力よりも小
さな電流駆動力を有する第３の電流源、および前記第２
の出力ノードと前記第２の電源との間に接続され、前記
第２の電流源の有する電流駆動力よりも小さな電流駆動
力を有する第４の電流源とを備える、請求項１５記載の
電流切換型論理回路。 - 【請求項２０】 一方および他方動作電源電圧をそれぞ
れ供給する第１および第２の電源、 相補な論理の信号が与えられる１対の入力ノード、 前記第２の電源に結合される第１の電流源、 前記１対の入力ノードへ与えられた信号を差動的に増幅
して第１および第２の内部中間ノードへ相補論理信号を
出力するための第１の差動段、 第１のクロック信号に応答して、前記第１の差動段を前
記第１の電流源へ結合して前記第１の差動段を活性化す
る第１の活性化トランジスタ、 第１の内部出力ノードと前記第１の電源との間に結合さ
れ、前記第１の内部中間ノード上の信号に応答して導通
し、導通時前記第１の内部出力ノードを第１の論理レベ
ルへドライブする第１の出力ドライブトランジスタ、 第２の内部出力ノードと前記第１の電源との間に結合さ
れ、前記第２の内部中間ノード上の信号に応答して前記
第１の出力ドライブトランジスタと相補的に導通し、導
通時前記第２の内部出力ノードを前記第１の論理レベル
へとドライブする第２の出力ドライブトランジスタ、 活性化時前記第１および第２の内部出力ノード上の電位
に応答して前記第１および第２の内部中間ノードの電位
を保持する第１のラッチ手段、 前記第１のクロック信号と逆相の第２のクロック信号に
応答して導通して前記第１のラッチ手段と前記第１の電
流源とを結合して前記第１のラッチ手段を活性化する第
２の活性化トランジスタ、 前記第２の電源に結合される第２の電流源、 前記第１および第２の出力ドライブトランジスタと相補
的に導通するように前記１対の入力信号をそれぞれの制
御電極ノードに受け、かつそれぞれの一方側導通ノード
が共通に接続され、かつさらにそれぞれの他方側導通ノ
ードが前記第１および第２の内部出力ノードに結合され
る１対のトランジスタを含む第２の差動段、 前記第１のクロック信号に応答して、前記第２の差動段
の１対のトランジスタの一方側導通ノードを前記第２の
電流源に結合して前記第２の差動段を活性化する第３の
活性化トランジスタ、 前記第２の電源に結合される第３の電流源、 前記第２のクロック信号に応答して活性化され、前記第
１および第２の内部出力ノードの電位を保持する第２の
ラッチ手段、 前記第２のクロック信号に応答して、前記第２のラッチ
手段を前記第３の電流源に結合して前記第２のラッチ手
段を活性化する第４の活性化トランジスタ、 活性化時前記第１および第２の内部出力ノード上の信号
を差動的に増幅して第３および第４の内部中間ノードへ
出力する第３の差動段、 前記第２のクロック信号に応答して導通して前記第３の
差動段を前記第３の電流源に結合して前記第３の差動段
を活性化する第５の活性化トランジスタ、 前記第１の電源と第１の出力ノードとの間に結合され、
前記第３の内部中間ノード上の信号に応答して導通して
前記第１の出力ノードを前記第１の論理レベルへ駆動す
る第３の出力ドライブトランジスタ、 前記第１の電源と第２の出力ノードとの間に結合され、
前記第４の内部中間ノード上の信号電位に応答して前記
第３の出力ドライブトランジスタと相補的に導通し、導
通時前記第１の論理レベルへと第２の出力ノードをドラ
イブする第４の出力ドライブトランジスタ、 活性化時前記第１および第２の内部出力ノード上の信号
電位に応答して第３および第４の内部中間ノード上の電
位をラッチする第３のラッチ手段、 前記第１のクロック信号に応答して、前記第３のラッチ
段を前記第３の電流源に結合して前記第３のラッチ手段
を活性化する第６の活性化トランジスタ、 前記第１および第２の内部出力ノード上の信号を、前記
第３および第４の出力ドライブトランジスタと相補的に
導通するようにそれぞれの制御電極ノードに受け、それ
ぞれの一方側導通ノードが共通に接続され、かつそれぞ
れの他方側導通ノードが前記第１および第２の出力ノー
ドに接続される１対のトランジスタを含む第４の差動
段、 前記第２のクロック信号に応答して前記第４の差動段の
１対のトランジスタの一方側導通ノードを前記第３の電
流源に結合して前記第４の差動段を活性化する第７の活
性化トランジスタ、および前記第１のクロック信号に応
答して活性化され、前記第１および第２の出力ノード上
の信号をラッチする第４のラッチ手段を備える、電流切
換型論理回路。 - 【請求項２１】 前記第２のラッチ手段は、 前記第１の内部出力ノードに接続される制御電極ノード
と、一方側導通ノードと、前記第２の内部出力ノードに
接続される他方側導通ノードとを有する第１のラッチト
ランジスタと、 前記第２の内部出力ノードに接続される制御電極ノード
と、前記第１のラッチトランジスタの一方側導通ノード
に接続される一方側導通ノードと、前記第１の内部出力
ノードに接続される他方側導通ノードとを有する第２の
ラッチトランジスタと、 前記第２の電源に結合される第４の電流源と、 前記第２のクロック信号に応答して導通し、前記第１お
よび第２のラッチトランジスタの一方側導通ノードを前
記第４の電流源へ結合する第８の活性化トランジスタを
備え、 前記第３のラッチ手段は、 前記第１の出力ノードに接続される制御電極ノードと、
一方側導通ノードと、前記第１の出力ノードに接続され
る他方側導通ノードとを有する第３のラッチトランジス
タと、 前記第１の出力ノードに接続される制御電極ノードと、 前記第３のラッチトランジスタの一方側導通ノードに接
続される一方側導通ノードと、前記第２の出力ノードに
接続される他方側導通ノードとを有する第４のラッチト
ランジスタと、 前記第１のクロック信号に応答して導通し、前記第３お
よび第４のラッチトランジスタの一方側導通ノードを前
記第４の電流源へ結合する第９の活性化トランジスタを
備える、請求項２０記載の電流切換型論理回路。 - 【請求項２２】 前記第２のラッチ手段は、 前記第１の内部出力ノードに接続される一方端と、他方
端とを有する第１の抵抗素子と、 前記第２の内部出力ノードに接続される一方端と、前記
第１の抵抗素子の他方端に接続される他方端とを有する
第２の抵抗素子と、 前記第２の電源に結合される第４の電流源と、 前記第２のクロック信号に応答して導通して、前記第１
および第２の抵抗素子の他方端を前記第４の電流源へ結
合する第８の活性化トランジスタとを備え、 前記第３のラッチ手段は、 前記第１の出力ノードに接続される一方端と、他方端と
を有する第３の抵抗素子と、 前記第２の出力ノードに接続される一方端と、前記第３
の抵抗素子の他方端に接続される他方端とを有する第４
の抵抗素子と、 前記第１のクロック信号に応答して導通して、前記第３
および第４の抵抗素子の他方端をともに前記第４の電流
源へ結合する第９の活性化トランジスタとを備える、請
求項２０記載の電流切換型論理回路。 - 【請求項２３】 前記第１および第２の内部出力ノード
と前記第２の電源の間に結合され、前記第２の電流源が
有する電流駆動力よりも小さな電流駆動力を有する電流
制御手段と、 前記第１および第２の出力ノードと前記第２の電源の間
に結合され、前記第２の電流源の有する電流駆動力より
も小さな電流駆動力を有する第２の電流制御手段をさら
に備える、請求項２０ないし２２のいずれかに記載の電
流切換型論理回路。 - 【請求項２４】 前記第１の出力電流制御手段は、前記
第１および第２の出力ドライブトランジスタのうち導通
状態とされる出力ドライブトランジスタに電流の流れを
生じさせる手段を含み、 前記第２の出力電流制御手段は、前記第３および第４の
出力ドライブトランジスタのうち導通状態とされる出力
ドライブトランジスタに電流の流れを生じさせる手段を
含む、請求項２３に記載の電流切換型論理回路。
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| US6633191B2 (en) | 2001-02-05 | 2003-10-14 | Vitesse Semiconductor Corporation | Clock buffer with DC offset suppression |
| WO2002073805A1 (en) | 2001-03-14 | 2002-09-19 | Koninklijke Philips Electronics N.V. | A current mode device and a communication arrangement comprising current mode devices |
| US7180352B2 (en) * | 2001-06-28 | 2007-02-20 | Intel Corporation | Clock recovery using clock phase interpolator |
| US6970029B2 (en) * | 2003-12-30 | 2005-11-29 | Intel Corporation | Variable-delay signal generators and methods of operation therefor |
| US7098697B2 (en) * | 2004-05-28 | 2006-08-29 | Cornell Research Foundation Inc. | Low voltage high-speed differential logic devices and method of use thereof |
| US7161395B2 (en) * | 2004-06-24 | 2007-01-09 | Stmicroelectronics, Inc. | Static frequency divider with low power supply |
| US7230459B2 (en) * | 2004-06-30 | 2007-06-12 | Stmicroelectronics, Inc. | Static frequency divider for microwave applications |
| US8890566B2 (en) * | 2012-09-27 | 2014-11-18 | Semtech Corporation | Low-voltage, high-speed, current-mode latch with inductor tail and common-mode feedback for amplitude and current control |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4289978A (en) * | 1979-10-05 | 1981-09-15 | International Business Machines Corp. | Complementary transistor inverting emitter follower circuit |
| DE3135952C2 (de) * | 1981-09-10 | 1983-11-17 | Siemens AG, 1000 Berlin und 8000 München | Gegentakt-Ausgangsschaltung für ein Verknüpfungsglied in Stromschaltertechnik. |
| JPS60134651A (ja) * | 1983-12-23 | 1985-07-17 | Fujitsu Ltd | 差動信号ドライバ |
| JPS61281620A (ja) * | 1985-06-06 | 1986-12-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4810908A (en) * | 1986-12-01 | 1989-03-07 | Hirokazu Suzuki | Semiconductor logic circuit comprising clock driver and clocked logic circuit |
| US4844563A (en) * | 1987-05-19 | 1989-07-04 | Gazelle Microcircuits, Inc. | Semiconductor integrated circuit compatible with compound standard logic signals |
| JPS63302621A (ja) * | 1987-06-02 | 1988-12-09 | Fujitsu Ltd | 半導体集積回路 |
| JPS6424628A (en) * | 1987-07-21 | 1989-01-26 | Fujitsu Ltd | Emitter coupled logic circuit |
| JPH07114360B2 (ja) * | 1987-10-14 | 1995-12-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5001361A (en) * | 1988-05-13 | 1991-03-19 | Fujitsu Limited | Master-slave flip-flop circuit |
| US5338980A (en) * | 1989-10-04 | 1994-08-16 | Texas Instruments Incorporated | Circuit for providing a high-speed logic transition |
| JPH03128526A (ja) * | 1989-10-13 | 1991-05-31 | Nec Corp | エミッタフォロワ回路 |
| JPH04119011A (ja) * | 1990-09-07 | 1992-04-20 | Fujitsu Ltd | 半導体装置 |
| JPH04364607A (ja) * | 1991-06-11 | 1992-12-17 | Mitsubishi Electric Corp | エミッタ結合論理回路装置 |
| JPH0537353A (ja) * | 1991-08-01 | 1993-02-12 | Nec Eng Ltd | 差動増幅器 |
| JPH05308276A (ja) * | 1992-04-30 | 1993-11-19 | Fujitsu Ltd | Ｅｃｌゲート |
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