JPH0731301Y2 - 無効電力補償装置の制御装置 - Google Patents
無効電力補償装置の制御装置Info
- Publication number
- JPH0731301Y2 JPH0731301Y2 JP3539889U JP3539889U JPH0731301Y2 JP H0731301 Y2 JPH0731301 Y2 JP H0731301Y2 JP 3539889 U JP3539889 U JP 3539889U JP 3539889 U JP3539889 U JP 3539889U JP H0731301 Y2 JPH0731301 Y2 JP H0731301Y2
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- reactive power
- detector
- bias
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- svc
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- Supply And Distribution Of Alternating Current (AREA)
- Control Of Electrical Variables (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、変動負荷から発生する電圧フリッカ対策を目
的とした無効電力補償装置において、力率改善および高
調波吸収用コンデンサ設備の容量が大きく、このため前
記変動負荷が軽負荷あるいは無負荷になったときの母線
電圧の上昇をも抑制できる無効電力補償装置の制御装置
に係わる。
的とした無効電力補償装置において、力率改善および高
調波吸収用コンデンサ設備の容量が大きく、このため前
記変動負荷が軽負荷あるいは無負荷になったときの母線
電圧の上昇をも抑制できる無効電力補償装置の制御装置
に係わる。
［従来技術］ 電気炉のような急激な変動を生じる無効電力負荷によっ
て発生する電圧フリッカ対策として、サイリスタ制御リ
アクトル（以下TCRという）方式を用いた静止型無効電
力補償装置（以下SVC装置という）が用いられている。
以下、第２図により従来のSVC装置について説明する。
て発生する電圧フリッカ対策として、サイリスタ制御リ
アクトル（以下TCRという）方式を用いた静止型無効電
力補償装置（以下SVC装置という）が用いられている。
以下、第２図により従来のSVC装置について説明する。
１は電源、２は電源インピーダンスで、電源１に系統母
線３が接続され、この系統母線３に、例えば電気炉のよ
うな変動負荷４が接続され、また図示のコンデンサ21と
直列リアクトル22よりなるようなコンデンサ設備20が接
続されているものとする。
線３が接続され、この系統母線３に、例えば電気炉のよ
うな変動負荷４が接続され、また図示のコンデンサ21と
直列リアクトル22よりなるようなコンデンサ設備20が接
続されているものとする。
10はSVC本体を示す。このSVC本体10は高インピーダンス
変圧器11、図示していないが逆並列接続のサイリスタ設
備12を直列に系統母線３に接続してなり、いわゆるサイ
リスタ制御リアクトル（TCR）方式で構成されている。
変圧器11、図示していないが逆並列接続のサイリスタ設
備12を直列に系統母線３に接続してなり、いわゆるサイ
リスタ制御リアクトル（TCR）方式で構成されている。
これに対し、変動負荷４の回路に負荷電流を検出するCT
5が結合され、また系統母線３にPT6が結合され、その２
次側より電圧信号が取り出される。
5が結合され、また系統母線３にPT6が結合され、その２
次側より電圧信号が取り出される。
これら負荷電流信号と母線電圧信号は無効電力検出器
（Ｑ検出器）30に入力し、無効電力が演算される。この
演算による無効電力値は、瞬時性の信号である。
（Ｑ検出器）30に入力し、無効電力が演算される。この
演算による無効電力値は、瞬時性の信号である。
Ｑ検出器30の出力側は直接、及びＱの平均値検出器（ロ
ーパスフィルタ）31を介し、加算回路33に入力する。
ーパスフィルタ）31を介し、加算回路33に入力する。
また加算回路33には、バイアス設定器32より、設定され
るSVC本体容量(QSVC)の1/2に相当するバイアスQBが設定
され、入力する。
るSVC本体容量(QSVC)の1/2に相当するバイアスQBが設定
され、入力する。
一方、SVC本体10の通電電流を検出するCT13が結合さ
れ、CT13は前記SVC本体10の平均電流検出器（ローパス
フィルタ）40に接続され、その出力側は加算回路34に入
力し、また、同加算回路にはSVC本体10の定格電流1P.U
に相当する基準電圧41が入力し、ここで両入力を比較し
て差信号が出力する。この差信号は積分器55に入力し、
積分器55よりの出力は加算器33に入力する。加算器33の
出力側はパルス発生回路34と接続され、パルス発生回路
34よりのサイリスタ点弧位相バルスによってサイリスタ
12の通電制御が行われる。なお、７は同期電源装置であ
って、パルス発生回路34においてパルス発生位相の基準
となるタイミングパルスを供給するものである。
れ、CT13は前記SVC本体10の平均電流検出器（ローパス
フィルタ）40に接続され、その出力側は加算回路34に入
力し、また、同加算回路にはSVC本体10の定格電流1P.U
に相当する基準電圧41が入力し、ここで両入力を比較し
て差信号が出力する。この差信号は積分器55に入力し、
積分器55よりの出力は加算器33に入力する。加算器33の
出力側はパルス発生回路34と接続され、パルス発生回路
34よりのサイリスタ点弧位相バルスによってサイリスタ
12の通電制御が行われる。なお、７は同期電源装置であ
って、パルス発生回路34においてパルス発生位相の基準
となるタイミングパルスを供給するものである。
以下動作について説明する。
（１）変動負荷の無効電力が大きい時、すなわちフリッ
カが大きいときは、積分器55の時定数を大にしているの
で、Ｑ検出器30とＱ平均値検出器31の差分であるΔＱ
に、バイアス設定器32によるSVC本体容量の1/2に相対す
るバイアスQBが加わった信号に基づいてSVC本体10に電
流が流れ、変動負荷による変動無効電力分を補償する。
カが大きいときは、積分器55の時定数を大にしているの
で、Ｑ検出器30とＱ平均値検出器31の差分であるΔＱ
に、バイアス設定器32によるSVC本体容量の1/2に相対す
るバイアスQBが加わった信号に基づいてSVC本体10に電
流が流れ、変動負荷による変動無効電力分を補償する。
（２）変動負荷が軽負荷あるいは無負荷になると、Ｑ検
出器30よりの出力信号が零となり、従ってSVC電流バイ
アス設定器32で決定されるSVC本体容量の1/2のバイア
スで一定電流となる。しかし、コンデンサ設備20がSVC
容量よりはるかに大きい場合、このような状態ではコン
デンサ電流が上回って系統に流れるため、系統電圧が上
昇する。
出器30よりの出力信号が零となり、従ってSVC電流バイ
アス設定器32で決定されるSVC本体容量の1/2のバイア
スで一定電流となる。しかし、コンデンサ設備20がSVC
容量よりはるかに大きい場合、このような状態ではコン
デンサ電流が上回って系統に流れるため、系統電圧が上
昇する。
（３）次に、SVC電流が1/2になると、SVC本体の平均電
流検出器40の出力電流に相当する出力電圧と前記基準電
圧41が比較され、この差分が積分器55で積分され、ゆっ
くりと上昇する信号QSを出力し、前記バイアス設定器
32によるSVC本体容量1/2のバイアスを相殺するので、
SVC電流は100％電流となり、系統電圧の上昇を抑制す
る。
流検出器40の出力電流に相当する出力電圧と前記基準電
圧41が比較され、この差分が積分器55で積分され、ゆっ
くりと上昇する信号QSを出力し、前記バイアス設定器
32によるSVC本体容量1/2のバイアスを相殺するので、
SVC電流は100％電流となり、系統電圧の上昇を抑制す
る。
ここで、加算回路33よりの出力信号Qinは、 Qin＝QB＋QS＝０である。
（４）次に負荷が変化した時、積分器55の存在が邪魔に
なり、適当なＱ制御がしばらくできない事態を生じる。
なお、積分器の時定数は数秒程度である。
なり、適当なＱ制御がしばらくできない事態を生じる。
なお、積分器の時定数は数秒程度である。
［考案が解決しようとする課題］ 前記（３）に続き（４）で説明したように、負荷が零、
あるいは軽負荷より大きく変化したとき、積分器55が邪
魔になって適切なＱ制御がしばしばできず、このための
影響は系統に波及する。本考案はこの点を改善するもの
である。
あるいは軽負荷より大きく変化したとき、積分器55が邪
魔になって適切なＱ制御がしばしばできず、このための
影響は系統に波及する。本考案はこの点を改善するもの
である。
［考案の構成］ 上述のように、従来は設備されるSVC本体の平均電流を
検出し、これとこのSVC本体の定格電流と比較して差分
を求め、この差分を積分して、加算回路に加わっている
SVC本体容量(QSVC)の1/2に相当するバイアスQBを、変動
負荷が零、または軽負荷である場合に徐々に打消して、
SVC電流を100％電流にするのに対し、本考案は、上述の
ような制御回路は用いず、変動負荷が零または軽負荷と
なった場合に、直ちに前記SVC本体容量の1/2に相当する
バイアスQBをサイリスタ制御信号から断ち、SVC本体に
おける100％電流にできるように構成したものである。
検出し、これとこのSVC本体の定格電流と比較して差分
を求め、この差分を積分して、加算回路に加わっている
SVC本体容量(QSVC)の1/2に相当するバイアスQBを、変動
負荷が零、または軽負荷である場合に徐々に打消して、
SVC電流を100％電流にするのに対し、本考案は、上述の
ような制御回路は用いず、変動負荷が零または軽負荷と
なった場合に、直ちに前記SVC本体容量の1/2に相当する
バイアスQBをサイリスタ制御信号から断ち、SVC本体に
おける100％電流にできるように構成したものである。
以下、第１図に示す実施例により本考案を説明する。第
２図と同一部分は同一符号で示す。
２図と同一部分は同一符号で示す。
電源１に、系統母線３が接続され、この母線３に変動負
荷４が接続され、またコンデンサ21と直列リアクトル22
よりなるコンデンサ設備20が接続されているものとす
る。
荷４が接続され、またコンデンサ21と直列リアクトル22
よりなるコンデンサ設備20が接続されているものとす
る。
一方、系統母線３にTCR方式によるSVC本体10が接続され
る。
る。
これに対し、変動負荷４の回路に負荷電流を検出するCT
5が結合され、また系統母線３にPT6が結合され、その２
次側より電圧信号が取り出される。
5が結合され、また系統母線３にPT6が結合され、その２
次側より電圧信号が取り出される。
負荷電流信号と母線電圧信号は、無効電力検出器30に入
力し、無効電力が演算される。この演算による無効電力
値は瞬時性の信号である。
力し、無効電力が演算される。この演算による無効電力
値は瞬時性の信号である。
Ｑ検出器30の出力側は直接、及びＱの平均値検出器（ロ
ーパスフィルタ）31を介し、加算回路33に入力する。
ーパスフィルタ）31を介し、加算回路33に入力する。
また、前記Ｑの平均値検出器31の出力側にリミッタ回路
60が接続される。リミッタ回路60は、リミッタ及び比較
機能を具備し、負荷の平均値検出器31よりの平均無効電
力値が設定値、例えばSVC本体容量(QSVC)の1/10相当以
下となったとき、リレー53を動作させる。
60が接続される。リミッタ回路60は、リミッタ及び比較
機能を具備し、負荷の平均値検出器31よりの平均無効電
力値が設定値、例えばSVC本体容量(QSVC)の1/10相当以
下となったとき、リレー53を動作させる。
32はバイアス設定器で、ここで、SVC本体容量の1/2に相
当するバイアスQBが設定され、前記リレー53によって動
作する接点54を介して前記加算回路33にバイアスとし
て加えられる。
当するバイアスQBが設定され、前記リレー53によって動
作する接点54を介して前記加算回路33にバイアスとし
て加えられる。
加算回路33よりのサイリスタ制御信号はパルス発生回路
34に入力され、バルス発生回路34よりのサイリスタ点弧
位相パルスによってサイリスタの通電制御が行われる。
なお、７は同期電源装置であって、パルス発生回路34に
おいてパルス発生位相の基準となるタイミングパルスを
供給するものである。
34に入力され、バルス発生回路34よりのサイリスタ点弧
位相パルスによってサイリスタの通電制御が行われる。
なお、７は同期電源装置であって、パルス発生回路34に
おいてパルス発生位相の基準となるタイミングパルスを
供給するものである。
［動作］ 一般に電力供給側からの送り出し電圧は許容範囲に抑え
られていることから、負荷及びSVC装置の設置点の母線
電圧は、負荷が稼動している時は低下し、負荷が軽負荷
あるいは無負荷となっている時、電圧が高くなるのが普
通である。
られていることから、負荷及びSVC装置の設置点の母線
電圧は、負荷が稼動している時は低下し、負荷が軽負荷
あるいは無負荷となっている時、電圧が高くなるのが普
通である。
本考案によれば、変動負荷のＱが大きい時（フリッカが
大きい時）は従来と同じＱ検出制御でフリッカを抑制す
ることができる。
大きい時）は従来と同じＱ検出制御でフリッカを抑制す
ることができる。
変動負荷が軽負荷あるいは無負荷となって電圧が上昇し
た場合、負荷のＱの平均値は当然零あるいは小さな値と
なっている。このＱの平均値信号はリミッタ回路60に入
力しており、これが設定値以下であれば、リレー53を動
作させて、その接点54によってバイアスQBの信号を０に
する。なおこの場合バイアスQBをQBより小さいバイアス
に切換えてしてもよい。
た場合、負荷のＱの平均値は当然零あるいは小さな値と
なっている。このＱの平均値信号はリミッタ回路60に入
力しており、これが設定値以下であれば、リレー53を動
作させて、その接点54によってバイアスQBの信号を０に
する。なおこの場合バイアスQBをQBより小さいバイアス
に切換えてしてもよい。
このため、パルス発生回路34には、零あるいはほとんど
零の信号が入力されることになり、SVC本体10はフル点
弧（定格電流）、すなわち100％電流一定となる。よっ
て系統電圧の上昇を抑制することができる。
零の信号が入力されることになり、SVC本体10はフル点
弧（定格電流）、すなわち100％電流一定となる。よっ
て系統電圧の上昇を抑制することができる。
そして、変動負荷が大きくなり、無効電力変動分が大き
くなれば、接点54を閉じ、通常のＱ検出制御に移行す
る。
くなれば、接点54を閉じ、通常のＱ検出制御に移行す
る。
［考案の効果］ 第２図に示した従来例に比べて、本考案ではSVC本体の
電流検出及びこの電流によるバイアスQBの補正回路が不
要となり、回路構成が簡単になる。又本考案によれば、
従来の無効電力補償装置の制御装置における無効電力補
償装置本体の容量の1/2に相当するバイアスを、無効電
力平均値検出器よりの出力信号の大小によってオン・オ
フして速やかに通常のＱ検出制御、系統電圧上昇の抑制
ができる。
電流検出及びこの電流によるバイアスQBの補正回路が不
要となり、回路構成が簡単になる。又本考案によれば、
従来の無効電力補償装置の制御装置における無効電力補
償装置本体の容量の1/2に相当するバイアスを、無効電
力平均値検出器よりの出力信号の大小によってオン・オ
フして速やかに通常のＱ検出制御、系統電圧上昇の抑制
ができる。
第１図は、本考案の実施例をブロック図で示す。 第２図は、従来の無効電力補償装置をブロック図で示
す。 30……Ｑ検出器、31……Ｑの平均値検出器、32……バイ
アス設定器、33……加算回路、34……パルス発生回路、
53……リレー、54……リレー接点、60……リミッタ回
路。
す。 30……Ｑ検出器、31……Ｑの平均値検出器、32……バイ
アス設定器、33……加算回路、34……パルス発生回路、
53……リレー、54……リレー接点、60……リミッタ回
路。
Claims (1)
- 【請求項１】電圧フリッカ及び電圧変動を抑制する目的
で設置されるサイリスタ制御リアクトルを用いた無効電
力補償装置において、負荷の無効電力検出器と、該検出
器に接続される無効電力平均値検出器と、無効電力補償
装置本体の容量の1/2に相当するバイアスを生じるバイ
アス設定器と、前記無効電力平均値検出器にリミッタ回
路を介して接続したリレーを具備し、前記負荷の無効電
力検出器及び無効電力平均値検出器出力信号より変動無
効電力分を求めるとともに、これに前記バイアス設定器
よりの無効電力補償装置本体容量の1/2に相当するバイ
アスを加え、該バイアスを前記無効電力平均値検出器よ
りの出力信号の大小によって動作するリレーによってオ
ン・オフすることによって、サイリスタの点弧位相制御
の信号を求めることを特徴とする無効電力補償装置の制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3539889U JPH0731301Y2 (ja) | 1989-03-27 | 1989-03-27 | 無効電力補償装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3539889U JPH0731301Y2 (ja) | 1989-03-27 | 1989-03-27 | 無効電力補償装置の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126211U JPH02126211U (ja) | 1990-10-17 |
| JPH0731301Y2 true JPH0731301Y2 (ja) | 1995-07-19 |
Family
ID=31540721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3539889U Expired - Lifetime JPH0731301Y2 (ja) | 1989-03-27 | 1989-03-27 | 無効電力補償装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731301Y2 (ja) |
-
1989
- 1989-03-27 JP JP3539889U patent/JPH0731301Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02126211U (ja) | 1990-10-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |