JPH0731310Y2 - メモリ装置 - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案はメモリ装置に関するものであり、特に、バッフ
ァメモリ装置およびアドレス変換装置を備えたメモリ装
置に関するものである。

（従来の技術） バッファメモリ装置は、CPUの出力するアドレスと、該
アドレスに対応する主記憶装置上のデータとを格納し、
CPUのメモリアクセスを高速に完了させることを目的と
してメモリ装置内に設けられる。

第２図はバッファメモリ装置およびアドレス変換装置を
有する従来のメモリ装置の一例のブロック図である。

図において、符号５はアドレス線を、符号６はデータ線
を示している。

CPU1より出力されるアドレスは、アドレス線５を介して
バッファメモリ装置２、およびアドレス変換装置３に出
力され、バッファメモリ装置２に前記アドレスに対応す
るデータが格納されている場合には、そのデータがバッ
ファメモリ装置２より読み出される。

格納されていない場合には、前記アドレスがアドレス変
換装置３を介して主記憶装置４に出力され、前記アドレ
スに対応するデータが主記憶装置４より読み出されると
共に、前記アドレスおよびデータがバッファメモリ装置
２内に格納される。

通常、このようなバッファメモリ装置をキャッシュメモ
リと呼んでおり、以下バッファメモリ装置とはキャッシ
ュメモリのことを指す。

ところで、前記アドレス変換装置３内のアドレス変換テ
ーブル（図示せず）を切換えた場合には、CPU1の出力す
るアドレスに対応する主記憶装置４内のデータ記憶領域
が変わるために、CPU1より出力されるアドレスと、バッ
ファメモリ装置２内に記憶されているデータとの対応関
係がくずれ、バッファメモリ装置２内に記憶されている
データは無意味なものとなる。

したがって、バッファメモリ装置２内に記憶されたデー
タを、CPU1が誤って取出さないように、バッファメモリ
装置２内の全データをクリア（以下、データの無効化と
いう）する必要がある。

バッファメモリ装置は、例えば特開昭55−44650号公報
に、またアドレス変換装置は、例えば特開昭59−14184
号公報に記載されている。

また、このようなメモリ装置の他に、バッファメモリ内
にアドレス、およびアドレス変換テーブルを識別するた
めのテーブル識別子を格納し、複数のアドレス変換テー
ブルに対応するデータを、該バッファメモリの同一ブロ
ック内に格納する方式のメモリ装置も提案されている。

（考案が解決しようとする問題点） 上記した従来の技術は、次のような問題点を有してい
た。

（１）前述したように、第２図に示されたような、従来
のメモリ装置においては、アドレス変換装置内のアドレ
ス変換テーブルを切換えた場合に、バッファメモリ装置
内のデータを無効化する必要があったが、このデータの
無効化は、バッファメモリ装置の本来の目的と相反する
ことになり、バッファメモリ装置の使用効率が低下す
る。

すなわち、、バッファメモリ装置は、CPUより読み出さ
れる主記憶装置内のデータを蓄積し、該バッファメモリ
装置内に該当するデータが記憶されている場合に、CPU
のメモリアクセスが高速に完了されるわけであるが、バ
ッファメモリ装置内のデータの無効化を行うと、前述し
たように蓄積されたデータが消去されてしまい、たとえ
アドレス変換テーブルをもとのように切換えても、該バ
ッファメモリ装置内にデータを新たに蓄積しなおさなけ
ればならない。そして、この蓄積がなされるまでは、CP
Uのメモリアクセスを高速に完了させることができな
い。

また、前記したデータの無効化を、あらかじめ定められ
たプログラムに基づいてCPUが行う場合には、そのため
にCUPの処理量が増加し、本来必要とされる処理を行う
ための演算速度が遅くなるおそれがある。

（２）バッファメモリ内にアドレスおよびテーブル識別
子を格納し、複数のアドレス変換テーブルに対応したデ
ータを、該バッファメモリ内の同一ブロックに格納する
方式のメモリ装置においては、例えば同一のアドレス変
換テーブルを用いて広範囲な記憶空間領域にわたり主記
憶装置内のデータをアクセスし、そのアドレス変換テー
ブルに対応するデータのみが前記バッファメモリ装置内
に格納されたような場合には、アドレス変換テーブルを
切り換えた場合に、そのほとんどのデータを無効化しな
ければならなくなる。

これにより、（１）に関して前述したのと同様に、バッ
ファメモリ装置の使用効率が低下し、またCPUの演算速
度が低下する。

本考案は、前述の問題点を解決するためになされたもの
である。

（問題点を解決するための手段および作用） 複数のアドレス変換テーブルに対応する複数のキャッシ
ュメモリ（バッファメモリ）ブロックを設け、アドレス
変換テーブルを切り換えると共に、アドレス変換テーブ
ルに対応したキャッシュメモリ（バッファメモリ）ブロ
ックに切り換えるようにした点に特徴がある。

そしてこれにより、アドレス変換テーブルが切り換えら
れるたびに、バッファメモリブロックを無効化する必要
性がなくなり、あるいは少なくなり、当該バッファメモ
リ装置の使用効率が向上し、またCPUの演算処理速度の
低下を防止することができるという作用効果を生じさせ
ることができる。

（実施例） 以下に、図面を参照して、本考案を詳細に説明する。

第１図は本考案の一実施例の概略ブロック図である。第
１図において、第２図と同一の符号は、同一または同等
部分をあらわしている。

第１図において、符号25は、アドレス線であり、符号26
は、データ線を示している。

アドレス変換装置３は、第１のアドレス変換テーブル３
−１ないし第Ｎのアドレス変換テーブル３−Ｎの、Ｎ個
のアドレス変換テーブルを備えている。

バッファメモリ装置15は、それぞれ同一の大きさ（容
量）で、かつ、前記アドレス変換装置３内のアドレス変
換テーブルと同数の、すなわちＮ個のバッファメモリブ
ロック（第１のバッファメモリブロック15−１ないし第
Ｎのバッファメモリブロック15−Ｎ）を備えている。前
記各アドレス変換テーブルのそれぞれのアドレス線は、
前記アドレス変換装置３内の各アドレス変換テーブルの
アドレス線に１対１で接続されている。つまり、第１の
バッファメモリブロック15−１は第１のアドレス変換テ
ーブル３−１に、第２のバッファメモリブロック15−２
は第２のアドレス変換テーブル３−２に、また、第Ｎの
バッファメモリブロック15−Ｎは第Ｎのアドレス変換テ
ーブル３−Ｎに接続されている。

前記各アドレス変換テーブルと各バッファメモリブロッ
クとを接続するアドレス線25は、切換機構12に接続され
ている。

前記切換機構12は、CPU11より切換レジスタ14を介して
出力される制御信号により、各バッファメモリブロック
およびアドレス変換テーブルの組を一つだけ選択し、CP
U11に接続する。

前記第１ないし第Ｎのアドレス変換テーブル３−１〜３
−Ｎは、主記憶インターフェース13を介して、主記憶装
置４に接続されている。

前記主記憶インターフェース13は、前記CPU11より前記
切換レジスタ14を介して出力される制御信号により、各
アドレス変換テーブル３−１〜３−Ｎのうちのいずれか
を選択し、そのアドレス線25を主記憶装置４に接続す
る。

CPU11の、アドレス線25は前記切換機構12に、データ線2
6は前記第１ないし第Ｎのバッファメモリブロック15−
１〜15−Ｎおよび主記憶装置４に、また制御信号線27は
前記切換レジスタ14に接続されている。

なお、前記第１ないし第Ｎのバッファメモリブロック15
−１〜15−Ｎは、それぞれ同一の大きさ（容量）を有し
ているので、アドレス比較機構（タグ部）等は一つだけ
設けて、それらを共用することができる。

以上の構成を有する本考案の一実施例において、まず、
CPU11よりデータ読み出しのためのアドレスがアドレス
線25を介して切換機構12に出力されると共に、選択すべ
きアドレス変換テーブルおよびバッファメモリブロック
を指定する制御信号が、切換レジスタ14を介して、切換
機構12および主記憶インターフェース13に出力される。

ここで第１のバッファメモリブロック15−１および第１
のアドレス変換テーブル３−１を選択するものとする。

前記制御信号の出力により、前記切換機構12は、CPU11
のアドレス線25を、第１のバッファメモリブロック15−
１および第１のアドレス変換テーブル３−１に接続し、
それらにCPU11より出力されたアドレスが与えられる。

また、前記制御信号の出力により、前記主記憶インター
フェース13は、第１のアドレス変換テーブル３−１を、
前記主記憶インターフェース13を介して主記憶装置４に
接続する。

第１のバッファメモリブロック15−１内に、前記アドレ
スに対応するデータが記憶されていた（ヒットした）場
合、該バッファメモリブロック15−１内に格納されてい
るデータが、CPU11に読込まれる。

一方、第１のバッファメモリブロック15−１内に、前記
アドレスに対応するデータが記憶されていない場合（ミ
スヒットした）場合には、第１のアドレス変換テーブル
３−１により、CPU11より出力されたアドレスが変換さ
れ、その変換後のアドレスにより、主記憶装置４内に記
憶されたデータが読み出されると共に、該データが前記
第１のバッファメモリブロック15−１内に記憶される。

アドレス変換装置３内のアドレス変換テーブル３−１が
切換わらない限りは、前記第１のバッファメモリブロッ
ク15−１内に、主記憶装置４より読み出されたデータが
蓄積される。

ここで、CPU11より、前記第１のアドレス変換テーブル
３−１と異なるテーブル（例えば、第２のアドレス変換
テーブル３−２）を選択するための制御信号が、前記切
換レジスタ14を介して、前記切換機構12および主記憶イ
ンターフェース13に出力されると、アドレス変換テーブ
ルのみならず、バッファメモリブロックも、第２のアド
レス変換テーブル3Aに対応するブロック（すなわち、第
２のバッファメモリブロック15B）に切り換わるので、
前記第１のバッファメモリブロック15−１内に記憶され
たデータが読みだされるおそれがなく、該第１のバッフ
ァメモリブロック15−１内のデータを無効化する必要が
ない。

したがって、第１のバッファメモリブロック15−１が再
び選択された場合においても、過去に蓄積されたデータ
をそのまま利用することができる。

もちろん、アドレス変換テーブルの内容そのものを書き
換えてしまう場合には、対応するバッファメモリブロッ
クの全内容を無効化することにより対処できる。

さて、前述の説明においては、各バッファメモリブロッ
ク15−１〜15−Ｎは、それぞれ同一の容量を有するもの
として説明したが、本考案においては特にこれのみに限
定されることはなく、本考案が適用される情報処理装置
等の利用分野に応じて、各バッファメモリブロックの容
量に変化をもたせても良いことは当然である。この場合
には、アドレス比較機構等は、個々のバッファメモリブ
ロックごとに設けるようにすれば良い。

また、バッファメモリブロックは、各アドレス変換テー
ブルのそれぞれに対応するように、該テーブルと同数設
けられるものとして説明したが、本考案は特にこれにの
みに限定されることはなく、二つのアドレス変換テーブ
ルに対して一つのバッファメモリブロック、あるいは三
つのアドレス変換テーブルに対して一つのバッファメモ
リブロック、というように、複数のアドレス変換テーブ
ルに対して一つのバッファメモリブロックを設けるよう
にしても良いことは当然である。

（考案の効果） 以上の説明から明らかなように、本考案によれば、バッ
ファメモリ装置を複数のブロックに分け、アドレス変換
テーブルが切り換えられたときには、前記ブロックをも
切り換えるようにしたので、次のような効果が達成され
る。

（１）アドレス変換テーブルが切り換えられても、その
たびにバッファメモリ装置のブロックを無効化する必要
がない。

したがって、バッファメモリ装置の使用効率が低下する
ことがなく、また、CPUの演算速度が低下するおそれが
ない。

（２）特に、並行して複数のプログラムが実行（マルチ
タスク）されるような情報処理装置において、頻繁にア
ドレス変換テーブルを切換える場合においても、バッフ
ァメモリ装置の無効化の頻度を極力抑えることが可能と
なり、高いヒット率が実現できる。

【図面の簡単な説明】

第１図は本考案の一実施例のブロック図である。第２図
は従来のバッファメモリ装置を有するメモリ装置の概略
ブロック図である。 ３……アドレス変換装置、３−１〜３−Ｎ……第１〜第
Ｎのアドレス変換テーブル、４……主記憶装置、11……
CPU、12……切換機構、13……主記憶インターフェー
ス、14……切換レジスタ、15……バッファメモリ装置、
15−１〜15−Ｎ……第１〜第Ｎのバッファメモリブロッ
ク、25……アドレス線、26……データ線、27……制御信
号線

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】主記憶装置と、CPUより出力されたアドレ
   スを、前記主記憶装置内のアドレスに対応するように変
   換するための、複数のアドレス変換テーブルを有するア
   ドレス変換装置と、CPUより出力されたアドレスにより
   直接アクセスされるキャッシュメモリ装置とを有するメ
   モリ装置であって、 前記キャッシュメモリ装置は、前記複数のアドレス変換
   テーブルに対応する複数のキャッシュメモリブロックよ
   り成り、 前記CPUの指令に応じて、前記アドレス変換テーブルを
   切り換えると共に、前記アドレス変換テーブルに対応し
   た前記キャッシュメモリブロックに切り換える切換手段
   を備えたことを特徴とするメモリ装置。
2. 【請求項２】前記キャッシュメモリブロックは、それぞ
   れ同一の容量であることを特徴とする前記実用新案登録
   請求の範囲第１項記載のメモリ装置。
3. 【請求項３】前記切換手段は、CPUと、互いに対応する
   アドレス変換テーブルおよびキャッシュメモリブロック
   との間のアドレス線を切換える切換機構、前記アドレス
   変換テーブルと前記主記憶装置との間のアドレス線を切
   換える主記憶インターフェース、および前記切換機構と
   主記憶インターフェースとを制御する切換えレジスタよ
   り成ることを特徴とする前記実用新案登録請求の範囲第
   １項および第２項のいずれかに記載のメモリ装置。