JPH0731544B2 - 演算渋滞監視装置 - Google Patents
演算渋滞監視装置Info
- Publication number
- JPH0731544B2 JPH0731544B2 JP59206986A JP20698684A JPH0731544B2 JP H0731544 B2 JPH0731544 B2 JP H0731544B2 JP 59206986 A JP59206986 A JP 59206986A JP 20698684 A JP20698684 A JP 20698684A JP H0731544 B2 JPH0731544 B2 JP H0731544B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- abnormality
- reset
- main cpu
- abnormality detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Testing And Monitoring For Control Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、シーケンス制御における例えばプログラマ
ブルコントローラの演算渋滞監視装置に関するものであ
る。
ブルコントローラの演算渋滞監視装置に関するものであ
る。
従来のシーケンス制御におけるプログラマブルコントロ
ーラの演算渋滞監視は、第２図に示す構成の装置で行な
われていた。図において（１）はカウンタ回路、（２）
はカウンタ回路（１）のカウント入力となるクロツク、
（３）はシーケンス演算を行うCPUであり、シーケンス
演算実行ごとにカウンタ回路（１）にリセツトをかける
ようになつている。
ーラの演算渋滞監視は、第２図に示す構成の装置で行な
われていた。図において（１）はカウンタ回路、（２）
はカウンタ回路（１）のカウント入力となるクロツク、
（３）はシーケンス演算を行うCPUであり、シーケンス
演算実行ごとにカウンタ回路（１）にリセツトをかける
ようになつている。
従来のプログラマブルコントローラの演算渋滞監視は上
記のように構成された装置によつてなされる。シーケン
ス制御動作が開始すると、この開始時点よりCPU（３）
によるシーケンス演算が順調に行なわれる限り、シーケ
ンス演算の終了ごとにCPU（３）の指令によつてカウン
タ回路（１）にリセツトがかかり、次のシーケンス演算
を開始する。
記のように構成された装置によつてなされる。シーケン
ス制御動作が開始すると、この開始時点よりCPU（３）
によるシーケンス演算が順調に行なわれる限り、シーケ
ンス演算の終了ごとにCPU（３）の指令によつてカウン
タ回路（１）にリセツトがかかり、次のシーケンス演算
を開始する。
次に、CPU（３）によるシーケンス演算が順調に行なわ
れずに、カウンタ回路（１）がクロツク（２）によりカ
ウントアツプする前にCPU（３）からのリセツト信号が
ない場合は、カウンタ回路（１）から演算渋滞信号が発
せられ、所定の警報あるいは表示部を作動させるように
なつている。
れずに、カウンタ回路（１）がクロツク（２）によりカ
ウントアツプする前にCPU（３）からのリセツト信号が
ない場合は、カウンタ回路（１）から演算渋滞信号が発
せられ、所定の警報あるいは表示部を作動させるように
なつている。
上記のような従来のプラグラマブルコントローラの渋滞
監視を行う装置においては、シーケンス演算が順調に行
なわれていないにもかかわらず例えばCPU（３）が誤つ
てライト・リード（WR）する等のCPU（３）の異常状態
が原因でカウンタ回路（２）に対して、常時リセツト信
号が出てしまうと演算渋体信号が出力しないという問題
点およびカウンタ回路（２）の定数が決まつており、演
算渋滞監視時間が一定になつてしまうという問題点があ
つた。
監視を行う装置においては、シーケンス演算が順調に行
なわれていないにもかかわらず例えばCPU（３）が誤つ
てライト・リード（WR）する等のCPU（３）の異常状態
が原因でカウンタ回路（２）に対して、常時リセツト信
号が出てしまうと演算渋体信号が出力しないという問題
点およびカウンタ回路（２）の定数が決まつており、演
算渋滞監視時間が一定になつてしまうという問題点があ
つた。
この発明は、かかる問題点を解決するためになされたも
ので、CPU（３）が異常状態になつても、演算渋滞信号
が発せられ、又、演算渋滞監視時間をプログラマブルに
変更できるような渋滞監視方式を提供することを目的と
する。
ので、CPU（３）が異常状態になつても、演算渋滞信号
が発せられ、又、演算渋滞監視時間をプログラマブルに
変更できるような渋滞監視方式を提供することを目的と
する。
本発明に係る演算渋滞監視装置は、シーケンス制御を行
うと共に、相互に相手方の異常を検索し合い、相手方の
異常を検出したときそれぞれ第１、第２の異常検出信号
を出力する主CPU及び副CPUと、シーケンス演算の終了の
たびに主CPUから入力されるリセット信号によりリセッ
トされると共に入力された所定のクロック信号をカウン
トし、プログラマブルに予め主CPUにより設定された設
定値により示される時間内にリセット信号が入力されな
いと第３の異常検出信号を出力するカウンタ回路と、第
１、第２及び第３の異常検出信号の論理和をとる論理和
回路とを備え、論理和回路の出力を演算渋滞信号とする
ようにしたものである。
うと共に、相互に相手方の異常を検索し合い、相手方の
異常を検出したときそれぞれ第１、第２の異常検出信号
を出力する主CPU及び副CPUと、シーケンス演算の終了の
たびに主CPUから入力されるリセット信号によりリセッ
トされると共に入力された所定のクロック信号をカウン
トし、プログラマブルに予め主CPUにより設定された設
定値により示される時間内にリセット信号が入力されな
いと第３の異常検出信号を出力するカウンタ回路と、第
１、第２及び第３の異常検出信号の論理和をとる論理和
回路とを備え、論理和回路の出力を演算渋滞信号とする
ようにしたものである。
本発明においては、主CPU及び副CPUが相互に相手方の異
常を検索し合い、相手方の異常が検出されるとそれぞれ
第１、第２の異常検出信号が出力され、主CPUからシー
ケンス演算の終了のたびに入力されるリセット信号によ
りリセットされるカウンタ回路により、所定の入力され
たクロック信号がカウントされると共にプログラマブル
に予め主CPUにより設定された設定値により示される時
間内にリセット信号が入力されないと第３の異常検出信
号が出力され、第１、第２及び第３の異常検出信号の論
理和が論理和回路によりとられ、この論理和出力が演算
渋滞信号となる。
常を検索し合い、相手方の異常が検出されるとそれぞれ
第１、第２の異常検出信号が出力され、主CPUからシー
ケンス演算の終了のたびに入力されるリセット信号によ
りリセットされるカウンタ回路により、所定の入力され
たクロック信号がカウントされると共にプログラマブル
に予め主CPUにより設定された設定値により示される時
間内にリセット信号が入力されないと第３の異常検出信
号が出力され、第１、第２及び第３の異常検出信号の論
理和が論理和回路によりとられ、この論理和出力が演算
渋滞信号となる。
第１図はこの発明による演算渋滞監視を行う装置の一実
施例を示すブロツク構成図である。（１）はカウンタ回
路、（２）はクロツク、（3a），（3b）はそれぞれ主、
副CPU、（４）はOR回路であり、（3a），（3b）の主、
副CPUは相互に相手側の異常を検索し合い、カウンタ回
路（１）を作動させて主CPU（３）のシーケンス演算を
計時し、異常時にOR回路（４）より渋滞信号が出力され
るようになつている。
施例を示すブロツク構成図である。（１）はカウンタ回
路、（２）はクロツク、（3a），（3b）はそれぞれ主、
副CPU、（４）はOR回路であり、（3a），（3b）の主、
副CPUは相互に相手側の異常を検索し合い、カウンタ回
路（１）を作動させて主CPU（３）のシーケンス演算を
計時し、異常時にOR回路（４）より渋滞信号が出力され
るようになつている。
上記のように構成されたシーケンス制御装置において
は、まず主CPU（3a）が、カウンタ回路（１）の設定を
プログラマブルに行い、シーケンス演算を開始する。主
CPU（3a）がシーケンス演算を行ない、この演算が所定
時間に終了すると、主CPU（3a）の指令で図示のＡライ
ンを介してカウンタ回路（１）はリセツトされる。主CP
U（3a）によるシーケンス演算が渋滞して所定時間内に
各ステツプのシーケンス演算が行なわれない場合は、直
ちに図示のＢラインを介して論理和回路、例えばOR回路
（５）に第３の異常検出信号が伝達されて演算渋滞信号
が発せられる。
は、まず主CPU（3a）が、カウンタ回路（１）の設定を
プログラマブルに行い、シーケンス演算を開始する。主
CPU（3a）がシーケンス演算を行ない、この演算が所定
時間に終了すると、主CPU（3a）の指令で図示のＡライ
ンを介してカウンタ回路（１）はリセツトされる。主CP
U（3a）によるシーケンス演算が渋滞して所定時間内に
各ステツプのシーケンス演算が行なわれない場合は、直
ちに図示のＢラインを介して論理和回路、例えばOR回路
（５）に第３の異常検出信号が伝達されて演算渋滞信号
が発せられる。
また、主CPU（3a）あるいは副CPU（3b）のいずれかが異
常状態になつた場合は、図示のＣまたはＤラインを介し
てOR回路（５）へそれぞれ第１の異常検出信号又は第２
の異常検出信号が伝達され、Ｅで示す演算渋滞信号が発
せられるようになつている。
常状態になつた場合は、図示のＣまたはＤラインを介し
てOR回路（５）へそれぞれ第１の異常検出信号又は第２
の異常検出信号が伝達され、Ｅで示す演算渋滞信号が発
せられるようになつている。
なお、上記実施例では、プログラマブルコントローラに
よるシーケンス演算の場合について述べたが、他のシー
ケンス制御機器による演算の場合にも適用できることは
いうまでもない。
よるシーケンス演算の場合について述べたが、他のシー
ケンス制御機器による演算の場合にも適用できることは
いうまでもない。
以上のように、本発明によれば、主CPU及び副CPUが相互
に相手方の異常を検索し合い、相手方の異常を検出する
とそれぞれ第１、第２の異常検出信号を出力し、主CPU
からシーケンス演算の終了のたびに入力されるリセット
信号によりリセットされるカウンタ回路により、所定の
入力されたクロック信号をカウントすると共にプログラ
マブルに予め主CPUにより設定された設定値により示さ
れる時間内にリセット信号が入力されないと第３の異常
検出信号を出力し、第１、第２及び第３の異常検出信号
の論理和を論理和回路によりとり、この論理和出力を演
算渋滞信号とするようにしたので、プログラマブルに的
確な演算渋滞検出ができると共に、演算渋滞検出におけ
る検出漏れが阻止でき、これを用いた装置の信頼性を向
上できるという効果を有する。
に相手方の異常を検索し合い、相手方の異常を検出する
とそれぞれ第１、第２の異常検出信号を出力し、主CPU
からシーケンス演算の終了のたびに入力されるリセット
信号によりリセットされるカウンタ回路により、所定の
入力されたクロック信号をカウントすると共にプログラ
マブルに予め主CPUにより設定された設定値により示さ
れる時間内にリセット信号が入力されないと第３の異常
検出信号を出力し、第１、第２及び第３の異常検出信号
の論理和を論理和回路によりとり、この論理和出力を演
算渋滞信号とするようにしたので、プログラマブルに的
確な演算渋滞検出ができると共に、演算渋滞検出におけ
る検出漏れが阻止でき、これを用いた装置の信頼性を向
上できるという効果を有する。
第１図はこの発明の一実施例による演算渋滞監視を行う
ための装置の構成を示すブロツク図、第２図は従来の演
算渋滞監視装置の構成を示すブロツク図である。 図において、（１）はカウンタ回路、（２）はクロツ
ク、（3a）は主CPU、（3b）は副CPU、（４）はOR回路で
ある。 なお、各図中同一符号は同一または相当部分を示す。
ための装置の構成を示すブロツク図、第２図は従来の演
算渋滞監視装置の構成を示すブロツク図である。 図において、（１）はカウンタ回路、（２）はクロツ
ク、（3a）は主CPU、（3b）は副CPU、（４）はOR回路で
ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】シーケンス制御を行うと共に、相互に相手
方の異常を検索し合い、相手方の異常を検出したときそ
れぞれ第１、第２の異常検出信号を出力する主CPU及び
副CPUと、 シーケンス演算の終了のたびに前記主CPUから入力され
るリセット信号によりリセットされると共に入力された
所定のクロック信号をカウントし、プログラマブルに予
め前記主CPUにより設定された設定値により示される時
間内に前記リセット信号が入力されないと第３の異常検
出信号を出力するカウンタ回路と、 第１、第２及び第３の異常検出信号の論理和をとる論理
和回路とを備え、 前記論理和回路の出力を演算渋滞信号とすることを特徴
とする演算渋滞監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206986A JPH0731544B2 (ja) | 1984-10-04 | 1984-10-04 | 演算渋滞監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206986A JPH0731544B2 (ja) | 1984-10-04 | 1984-10-04 | 演算渋滞監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6188310A JPS6188310A (ja) | 1986-05-06 |
| JPH0731544B2 true JPH0731544B2 (ja) | 1995-04-10 |
Family
ID=16532282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206986A Expired - Lifetime JPH0731544B2 (ja) | 1984-10-04 | 1984-10-04 | 演算渋滞監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731544B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741709A (en) * | 1980-08-22 | 1982-03-09 | Mitsubishi Electric Corp | Operation monitor device |
| JPS5741704A (en) * | 1980-08-26 | 1982-03-09 | Toshiba Corp | Sequence controller |
-
1984
- 1984-10-04 JP JP59206986A patent/JPH0731544B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6188310A (ja) | 1986-05-06 |
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