JPH0732214B2 - Ｉｃパツケ−ジ - Google Patents
Ｉｃパツケ−ジInfo
- Publication number
- JPH0732214B2 JPH0732214B2 JP60270345A JP27034585A JPH0732214B2 JP H0732214 B2 JPH0732214 B2 JP H0732214B2 JP 60270345 A JP60270345 A JP 60270345A JP 27034585 A JP27034585 A JP 27034585A JP H0732214 B2 JPH0732214 B2 JP H0732214B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- conductor
- layer
- layer conductor
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はICパッケージに関し、特に信号引き出し線がマ
イクロ・ストリップ・ラインからなるICパッケージに関
する。
イクロ・ストリップ・ラインからなるICパッケージに関
する。
従来、信号引き出し線がマイクロ・ストリップ・ライン
からなるフラット・パッケージの断面図は第２図のよう
であった。誘電体からなるパッケージ本体１中に、第１
層の導体２、第２層の導体３、第３層の導体４を有し、
第２層の導体を接地平板とし、第１層の導体、第２層の
導体とがそれぞれマイクロ・ストリップ・ラインとなっ
ていた。次にこのフラット・パッケージの構造図を第３
図に示す。誘電体からなるパッケージ本体５中に、第１
層の導体６、第２層の導体７、第３層の導体８とを有
し、第２層の導体を接地平板として、第１層の導体と
は、マイクロ・ストリップ・ラインとなっていた。パッ
ケージ内側のステッチ９とチップ10上のパッド11とはワ
イヤ12によりボンディングされていた。パッケージ外側
にはリード13を有する。パッケージを上方より見て向い
合う２組の辺のうちの１組の辺14に至るマイクロ・スト
リップ・ラインは、第１層の導体６−１と、接地平板で
ある。第２層の導体とで構成され、隣りあうマイクロ・
ストリップラインとの間には、リード13−１により接地
平板に接続した第１層の導体６−２を有し、隣接するマ
イクロ・ストリップ・ライン相互の影響を小さくしてい
た。残りの１組の辺15に至るマイクロ・ストリップ・ラ
インは、第１層の導体６−３、第３層の導体８と、接地
平板である第２層の導体からなっており、第１層の導体
と第３層の導体とは、パッケージ内側のステッチの近傍
で、スルーホール16により接続されていた。プリント板
実装時、パッケージ外側で第３層配線に接続したリード
13−２には、抵抗17を外付し、マイクロ・ストリップラ
インラインを終端していた。第一層の導体のマイクロ・
ストリップ・ライン６−３はパッケージ内側では、ステ
ッチ９−１に接続し、パッケージ外側では、リード13−
３に接続していた。
からなるフラット・パッケージの断面図は第２図のよう
であった。誘電体からなるパッケージ本体１中に、第１
層の導体２、第２層の導体３、第３層の導体４を有し、
第２層の導体を接地平板とし、第１層の導体、第２層の
導体とがそれぞれマイクロ・ストリップ・ラインとなっ
ていた。次にこのフラット・パッケージの構造図を第３
図に示す。誘電体からなるパッケージ本体５中に、第１
層の導体６、第２層の導体７、第３層の導体８とを有
し、第２層の導体を接地平板として、第１層の導体と
は、マイクロ・ストリップ・ラインとなっていた。パッ
ケージ内側のステッチ９とチップ10上のパッド11とはワ
イヤ12によりボンディングされていた。パッケージ外側
にはリード13を有する。パッケージを上方より見て向い
合う２組の辺のうちの１組の辺14に至るマイクロ・スト
リップ・ラインは、第１層の導体６−１と、接地平板で
ある。第２層の導体とで構成され、隣りあうマイクロ・
ストリップラインとの間には、リード13−１により接地
平板に接続した第１層の導体６−２を有し、隣接するマ
イクロ・ストリップ・ライン相互の影響を小さくしてい
た。残りの１組の辺15に至るマイクロ・ストリップ・ラ
インは、第１層の導体６−３、第３層の導体８と、接地
平板である第２層の導体からなっており、第１層の導体
と第３層の導体とは、パッケージ内側のステッチの近傍
で、スルーホール16により接続されていた。プリント板
実装時、パッケージ外側で第３層配線に接続したリード
13−２には、抵抗17を外付し、マイクロ・ストリップラ
インラインを終端していた。第一層の導体のマイクロ・
ストリップ・ライン６−３はパッケージ内側では、ステ
ッチ９−１に接続し、パッケージ外側では、リード13−
３に接続していた。
上述した従来の信号引き出し線がマイクロ・ストリップ
・ラインからなるフラット・パッケージでは、接地平板
が、１組の向いあう辺のリードのうち半分しか接地され
ていないため、マイクロ・ストリップ・ラインの信号の
変化の際に、接地平板上の各々の点での電位が接地レベ
ルに安定せず、ゆらぎが生じる。このため、各々のマイ
クロ・ストリップ・ラインの特性インピーダンスは、常
には所要の値とならず、実装したプリント板上のストリ
ップ・ラインの特性インピーダンスとの間で不整合を引
き越し、信号の反射が生じるという欠点がある。
・ラインからなるフラット・パッケージでは、接地平板
が、１組の向いあう辺のリードのうち半分しか接地され
ていないため、マイクロ・ストリップ・ラインの信号の
変化の際に、接地平板上の各々の点での電位が接地レベ
ルに安定せず、ゆらぎが生じる。このため、各々のマイ
クロ・ストリップ・ラインの特性インピーダンスは、常
には所要の値とならず、実装したプリント板上のストリ
ップ・ラインの特性インピーダンスとの間で不整合を引
き越し、信号の反射が生じるという欠点がある。
本発明のICパッケージの信号引き出し線がマイクロ・ス
トリップ・ラインからなるフラット・パッケージは、マ
イクロ・ストリップ・ラインの構成に寄与する接地平面
に接続するピンをパッケージ底面に１本以上有してい
る。
トリップ・ラインからなるフラット・パッケージは、マ
イクロ・ストリップ・ラインの構成に寄与する接地平面
に接続するピンをパッケージ底面に１本以上有してい
る。
次に、本発明について図面を参照して説明する。
第４図は本発明の一実施例の断面図である。誘電体から
なるパッケージ本体18中に、第１層の導体19、第２層の
導体20および第３層の導体21を有し、第２層の導体を接
地平板とし、第１層の導体、第３層の導体とがそれぞれ
マイクロ・ストリップ・ラインとなっている。接地平板
には、パッケージ底面に至るピン状の導体22が接続され
ている。次に本フラットパッケージの構造図を第１図に
示す。誘電体からなるパッケージ本体23中に、第１層の
導体24、第２層の導体25、第３層の導体26とを有し、第
２層の導体を接地平板として、第１層導体と第３層導体
とは、マイクロ・ストリップ・ラインとなっている。パ
ッケージ内側のステッチ27とチップ28上のパッド29とは
ワイヤ30によりボンディングされている。パッケージ外
側にはリード31を有する。パッケージを上方より見て向
い合う２組の辺のうち１組の辺32に至るマイクロ・スト
リップラインは、第１層の導体24−１と接地平板である
第２層の導体とにより構成され、隣りあうマイクロ・ス
トリップ・ラインとの間には、リード31−１により接地
平板に接続した第１層の導体24−２を有し、隣接するマ
イクロ・ストリップ・ライン相互の影響を小さくしてい
る。残りの１組の辺33に至るマイクロストリップライン
は、第１層の導体24−３、第３層の導体25と、接地平板
である第２層の導体からなっており、第１層の導体と第
３層の導体とはパッケージ内側のステッチの近傍でスル
ーホール34により接続されている。またパッケージ底面
には、接地平板に接続するピン35を有している。プリン
ト基板実装時に、パッケージ外側で第３層配線に接続は
リード31−２は、抵抗36を外付けし、マイクロ・ストリ
ップ・ラインを終端し、パッケージ底面のピンは接地す
る。第一層の導体のマイクロ・ストリップ・ライン24−
３はパッケージ内側では、ステッチ27−１に、パッケー
ジ外側ではリード31−３に接続する第５図に一実施例を
辺33側から見た図、第６図に一実施例の底面図を示す。
パッケージ側面にリード37が現われ、パッケージ裏面に
は、ピン38があらわれている。
なるパッケージ本体18中に、第１層の導体19、第２層の
導体20および第３層の導体21を有し、第２層の導体を接
地平板とし、第１層の導体、第３層の導体とがそれぞれ
マイクロ・ストリップ・ラインとなっている。接地平板
には、パッケージ底面に至るピン状の導体22が接続され
ている。次に本フラットパッケージの構造図を第１図に
示す。誘電体からなるパッケージ本体23中に、第１層の
導体24、第２層の導体25、第３層の導体26とを有し、第
２層の導体を接地平板として、第１層導体と第３層導体
とは、マイクロ・ストリップ・ラインとなっている。パ
ッケージ内側のステッチ27とチップ28上のパッド29とは
ワイヤ30によりボンディングされている。パッケージ外
側にはリード31を有する。パッケージを上方より見て向
い合う２組の辺のうち１組の辺32に至るマイクロ・スト
リップラインは、第１層の導体24−１と接地平板である
第２層の導体とにより構成され、隣りあうマイクロ・ス
トリップ・ラインとの間には、リード31−１により接地
平板に接続した第１層の導体24−２を有し、隣接するマ
イクロ・ストリップ・ライン相互の影響を小さくしてい
る。残りの１組の辺33に至るマイクロストリップライン
は、第１層の導体24−３、第３層の導体25と、接地平板
である第２層の導体からなっており、第１層の導体と第
３層の導体とはパッケージ内側のステッチの近傍でスル
ーホール34により接続されている。またパッケージ底面
には、接地平板に接続するピン35を有している。プリン
ト基板実装時に、パッケージ外側で第３層配線に接続は
リード31−２は、抵抗36を外付けし、マイクロ・ストリ
ップ・ラインを終端し、パッケージ底面のピンは接地す
る。第一層の導体のマイクロ・ストリップ・ライン24−
３はパッケージ内側では、ステッチ27−１に、パッケー
ジ外側ではリード31−３に接続する第５図に一実施例を
辺33側から見た図、第６図に一実施例の底面図を示す。
パッケージ側面にリード37が現われ、パッケージ裏面に
は、ピン38があらわれている。
以上説明したように本発明は、信号引き出し線がマイク
ロ・ストリップ・ラインからなるフラット・パッケージ
において、マイクロ・ストリップ・ラインの構成に寄与
する接地平板に接続するピンをパッケージ底面に１本以
上配置することにより、信号引き出し線の電位の変化に
かかわらず、接地平板の電位をより安定に接地レベルに
保つことができ、マイクロ・ストリップ線路の特性イン
ピーダンスを所要の値とすることができる効果がある。
ロ・ストリップ・ラインからなるフラット・パッケージ
において、マイクロ・ストリップ・ラインの構成に寄与
する接地平板に接続するピンをパッケージ底面に１本以
上配置することにより、信号引き出し線の電位の変化に
かかわらず、接地平板の電位をより安定に接地レベルに
保つことができ、マイクロ・ストリップ線路の特性イン
ピーダンスを所要の値とすることができる効果がある。
第１図は本発明の一実施例のICパッケージの構造図、第
２図は従来のICパッケージの断面図、第３図は従来のIC
パッケージの構造図、第４図は第１図の辺33にそう断面
図、第５図は第１図の辺33側から見た図、第６図は第１
図の底面の図である。 １……パッケージ本体、２……第１層の導体、３……第
２層の導体、４……第３層の導体、５……パッケージ本
体、６……第１層の導体、７……第２層の導体、８……
第３層の導体、９……ステッチ、10……チップ、11……
パッド、12……ワイヤ、13……リード、14……パッケー
ジの１辺、15……パッケージの１辺、16……スルーホー
ル、17……終端抵抗、18……パッケージ本体、19……第
１層の導体、20……第２層の導体、21……第３層の導
体、22……ピン、23……パッケージ本体、24……第１層
の導体、25……第２層の導体、26……第３層の導体、27
……ステッチ、28……チップ、29……パッド、30……ワ
イヤ、31……リード、32……パッケージの１辺、33……
パッケージの１辺、34……スルーホール、35……ピン、
36……終端抵抗、37……リード、38……ピン。
２図は従来のICパッケージの断面図、第３図は従来のIC
パッケージの構造図、第４図は第１図の辺33にそう断面
図、第５図は第１図の辺33側から見た図、第６図は第１
図の底面の図である。 １……パッケージ本体、２……第１層の導体、３……第
２層の導体、４……第３層の導体、５……パッケージ本
体、６……第１層の導体、７……第２層の導体、８……
第３層の導体、９……ステッチ、10……チップ、11……
パッド、12……ワイヤ、13……リード、14……パッケー
ジの１辺、15……パッケージの１辺、16……スルーホー
ル、17……終端抵抗、18……パッケージ本体、19……第
１層の導体、20……第２層の導体、21……第３層の導
体、22……ピン、23……パッケージ本体、24……第１層
の導体、25……第２層の導体、26……第３層の導体、27
……ステッチ、28……チップ、29……パッド、30……ワ
イヤ、31……リード、32……パッケージの１辺、33……
パッケージの１辺、34……スルーホール、35……ピン、
36……終端抵抗、37……リード、38……ピン。
Claims (1)
- 【請求項１】誘電体からなるパッケージ本体中にマイク
ロ・ストリップラインである複数の信号引き出し線を有
し、前記複数の信号引き出し線のうち少なくとも１つが
接地電源に接続された接地平板であるICパッケージにお
いて、パッケージの底面部にコンタクトを介して前記接
地平板に接続した少なくとも１つのピンを有することを
特徴とするICパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270345A JPH0732214B2 (ja) | 1985-11-29 | 1985-11-29 | Ｉｃパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270345A JPH0732214B2 (ja) | 1985-11-29 | 1985-11-29 | Ｉｃパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128549A JPS62128549A (ja) | 1987-06-10 |
| JPH0732214B2 true JPH0732214B2 (ja) | 1995-04-10 |
Family
ID=17484965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270345A Expired - Lifetime JPH0732214B2 (ja) | 1985-11-29 | 1985-11-29 | Ｉｃパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732214B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162896A (en) * | 1987-06-02 | 1992-11-10 | Kabushiki Kaisha Toshiba | IC package for high-speed semiconductor integrated circuit device |
| US5221860A (en) * | 1991-02-19 | 1993-06-22 | At&T Bell Laboratories | High speed laser package |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54132273U (ja) * | 1978-03-03 | 1979-09-13 | ||
| JPS6045044A (ja) * | 1983-08-22 | 1985-03-11 | Nec Corp | Ｉｃパツケ−ジ |
-
1985
- 1985-11-29 JP JP60270345A patent/JPH0732214B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62128549A (ja) | 1987-06-10 |
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