JPH04133341A - 半導体チップキャリア - Google Patents
半導体チップキャリアInfo
- Publication number
- JPH04133341A JPH04133341A JP2255848A JP25584890A JPH04133341A JP H04133341 A JPH04133341 A JP H04133341A JP 2255848 A JP2255848 A JP 2255848A JP 25584890 A JP25584890 A JP 25584890A JP H04133341 A JPH04133341 A JP H04133341A
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- JP
- Japan
- Prior art keywords
- circuit
- semiconductor chip
- bonding
- inner layer
- carrier substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ＰＧＡなと多層の回路構造を持つ半導体チッ
プキャリアに関するものである。
プキャリアに関するものである。
樹脂積層板を基板とするプリント配線板をキャリア基板
１として用いた半導体チップキャリアが従来から提供さ
れている。このものは第４図のようにキャリア基板ｌの
上面の中央部に半導体搭載部２を設けると共にキャリア
基板１の背面がら突出するように多数の端子４，４・・
・を取着し、キャリア基板ｌの表面に外層の回路５を、
キャリア基板１の内部に内層の回路６をそれぞれ設けで
ある。これら回路５．６は端子４，４・・・に接続され
るものであるが、内層回路６はスルーホール１ｏを介し
て外層に設けた接続用回路１５に接続するようにしであ
る。また半導体搭載部２の周縁に沿って多数本のボンデ
ィングフィンガー３．３・・・が設けてあり、外層の各
回路５及び各接続用回路１５の一端がこのボンディング
フィンガー３．３・・・に接続しである。そして半導体
搭載部２にＩＣ等の半導体チップ７を搭載して、半導体
チップ７と各ボンディングフィンガー３．３・・・とに
金線などのワイヤー１４をボンディングすることによっ
て、半導体チップ７を外層回路５によって端子４に、あ
るいは接続用回路１５からスルーホール１０と内層回路
６を通じて端子４に、それぞれ電気的に接続するように
しである。
１として用いた半導体チップキャリアが従来から提供さ
れている。このものは第４図のようにキャリア基板ｌの
上面の中央部に半導体搭載部２を設けると共にキャリア
基板１の背面がら突出するように多数の端子４，４・・
・を取着し、キャリア基板ｌの表面に外層の回路５を、
キャリア基板１の内部に内層の回路６をそれぞれ設けで
ある。これら回路５．６は端子４，４・・・に接続され
るものであるが、内層回路６はスルーホール１ｏを介し
て外層に設けた接続用回路１５に接続するようにしであ
る。また半導体搭載部２の周縁に沿って多数本のボンデ
ィングフィンガー３．３・・・が設けてあり、外層の各
回路５及び各接続用回路１５の一端がこのボンディング
フィンガー３．３・・・に接続しである。そして半導体
搭載部２にＩＣ等の半導体チップ７を搭載して、半導体
チップ７と各ボンディングフィンガー３．３・・・とに
金線などのワイヤー１４をボンディングすることによっ
て、半導体チップ７を外層回路５によって端子４に、あ
るいは接続用回路１５からスルーホール１０と内層回路
６を通じて端子４に、それぞれ電気的に接続するように
しである。
しかしこのものではボンディングフィンガー３を内層の
回路６に接続するためにキャリア基板１に多くの接続用
回路１５やスルーホールｌＯを設ける必要があり、半導
体の高密度化に伴うＩｌｏの増加に対して接続用回路１
５やスルーホールト０をキャリア基板１に設けるスペー
スを確保することができず、半導体の高密度化に対応す
ることが難しいという問題があった。またスルーホール
１０の箇所まで接続用回路１５を引き回して内層の回路
６に接続をおこなうことになるためにボンディングフィ
ンガー３から内層の回路６までの配線長が長くなり、半
導体の高速化に対応することが難しいという問題もあっ
た。 このために第５図に示すように、半導体搭載部２にメツ
キ層１６を設けてこのメツキ層１６を内層の回路６と導
通させ、メツキ層１６の上に実装される半導体チップ７
をメツキ層１６を介して内層回路６に接続させるように
することが検討されている。このものではスルーホール
１０や接続用回路１５の数を減らしたり不要にしたりす
ることが可能になる。しかしこのものでは半導体搭載部
２が内層回路６と同電位になるために、このような電位
では使用できない半導体チップ７の場合には採用するこ
とができないものであり、上記問題の有効な解決にはな
らない。 本発明は上記の点に鑑みて為されたものであり、半導体
の高密度及び高速化半導体に対応することが可能になる
半導体チップキャリアを提供することを目的とするもの
である。
回路６に接続するためにキャリア基板１に多くの接続用
回路１５やスルーホールｌＯを設ける必要があり、半導
体の高密度化に伴うＩｌｏの増加に対して接続用回路１
５やスルーホールト０をキャリア基板１に設けるスペー
スを確保することができず、半導体の高密度化に対応す
ることが難しいという問題があった。またスルーホール
１０の箇所まで接続用回路１５を引き回して内層の回路
６に接続をおこなうことになるためにボンディングフィ
ンガー３から内層の回路６までの配線長が長くなり、半
導体の高速化に対応することが難しいという問題もあっ
た。 このために第５図に示すように、半導体搭載部２にメツ
キ層１６を設けてこのメツキ層１６を内層の回路６と導
通させ、メツキ層１６の上に実装される半導体チップ７
をメツキ層１６を介して内層回路６に接続させるように
することが検討されている。このものではスルーホール
１０や接続用回路１５の数を減らしたり不要にしたりす
ることが可能になる。しかしこのものでは半導体搭載部
２が内層回路６と同電位になるために、このような電位
では使用できない半導体チップ７の場合には採用するこ
とができないものであり、上記問題の有効な解決にはな
らない。 本発明は上記の点に鑑みて為されたものであり、半導体
の高密度及び高速化半導体に対応することが可能になる
半導体チップキャリアを提供することを目的とするもの
である。
本発明は、キャリア基板１に形成される半導体搭載部２
の周縁に沿って多数本のボンディングフィンガー３，３
・・・を設けると共にキャリア基板１に取着した端子４
とボンディングフィンガー３とをキャリア基板１に形成
した外層の回路５あるいは内層の回路６を介して接続し
、半導体搭載部２に搭載された半導体チップ７と各ボン
ディングフィンガー３とを電気的に接続して形成される
半導体チップキャリアにおいて、半導体搭載部２の周縁
とボンディングフィンガー３との間においてキャリア基
板１の表面に形成されるスペース８に半導体搭載部２の
この周縁に沿う接続用回路９を設け、この接続用回路９
に複数本のボンディングフィンガー３を接続すると共に
内層の回路６と導通するようにキャリア基板１に設けた
スルーホール１０に接続用回路９を接続して成ることを
特徴とするものである。
の周縁に沿って多数本のボンディングフィンガー３，３
・・・を設けると共にキャリア基板１に取着した端子４
とボンディングフィンガー３とをキャリア基板１に形成
した外層の回路５あるいは内層の回路６を介して接続し
、半導体搭載部２に搭載された半導体チップ７と各ボン
ディングフィンガー３とを電気的に接続して形成される
半導体チップキャリアにおいて、半導体搭載部２の周縁
とボンディングフィンガー３との間においてキャリア基
板１の表面に形成されるスペース８に半導体搭載部２の
この周縁に沿う接続用回路９を設け、この接続用回路９
に複数本のボンディングフィンガー３を接続すると共に
内層の回路６と導通するようにキャリア基板１に設けた
スルーホール１０に接続用回路９を接続して成ることを
特徴とするものである。
本発明にあっては、半導体搭載部２の側縁とボンディン
グフィンガー３との間においてキャリア基板１の表面に
形成されるスペース８に半導体搭載部２のこの周縁に沿
う接続用回路９を設け、この接続用回路９に複数本のボ
ンディングフィンガー３を接続すると共に内層の回路６
と導通するようにキャリア基板ｌに設けたスルーホール
１ｏに接続用回路９を接続するようにしているために、
従来使用されない部分となっていた半導体搭載部２の周
縁とボンディングフィンガー３との間のスペース８を利
用して接続用回路９を形成することができ、しかも接続
用回路９には複数のボンディングフィンガー３が接続さ
れていてスル、−ホール１０の本数を少なくすることが
できる。またボンディングフィンガー３と接続用回路９
とは近接して配置されており、ボンディングフィンガー
３から内層の回路６への配線長が短くなる。
グフィンガー３との間においてキャリア基板１の表面に
形成されるスペース８に半導体搭載部２のこの周縁に沿
う接続用回路９を設け、この接続用回路９に複数本のボ
ンディングフィンガー３を接続すると共に内層の回路６
と導通するようにキャリア基板ｌに設けたスルーホール
１ｏに接続用回路９を接続するようにしているために、
従来使用されない部分となっていた半導体搭載部２の周
縁とボンディングフィンガー３との間のスペース８を利
用して接続用回路９を形成することができ、しかも接続
用回路９には複数のボンディングフィンガー３が接続さ
れていてスル、−ホール１０の本数を少なくすることが
できる。またボンディングフィンガー３と接続用回路９
とは近接して配置されており、ボンディングフィンガー
３から内層の回路６への配線長が短くなる。
以下本発明を実施例によって詳述する。
第１図は本発明の一実施例を示すものであり、多層プリ
ント配線板で作成されるキャリア基板１の上面の中央部
には第１図（ａ）のように平面形状が四角形の半導体搭
載部２がキャビティとして凹設してあり、キャリア基板
１の下面にはビンで形成される多数の端子４，４・・・
が下方へ突出するように取着しである。またキャリア基
板１の表面には外層の回路５が、キャリア基板１の内部
には一層もしくは複数層の内層の回＃ｒ６がそれぞれ設
けである。これら回路５．６は端子４．４・・・に接続
されるように設けである。さらに半導体搭載部２の各端
辺に沿ってキャリア基板１の表面には多数本のボンディ
ングフィンガー３．３・・・が設けてあり、外層の各回
路５の一端はこのボンディングフィンガー３，３・・・
に接続しである。 また、半導体搭載部２の各端辺とボンディングフィンガ
ー３．３・・・を設けた部分との間は一般に何も設けら
れないスペース８くプルパックと通称される）となって
いるが、このスペース８を利用して半導体Ｍ−載部２の
各端縁と平行に沿うように接続用回路９，９・・・が設
けである。この接続用回路９には複数本のボンディング
フィンガー３．３・・・のうち、外層の回路５に接続さ
れていないボンディングフィンガー３ａが第１図（ｃ）
のように複数本づつ接続しである。さらに、半導体搭載
部２の周縁部分のうち半導体搭載部２角部に対応する部
分はボンディングフィンガー３．３・・・が形成されな
いスペース１７となっており、このスペース１７を利用
してキャリア基板１にスルーホール１０．１０・・・が
穿設してあり、この各スルーホール１０にそれぞれ接続
用回路９の一端を接続するようにしである。このスルー
ホール１０は内層の回路６に接続されるように設けられ
るものである。 スルーホール１０と接続用回路９や内層回路６との接続
は、スルーホール１０の内周にメツキ層を設けたり、第
１図（ｂ）のようにスルーホール１０内に導電性物質１
８を充填したりしておこなうことができる。 そして、半導体搭載部２にＩＣ等の半導体チップ７を搭
載し、半導体チップ７と各ボンディングフィンガー３．
３・・・どの間に金線などのワイヤー１４をボンディン
グすることによって、半導体チップ７を各ボンディング
フィンガー３．３・・・に接続するようにしである６従
って、半導体チップ７はボンディングフィンガー３から
外層回路５を介して端子４に接続されると共に、ボンデ
ィングフィンガー３ａから接続用回路９とスルーホール
ｌＯを介して内層用回路６を通じて端子４に電気的に接
続されることになる。この接続用回路９の表面には、ワ
イヤー１４との接触による短絡を防ぐために、絶縁物を
被覆しておくのが好ましい。 ここで、半導体チップ７において電源やアースの接続を
おこなう場合、半導体チップ７の電源用電極やアース用
電極は複数づつ設けられるが、キャリア基板１の上でこ
れら複数の電極を合流させる必要のあることが多い、半
導体チップ７のこのような複数の電源用電極やアース用
電極を接続用回路９に接続されたボンディングフィンガ
ー３ａ、３ａ・・・に接続するようにしているものであ
り、複数の電源用電極やアース用電極は複数のボンディ
ングフィンガー３ａ、３ａ・・・が−括して接続される
接続用回路９で合流され、内層の電源用の回路６やアー
ス用の回路６に接続することができることになる。この
ように半導体チップ７がら電源用やアース用の回路６に
接続するにあたって、接続用回路９はボンディングフィ
ンガー３ａの近傍に設けられているために、半導体チッ
プ７からボンディングフィンガー３ａ及び接続用回路９
を経た電源用やアース用の回路６までの配線長は短くな
り、半導体の高速化への対応に有利になるものである。 また、第２図に示すように、内層の回路６が複数層で形
成されている場合には、各層の回路６にスルーホール１
０によって接続用回路９を選択的に接続することができ
る。第２図の実施例ではスルーホール１０の内周にスル
ーホールメツキ１９を設けて、スルーホール１０と接続
用回路９や内層回路６との接続をおこなうようにしであ
る。 第３図は本発明の他の実施例を示すものであり、半導体
搭載部２の端辺とボンディングフィンガー３，３・・・
を設けた部分との間のスペース８に平行に配設した二本
（複数本）の接続用回路９を形成するようにしである。
ント配線板で作成されるキャリア基板１の上面の中央部
には第１図（ａ）のように平面形状が四角形の半導体搭
載部２がキャビティとして凹設してあり、キャリア基板
１の下面にはビンで形成される多数の端子４，４・・・
が下方へ突出するように取着しである。またキャリア基
板１の表面には外層の回路５が、キャリア基板１の内部
には一層もしくは複数層の内層の回＃ｒ６がそれぞれ設
けである。これら回路５．６は端子４．４・・・に接続
されるように設けである。さらに半導体搭載部２の各端
辺に沿ってキャリア基板１の表面には多数本のボンディ
ングフィンガー３．３・・・が設けてあり、外層の各回
路５の一端はこのボンディングフィンガー３，３・・・
に接続しである。 また、半導体搭載部２の各端辺とボンディングフィンガ
ー３．３・・・を設けた部分との間は一般に何も設けら
れないスペース８くプルパックと通称される）となって
いるが、このスペース８を利用して半導体Ｍ−載部２の
各端縁と平行に沿うように接続用回路９，９・・・が設
けである。この接続用回路９には複数本のボンディング
フィンガー３．３・・・のうち、外層の回路５に接続さ
れていないボンディングフィンガー３ａが第１図（ｃ）
のように複数本づつ接続しである。さらに、半導体搭載
部２の周縁部分のうち半導体搭載部２角部に対応する部
分はボンディングフィンガー３．３・・・が形成されな
いスペース１７となっており、このスペース１７を利用
してキャリア基板１にスルーホール１０．１０・・・が
穿設してあり、この各スルーホール１０にそれぞれ接続
用回路９の一端を接続するようにしである。このスルー
ホール１０は内層の回路６に接続されるように設けられ
るものである。 スルーホール１０と接続用回路９や内層回路６との接続
は、スルーホール１０の内周にメツキ層を設けたり、第
１図（ｂ）のようにスルーホール１０内に導電性物質１
８を充填したりしておこなうことができる。 そして、半導体搭載部２にＩＣ等の半導体チップ７を搭
載し、半導体チップ７と各ボンディングフィンガー３．
３・・・どの間に金線などのワイヤー１４をボンディン
グすることによって、半導体チップ７を各ボンディング
フィンガー３．３・・・に接続するようにしである６従
って、半導体チップ７はボンディングフィンガー３から
外層回路５を介して端子４に接続されると共に、ボンデ
ィングフィンガー３ａから接続用回路９とスルーホール
ｌＯを介して内層用回路６を通じて端子４に電気的に接
続されることになる。この接続用回路９の表面には、ワ
イヤー１４との接触による短絡を防ぐために、絶縁物を
被覆しておくのが好ましい。 ここで、半導体チップ７において電源やアースの接続を
おこなう場合、半導体チップ７の電源用電極やアース用
電極は複数づつ設けられるが、キャリア基板１の上でこ
れら複数の電極を合流させる必要のあることが多い、半
導体チップ７のこのような複数の電源用電極やアース用
電極を接続用回路９に接続されたボンディングフィンガ
ー３ａ、３ａ・・・に接続するようにしているものであ
り、複数の電源用電極やアース用電極は複数のボンディ
ングフィンガー３ａ、３ａ・・・が−括して接続される
接続用回路９で合流され、内層の電源用の回路６やアー
ス用の回路６に接続することができることになる。この
ように半導体チップ７がら電源用やアース用の回路６に
接続するにあたって、接続用回路９はボンディングフィ
ンガー３ａの近傍に設けられているために、半導体チッ
プ７からボンディングフィンガー３ａ及び接続用回路９
を経た電源用やアース用の回路６までの配線長は短くな
り、半導体の高速化への対応に有利になるものである。 また、第２図に示すように、内層の回路６が複数層で形
成されている場合には、各層の回路６にスルーホール１
０によって接続用回路９を選択的に接続することができ
る。第２図の実施例ではスルーホール１０の内周にスル
ーホールメツキ１９を設けて、スルーホール１０と接続
用回路９や内層回路６との接続をおこなうようにしであ
る。 第３図は本発明の他の実施例を示すものであり、半導体
搭載部２の端辺とボンディングフィンガー３，３・・・
を設けた部分との間のスペース８に平行に配設した二本
（複数本）の接続用回路９を形成するようにしである。
上述のように本発明にあっては、半導体搭載部の周縁と
ボンディングフィンガーとの間においてキャリア基板の
表面に形成されるスペースに半導体搭載部のこの周縁に
沿う接続用回路を設け、この接続用回路に複数本のボン
ディングフィンガーを接続すると共に内層の回路と導通
するようにキャリア基板に設けたスルーホールに接続用
回路を接続するようにしたので、従来使用されない部分
となっていた半導体搭載部の周縁とボンディングフィン
ガーとの間のプルパックと称されるスペースを利用して
接続用回路を形成することができ、端子の数が増えても
接続用回路を形成するためのスペースを確保することが
できるものであり、しかも接続用回路には複数のボンデ
ィングフィンガーが接続されていてボンディングフィン
ガーを一括してスルーホールに接続することができ、ス
ルーホールの本数を少なくすることができるものあり、
この結果半導体の高密度化によるＩｌｏの増加に容易に
対応することができるようになったらのである。また接
続用回路はボンディングフィンガーと近接して配置させ
ることができるものであり、ボンディングフィンガーか
ら接続用回路を介して内層の回路に至る配線長を短くな
すことが可能になり、半導体の高速化に容易に対応する
ことが可能になるものである。
ボンディングフィンガーとの間においてキャリア基板の
表面に形成されるスペースに半導体搭載部のこの周縁に
沿う接続用回路を設け、この接続用回路に複数本のボン
ディングフィンガーを接続すると共に内層の回路と導通
するようにキャリア基板に設けたスルーホールに接続用
回路を接続するようにしたので、従来使用されない部分
となっていた半導体搭載部の周縁とボンディングフィン
ガーとの間のプルパックと称されるスペースを利用して
接続用回路を形成することができ、端子の数が増えても
接続用回路を形成するためのスペースを確保することが
できるものであり、しかも接続用回路には複数のボンデ
ィングフィンガーが接続されていてボンディングフィン
ガーを一括してスルーホールに接続することができ、ス
ルーホールの本数を少なくすることができるものあり、
この結果半導体の高密度化によるＩｌｏの増加に容易に
対応することができるようになったらのである。また接
続用回路はボンディングフィンガーと近接して配置させ
ることができるものであり、ボンディングフィンガーか
ら接続用回路を介して内層の回路に至る配線長を短くな
すことが可能になり、半導体の高速化に容易に対応する
ことが可能になるものである。
第１図（ａ）（ｂ）（ｃ）は本発明の一実施例の平面図
と拡大した断面図と一部の拡大した平面図、第２図は同
上の他の実施例の断面図、第３図（ａ）（ｂ）は同上の
さらに他の実施例の平面図と断面図、第４図（ａ＞（ｂ
）は従来例の平面図と拡大した断面図、第５図（ａ）（
ｂ）は他の従来例の平面図と拡大した断面図である。 １はキャリア基板、２は半導体搭載部、３はボンディン
グフィンガー、４は端子、５は外層の回路、６は内層の
回路、７は半導体チップ、８はスペース、９は接続用回
路、１０はスルーホールである。
と拡大した断面図と一部の拡大した平面図、第２図は同
上の他の実施例の断面図、第３図（ａ）（ｂ）は同上の
さらに他の実施例の平面図と断面図、第４図（ａ＞（ｂ
）は従来例の平面図と拡大した断面図、第５図（ａ）（
ｂ）は他の従来例の平面図と拡大した断面図である。 １はキャリア基板、２は半導体搭載部、３はボンディン
グフィンガー、４は端子、５は外層の回路、６は内層の
回路、７は半導体チップ、８はスペース、９は接続用回
路、１０はスルーホールである。
Claims (1)
- （１）キャリア基板に形成される半導体搭載部の周縁に
沿って多数本のボンディングフィンガーを設けると共に
キャリア基板に取着した端子とボンディングフィンガー
とをキャリア基板に形成した外層の回路あるいは内層の
回路を介して接続し半導体搭載部に搭載された半導体チ
ップと各ボンディングフィンガーとを電気的に接続して
形成される半導体チップキャリアにおいて、半導体搭載
部の周縁とボンディングフィンガーとの間においてキャ
リア基板の表面に形成されるスペースに半導体搭載部の
この周縁に沿う接続用回路を設け、この接続用回路に複
数本のボンディングフィンガーを接続すると共に内層の
回路と導通するようにキャリア基板に設けたスルーホー
ルに接続用回路を接続して成ることを特徴とする半導体
チップキャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255848A JPH06103721B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体チップキャリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255848A JPH06103721B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体チップキャリア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04133341A true JPH04133341A (ja) | 1992-05-07 |
| JPH06103721B2 JPH06103721B2 (ja) | 1994-12-14 |
Family
ID=17284435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2255848A Expired - Lifetime JPH06103721B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体チップキャリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103721B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002080268A1 (en) * | 2001-03-30 | 2002-10-10 | Infineon Technologies Ag | A substrate for mounting a semiconductor chip |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107059A (en) * | 1980-12-25 | 1982-07-03 | Fujitsu Ltd | Semiconductor package |
| JPS596563A (ja) * | 1982-07-05 | 1984-01-13 | Nec Corp | 集積回路装置 |
| JPS5972749A (ja) * | 1982-10-19 | 1984-04-24 | Nec Corp | 半導体装置 |
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1990
- 1990-09-25 JP JP2255848A patent/JPH06103721B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103721B2 (ja) | 1994-12-14 |
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