JPH07325762A - 冗長メモリの制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 運用系メモリ回路および予備系メモリ回路の
比較不一致時の処理を要求元が意識することなく行える
ようにし、要求元の負荷の軽減、および再読み出し、再
比較、警報発出処理の迅速化をはかる。 【構成】 要求元が出力するアドレス信号、リード信
号、ライト信号からメモリアクセス信号を生成する制御
回路と、この制御回路からの制御によりデータを記憶す
る運用系メモリ回路および予備系メモリ回路と、この両
系のメモリ回路から読み出したデータの比較を行い、不
一致時に要求元を待機状態にしてメモリアクセス制御回
路に対しては読み出しの再試行および運用系切替えを実
行する比較回路とを備え、運用系および予備系の両系の
メモリ回路からデータを読み出して比較し、不一致の場
合には要求元を待機状態にして運用系メモリ回路からの
再読み出しを実行する。この再読み出しが規定回数実行
されても回復しない場合には警報を発出し、要求元を待
機状態から解除して警報処理を実行させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、装置の記憶部であるメ
モリ回路の制御に利用する。本発明は、運用系および予
備系のメモリ回路の比較不一致時に迅速に再試行および
警報発出を行い信頼性を向上させることができる冗長メ
モリの制御方式に関する。

【０００２】

【従来の技術】図３は従来のメモリ冗長構成によるメモ
リアクセス制御方式の回路例を示すブロック図である。
この従来回路は、要求元が出力するアドレス信号、リー
ド信号、およびライト信号からメモリアクセス信号を生
成する制御回路１と、運用系メモリ回路２と予備系メモ
リ回路３とが備えられ、データの書込みを行う場合は運
用系メモリ回路２および予備系メモリ回路３の両系のメ
モリ回路に書込まれ、読み出す場合は運用系メモリ回路
２から読み出される。要求元から書込要求が発生した場
合、制御回路１はアドレス信号、書込信号、第一セレク
ト信号、第二セレクト信号を運用系メモリ回路２および
予備系メモリ回路３に出力する。その結果、運用系メモ
リ回路２および予備系メモリ回路３には同じ内容のデー
タが記憶される。

【０００３】また、要求元から読み出し要求が発生した
場合、制御回路１はアドレス信号、読み出し信号、第一
セレクト信号を運用系メモリ回路２に出力し、運用系メ
モリ回路２に記憶されていたデータが要求元に読み出さ
れる。要求元が運用系メモリ回路２から読み出したデー
タを異常と判断した場合には、要求元は運用系メモリ回
路２に対して読み出しの再試行を行い、回復しない場合
は運用系メモリ回路２を予備系メモリ回路３に切替え、
第二セレクト信号を使用して予備系メモリ回路３からデ
ータの読み出しを継続する。

【０００４】このようにメモリ回路を二重化した構成の
ものとしては、二つのメモリ回路の内容を一致させ情報
の正当性を保証する方式が特開昭５６−１５２０６３号
公報、特開昭６３−２３３４３９号公報、および特開平
２−１２７７４７号公報に開示され、また、二重化処理
を同期させるために生じる性能低下を防止する方式が特
開平２−８３６３１号公報に開示されている。

【０００５】

【発明が解決しようとする課題】このような従来の方式
は、要求元で運用系メモリ回路から読み出した結果が異
常であると判断された後に再試行が行われ、回復しない
場合は運用系切替えを実行して処理を継続する必要があ
るので、要求元の負荷が増大し、また、再試行処理、切
替処理に多くの時間を要する欠点がある。

【０００６】本発明はこのような欠点を除去するもの
で、要求元に多くの負荷をかけることなく、不一致の場
合の再読み出し処理および再比較処理を迅速に行うこと
ができる方式を提供することを目的とする。本発明は、
冗長メモリの読出データを利用する要求元装置で、その
冗長メモリの制御に係わる必要をなくすことができる冗
長メモリの制御方式を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、運用系メモリ
回路および予備系メモリ回路を備え、書込モードではこ
の二つのメモリ回路に同一の書込データおよび同一の書
込アドレス信号が供給される冗長メモリの制御方式にお
いて、読出モードでは前記二つのメモリ回路に同一の読
出アドレス信号が与えられ、その二つのメモリ回路の各
読出出力を相互に比較する比較回路を備え、この比較回
路の不一致出力を待機信号として読出データの要求元へ
送出することを特徴とする。

【０００８】前記二つのメモリ回路の読出出力の一方を
選択して読出データとする出力選択回路と、前記不一致
出力により、その不一致出力に係る読出アドレスについ
て前記二つのメモリ回路からの読出を再実行させる制御
回路とを備え、前記制御回路は、前記再実行の期間にわ
たり前記出力選択回路の出力を停止させる手段と、前記
再実行を所定回数実行しても前記比較回路にひきつづき
不一致出力があるときに前記要求元へ警報信号を送出す
る手段と、前記警報信号の送出後に前記不一致出力に係
る読出アドレスに続くアドレスから読出を自動的に継続
する手段とを含むことが望ましい。

【０００９】

【作用】本発明では、読出モードで運用系メモリ回路お
よび予備系メモリ回路の同一読出アドレスを同時に読出
し、その読出出力を互いに比較する。二つのメモリ回路
がともに正常であればこの二つの読出出力は一致するは
ずであり、比較回路の出力は一致を示す。

【００１０】比較回路の出力が一致を示す状態では、二
つのメモリ回路のいずれの読出出力を採用してもよい。
実用的には出力選択回路でその一方を選択して読出デー
タとする。

【００１１】比較回路の不一致出力はその読出データを
利用する要求元に対して待機信号として送出される。こ
れにより要求元では、読出データの受信を待機状態とし
て続くデータの受信を行わない。

【００１２】比較回路の出力に不一致が送出されたとき
には、その不一致出力に係る読出アドレスについて前記
二つのメモリ回路からの読出を再実行して比較する。こ
の比較が一致であれば正常であるとして読出動作を継続
する。

【００１３】所定回数の再実行の結果、比較回路にひき
つづき不一致出力があるときには、警報信号を送出す
る。要求元ではこの警報信号によりその直前に受けた読
出データの信頼度のランクが低いことを記録するなど、
警報処理を実行する。

【００１４】警報信号を送出した後所定時間が経過する
と、制御回路は警報信号を停止して次の読出アドレスか
ら読出を再開継続する。

【００１５】このような処理により、この冗長メモリ回
路から読出データを受ける要求元では、再読出の実行や
再比較など読出制御について意識することがなくなるか
ら、要求元の制御負担はいちじるしく軽減される。

【００１６】冗長メモリの読出データを利用する要求元
装置は、冗長メモリの読出制御に係る一切のハードウエ
アおよびソフトウエアを必要としない汎用装置を利用す
ることができるようになる。

【００１７】

【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の要部の構成を示すブロック図
である。

【００１８】本発明実施例は、運用系メモリ回路２と、
予備系メモリ回路３と、この運用系メモリ回路２および
予備系メモリ回路３の読出アドレス信号が与えられたと
きにその読出出力を相互に比較する比較回路４と、運用
系メモリ回路２および予備系メモリ回路３の読出出力の
一方を選択して読出データとする出力選択回路６と、書
込モードのときには運用系メモリ回路２および予備系メ
モリ回路３に同一の書込データおよび同一の書込アドレ
ス信号を供給し、読出モードのときには比較回路４の比
較による不一致出力によりその不一致出力に係る読出ア
ドレスについて運用系メモリ回路２および予備系メモリ
回路３からの読出を再実行させる制御回路１とを備え
る。

【００１９】さらに、制御回路１には、再実行の期間に
わたり出力回路６の出力を停止させる手段と、再実行を
所定回数実行しても比較回路４にひきつづき不一致出力
があるときに要求元へ警報信号を送出する手段と、警報
信号の送出後に不一致出力に係る読出アドレスに続くア
ドレスから読出を自動的に継続する手段とが含まれる。

【００２０】次に、このように構成された本発明実施例
の動作について説明する。図２は本発明実施例における
動作波形を示す図である。

【００２１】データの書込みは運用系メモリ回路２およ
び予備系メモリ回路３の両メモリ回路に対して行われ
る。また、読み出す場合も運用系メモリ回路２および予
備系メモリ回路３から行われ、この場合は出力選択回路
６により系の選択が行われた後に要求元に読み出され
る。

【００２２】要求元から書込要求としてアドレス信号２
０１およびライト信号２０２が発生すると、制御回路１
はアドレス信号２０１、書込信号２０８、第一セレクト
信号２０４、および第二セレクト信号２１０を運用系メ
モリ回路２および予備系メモリ回路３に出力する。これ
により、運用系メモリ回路２および予備系メモリ回路３
には同じ内容のデータ信号２０３が記憶される。

【００２３】要求元から読み出し要求としてアドレス信
号２０１およびリード信号２０５が発生した場合には、
制御回路１はアドレス信号２０１、読出信号２０９、お
よび第一セレクト信号２０４を運用系メモリ回路２およ
び予備系メモリ回路３に出力する。この出力により運用
系メモリ回路２および予備系メモリ回路３から読み出さ
れたデータ信号は比較回路４で比較される。

【００２４】この比較により一致した場合はデータ信号
２０６として要求元に読み出される。不一致の場合には
比較回路４から要求元を待機状態にする待機信号２０７
が出力され、要求元は待機状態となる。この待機信号２
０７は制御回路１にも出力され、制御回路１により再読
み出し処理が実行される。

【００２５】この再読み出し処理は制御回路１によって
要求元が意識することなく同一アドレスに対して行われ
る。再読み出しが規定回数行われても不一致の場合に
は、比較回路４は回復不能と判断して警報信号２１１を
出力する。この警報信号２１１が出力されると、要求元
は待機状態を解除し警報処理を実行する。

【００２６】

【発明の効果】以上説明したように本発明によれば、読
み出し時に常時比較を行い、不一致時には再読み出し、
比較、警報発出の一連の処理を要求元が意識することな
く実行することができるので、要求元の負荷を軽減する
とともに、不一致の場合の再読み出し、および再比較処
理を迅速に実行することができる効果がある。

【００２７】本発明により、冗長メモリの読出データを
利用する装置は、冗長メモリの読出制御に関わる必要が
なくなるから、汎用の装置を付加装置なしに利用するこ
とができる。

【図面の簡単な説明】

【図１】本発明実施例の要部の構成を示すブロック図。

【図２】本発明実施例における動作波形を示す図。

【図３】従来のメモリ冗長構成によりメモリアクセス制
御方式の要部構成を示すブロック図。

【符号の説明】

１ 制御回路 ２ 運用系メモリ回路 ３ 予備系メモリ回路 ４ 比較回路 ５ 論理回路 ６ 出力選択回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 運用系メモリ回路および予備系メモリ回
   路を備え、書込モードではこの二つのメモリ回路に同一
   の書込データおよび同一の書込アドレス信号が供給され
   る冗長メモリの制御方式において、 読出モードでは前記二つのメモリ回路に同一の読出アド
   レス信号が与えられ、その二つのメモリ回路の各読出出
   力を相互に比較する比較回路を備え、この比較回路の不
   一致出力を待機信号として読出データの要求元へ送出す
   ることを特徴とする冗長メモリの制御方式。
2. 【請求項２】 前記二つのメモリ回路の読出出力の一方
   を選択して読出データとする出力選択回路を備えた請求
   項１記載の冗長メモリの制御方式。
3. 【請求項３】 前記不一致出力により、その不一致出力
   に係る読出アドレスについて前記二つのメモリ回路から
   の読出を再実行させる制御回路を備えた請求項２記載の
   冗長メモリの制御方式。
4. 【請求項４】 前記制御回路は、前記再実行の期間にわ
   たり前記出力選択回路の出力を停止させる手段を含む請
   求項３記載の冗長メモリの制御方式。
5. 【請求項５】 前記制御回路は、前記再実行を所定回数
   実行しても前記比較回路にひきつづき不一致出力がある
   ときに前記要求元へ警報信号を送出する手段を含む請求
   項３または４に記載の冗長メモリの制御方式。
6. 【請求項６】 前記制御回路は、前記警報信号の送出後
   に前記不一致出力に係る読出アドレスに続くアドレスか
   ら読出を自動的に継続する手段を含む請求項５記載の冗
   長メモリの制御方式。