JPH07335665A - 接合型電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ゲートとソース・ドレインとの間の耐圧を向
上させ、ゲート長の制御を正確に行う。 【構成】 Ｐ型Ｓｉ基板１上には、Ｎ型エピタキシャル
層２が形成され、このＮ型エピタキシャル層２の表面中
央部にはゲートとして用いるＰ型拡散層４が凸型状に形
成されている。また、このＰ型拡散層４を挟んで両側の
Ｎ型エピタキシャル層２内にはソース・ドレインとして
用いる高濃度Ｎ型拡散層５が対向して形成されている。
つまり、Ｎ型エピタキシャル層２の上段側にＰ型拡散層
４が形成され、このＰ型拡散層４を挟んで両側に段差が
形成された下段側にＮ型拡散層５が形成される構造とな
っている。なお、３は表面酸化膜、６はソース・ドレイ
ン拡散層５上に形成されたアルミニウム配線、７は絶縁
用Ｓｉ酸化膜である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、接合型電界効果トラン
ジスタおよびその製造方法に関するものである。

【０００２】

【従来の技術】接合型電界効果トランジスタ（以下ＪＦ
ＥＴという）は、ＭＯＳＦＥＴ，バイポーラトランジス
タと並んで最も一般的なトランジスタの一つである。図
２４〜図２８は、従来のＪＦＥＴの構造を説明するため
のその製造方法を示す各工程の断面図である。まず、図
２４に示すようにＰ型Ｓｉ基板２０１上にエピタキシャ
ル成長法によりＮ型エピタキシャル層２０２を形成し、
熱酸化法によって表面にプロテクトとしてのＳｉ酸化膜
２０３を形成する。

【０００３】次に図２５に示すようにこのＳｉ酸化膜２
０３上にゲート形成領域部に開口を有するレジストマス
ク２０９を形成し、このレジストマスク２０９を用いて
ゲート領域部にＰ型不純物をイオン注入する。

【０００４】次に図２６に示すようにレジストマスク２
０９を除去した後、ソース・ドレイン形成領域部に開口
を有するレジストマスク２１０を用いてソース・ドレイ
ン領域部にＮ型不純物をイオン注入する。

【０００５】次に図２７に示すようにレジストマスク２
１０を除去してアニールを行ってエピタキシャル層２０
２中にＰ型ゲート拡散層２０４およびＮ型ソース・ドレ
イン拡散層２０５を形成する。

【０００６】次に図２８に示すようにゲート拡散層２０
４およびソース・ドレイン拡散層２０５に一般的な配線
工程によってアルミニウム配線２０６を形成するととも
にＳｉ酸化膜２０７を形成し、Ｓｉ基板２０１をバック
ゲートとして用いる。

【０００７】しかしながら、ＪＦＥＴは、プレーナ型集
積回路ではＭＯＳＦＥＴに比べて以下に示すような問題
がある。 （１）ゲートリーク電流が大きく、入力インピーダンス
が低い。 （２）ノーマリオン型の素子しかできないという制約が
ある。 （３）常にゲートとソース・ドレインとを逆バイアスに
設定しておかなければならないという制約がある。 （４）不純物拡散でゲートを形成するため、微細化する
と、ゲート長の制御が困難である。 （５）微細化すると、ゲートとソース・ドレインとの間
の耐圧を確保するのが困難である。

【０００８】ここで、図２９に要部断面図で示すように
ゲート電極２０８をポリシリコンで形成し、このゲート
電極２０８とＰ型ゲート拡散層２０４とを静電的に結合
し、直流的に絶縁すれば、前述した（１），（３）の問
題を解決することができる。しかし、（１），（３）は
素子の使い方を限定することによっても避けられるの
で、もともとあまり大きな問題ではない。

【０００９】ところで、ＪＦＥＴは、半導体表面が空乏
化されないため、表面準位に起因する１／ｆノイズが少
ないという特徴がある。したがってこの特徴を利用して
集積回路の限定された部分にＪＦＥＴを用いれば、高性
能なデバイスを得ることができる。このようなＪＦＥＴ
の用途として例えば低ノイズが要求されるアナログ回路
のアンプがある。

【００１０】

【発明が解決しようとする課題】しかしながら、部分的
にＪＦＥＴを用いた集積回路を微細化する場合に最も大
きな問題は、上記（４）（５）である。特にゲートとソ
ース・ドレインとの間の耐圧は、微細化に際してゲート
長制御よりも早い段階から問題になるため、最も重要な
問題となっている。

【００１１】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、ゲ
ートとソース・ドレインとの間の耐圧を向上させ、ゲー
ト長の制御を正確に行うことができる接合型電界効果ト
ランジスタおよびその製造方法を提供することである。

【００１２】

【課題を解決するための手段】このような目的を達成す
るために本発明は、半導体基板の主表面に形成された接
合型電界効果トランジスタにおいて、ゲート領域とソー
スドレイン領域との間に段差を有し、かつゲート領域が
ソース・ドレイン領域に対して上段側に形成され、ゲー
ト領域の高濃度不純物領域とソース・ドレイン領域の高
濃度不純物領域とが接触しない構造を有している。

【００１３】また、この接合型電界効果トランジスタの
製造方法は、第一導電型の半導体基板の主表面上に第二
導電型の不純物をイオン注入する工程と、半導体基板上
のゲート形成領域にフォトリソグラフィによってレジス
トパターンを形成する工程と、このレジストパターンを
マスクとして半導体基板をエッチングする工程と、上記
レジストパターンをマスクとして半導体基板に第一導電
型の不純物をイオン注入する工程とを含んでいる。

【００１４】また、この接合型電界効果トランジスタの
他の製造方法は、第一導電型の半導体基板の主表面上に
第二導電型の不純物をイオン注入する工程と、半導体基
板の表面に酸化膜を形成する工程と、この酸化膜上に導
電性物質膜を形成する工程と、この導電性物質膜上のゲ
ート形成領域にフォトリソグラフィによってレジストパ
ターンを形成する工程と、このレジストパターンをマス
クとして導電性物質膜と酸化膜と半導体基板を順次エッ
チングする工程と、導電性物質膜をマスクとして半導体
基板に第一導電型の不純物をイオン注入する工程とを含
んでいる。

【００１５】

【作用】本発明における接合型電界効果トランジスタに
おいては、ゲート領域の高濃度不純物領域とソース・ド
レイン領域の高濃度不純物領域とが接触しない構造とな
るので、ゲート領域とソース・ドレイン領域との間の耐
圧が確保できる。また、本発明による接合型電界効果ト
ランジスタの製造方法においては、最初にゲート領域を
形成し、次にゲート領域と同一形状のレジストパターン
マスクを形成し、半導体基板をエッチングする。この時
のエッチングされなかった部分をゲート領域として用い
る。つまりゲート領域の形状は拡散によって形成される
のではなく、エッチングによって形成されるので、正確
なゲート領域の寸法を実現できる。また、また、このゲ
ート領域は、拡散によって形成されたゲート領域と異な
り、熱処理工程によってゲート領域の形状が変化せず、
正確な形状が形成される。

【００１６】

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。なお、これらの実施例のＰ型とＮ型との導電
型を入れ換えた場合も本発明が成り立つことは言うまで
もない。 （実施例１）図１は、本発明による接合型電界効果トラ
ンジスタの第１の実施例による構成を示す要部断面図で
ある。図１において、Ｐ型Ｓｉ基板１上には、Ｎ型エピ
タキシャル層２が形成され、このＮ型エピタキシャル層
２の表面中央部にはゲートとして用いるＰ型拡散層４が
凸型状に形成されている。また、このＰ型拡散層４を挟
んで両側のＮ型エピタキシャル層２内にはソース・ドレ
インとして用いる高濃度Ｎ型拡散層５が対向して形成さ
れている。つまり、Ｎ型エピタキシャル層２の上段側に
Ｐ型拡散層４が形成され、このＰ型拡散層４を挟んで両
側に段差が形成された下段側にＮ型拡散層５が形成され
る構造となっている。なお、３は表面酸化膜、６はソー
ス・ドレイン拡散層５上に形成されたアルミニウム配
線、７は絶縁用Ｓｉ酸化膜である。

【００１７】このような構成において、段差の高さは、
ソースドレインの高濃度Ｎ型拡散層５とゲートのＰ型拡
散層４とが接しない高さならば特に制限はない。しか
し、接合型電界効果トランジスタの動作の安定性を得る
ことおよび上層部配線の断線・ショートを防ぐために
は、段差の高さはゲート拡散層４とソース・ドレイン拡
散層５とが直接ぶつからない範囲で可能な限り低いこと
が望ましい。例えば０．１μｍ〜１．０μｍの範囲が好
ましい。

【００１８】このような構成によれば、ソース・ドレイ
ンの高濃度Ｎ型拡散層５と、ゲートのＰ型拡散層４とは
接触していない構造となる。したがってソース・ドレイ
ンとゲートとの間の耐圧を高く保つことができる。ま
た、ゲートとしてのＰ型拡散層４はドライエッチングに
よって形成するため、ゲート長およびゲート形状を高精
度に制御することができる。

【００１９】図２〜図５は、本発明による接合型電界効
果トランジスタを実現するための製造工程途中における
各断面図を示したものである。まず、図２に示すように
比抵抗８〜１３Ω・ｃｍのＰ型Ｓｉ基板１上に濃度１×
１０¹⁵〜１×１０¹⁷ｃｍ^-3で燐をドープしたエピタキシ
ャル層２を堆積し、熱酸化法によって表面に約８０ｎｍ
程度の表面酸化膜３を形成する。

【００２０】次に図３に示すように硼素を加速エネルギ
ー約４０ＫｅＶ，注入量１×１０¹³ｃｍ^-2で注入し、約
９５０℃，３０ｍｉｎの窒素雰囲気にてアニールを行っ
てゲートとして用いる高濃度Ｐ型拡散層４を得る。

【００２１】次に図４に示すようにフォトリソグラフィ
ー法によってゲート部にレジストマスク８を形成し、こ
のレジストマスク８を用いて表面酸化膜３をＲＩＥ法に
よってエッチングし、同じレジストマスク８でエピタキ
シャル層２をＲＩＥ法によってエッチングし、さらに同
じレジストマスク８によって露出したエピタキシャル層
２に燐を加速エネルギー約４０ＫｅＶ，注入量３×１０
¹⁵ｃｍ^-2でイオン注入する。

【００２２】次に図５に示すように約１０００℃，３０
ｍｉｎの窒素雰囲気にてアニールを行ってソース・ドレ
インとして用いる高濃度Ｎ型拡散層５を得る。次に通常
行われる配線形成プロセスによってＰ型拡散層４，Ｎ型
拡散層５およびＮ型エピタキシャル層２にアルミニウム
配線６を行い、図１に示すような接合型電界効果トラン
ジスタが得られる。

【００２３】このような製造方法によれば、最初にゲー
トとして用いるＰ型拡散層４をエピタキシャル層２の表
面に形成し、次にゲートと同一形状のレジストマスク８
を形成し、エピタキシャル層２をエッチングする。この
時エッチングされなかった部分をゲートとして用いる。
つまり、ゲート形状は拡散によって形成されるのではな
く、エッチングによって形成される。近年の半導体エッ
チング技術によれば、高精度に任意の形状を形成するこ
とができるので、正確なゲート寸法が実現できる。ま
た、拡散によって形成されたゲートと異なり、熱処理工
程によってゲート形状が変化せず、正確な形状を保つこ
とができる。

【００２４】また、ゲート形成と同じレジストマスク８
を用いてイオン注入によってソース・ドレインとしての
Ｎ型拡散層５を形成するので、このＰ型拡散層４とＮ型
拡散層５とをセルフアラインで形成することができる。
また、Ｐ型拡散層４とＮ型拡散層５ゲートとの間の段差
の高さを任意に制御できるので、Ｐ型拡散層４とＮ型拡
散層５との高濃度不純物領域が直接ぶつからない構造を
形成することができる。したがってゲートとソース・ド
レインとの間の耐圧を確保することができる。

【００２５】（実施例２）図６は、本発明による接合型
電界効果トランジスタの第２の実施例による構成を示す
要部断面図である。図６において、Ｐ型Ｓｉ基板１上に
はＮ型エピタキシャル層２が形成され、このＮ型エピタ
キシャル層２の表面中央部にはゲートとして用いるＰ型
拡散層４が凸型状に形成され、さらにこのＰ型拡散層４
にはゲート酸化膜３を介してポリシリコンゲート電極９
が形成されている。このＰ型拡散層４はゲート酸化膜３
を介してポリシリコンゲート電極９と静電的に結合され
ている。

【００２６】このような構成によれば、ソース・ドレイ
ンとして用いる高濃度Ｎ型拡散層５は、Ｐ型拡散層４を
挟んで両側に対向して設けられている。このとき、ゲー
トとしてのＰ型拡散層４と高濃度Ｎ型拡散５とは接触し
ない構造となっている。したがってゲートとソース・ド
レインとの間の耐圧を高く保つことができる。また、ド
ライエッチングによってゲートを形成するため、ゲート
長やゲート形状を高精度に制御することができる。

【００２７】図７〜図１２は、このように構成された接
合型電界効果トランジスタを実現するための製造工程途
中における各断面図を示したものである。まず、図７に
示すように比抵抗８〜１３Ω・ｃｍのＰ型Ｓｉ基板１上
に濃度１×１０¹⁵〜１×１０¹⁷ｃｍ^-3で燐をドープした
エピタキシャル層２を堆積し、熱酸化法によって表面に
約８０ｎｍ程度の表面酸化膜１０を形成する。

【００２８】次に図８に示すように硼素を加速エネルギ
ー約４０ＫｅＶ，注入量１×１０¹³ｃｍ^-2で注入し、約
９５０℃，３０ｍｉｎの窒素雰囲気にてアニールを行っ
てゲートとして用いるＰ型拡散層４を得る。

【００２９】次に図９に示すように表面酸化膜１０をエ
ッチングし、再び熱酸化法によって厚さ約５０ｎｍ程度
のゲート酸化膜３を形成し、その上にＣＶＤ法によって
ポリシリコン層９′を約４００ｎｍの厚さに堆積し、Ｐ
ＯＣｌ₃ガスを用いて燐をポリシリコン層９′内に拡散
する。

【００３０】次に図１０に示すようにフォトリソグラフ
ィーによってゲート部にレジストマスク８を形成し、こ
のレジストマスク８を用いてポリシリコン層９′と、ゲ
ート酸化膜３と、エピタキシャル層２とをＲＩＥ法によ
ってエッチングする。この場合、エピタキシャル層２の
エッチング量は約５００ｎｍ程度である。

【００３１】次に図１１に示すようにレジストマスク８
を除去した後、ポリシリコン層９′をマスクとしてエピ
タキシャル層２の表面に燐を加速エネルギー約４０Ｋｅ
Ｖ，注入量３×１０¹⁵ｃｍ^-2でイオン注入する。

【００３２】次に図１２に示すように約１０００℃，３
０ｍｉｎの窒素雰囲気にてアニールを行ってソース・ド
レインとして用いる高濃度Ｎ型拡散層５を得るとともに
ポリシリコンゲート電極９が形成される。次に通常行わ
れる配線形成プロセスによってＰ型拡散層４，Ｎ型拡散
層５，ポリシリコンゲート電極９およびＮ型エピタキシ
ャル層２にアルミニウム配線６を行い、図６に示すよう
な接合型電界効果トランジスタが得られる。

【００３３】（実施例３）図１３は、本発明による接合
型電界効果トランジスタの第３の実施例による構成を示
す要部断面図である。図１３において、Ｎ型Ｓｉ基板１
０１中にはＰ型ウェル拡散層１０２が形成されており、
このウェル拡散層１０２内にはＮ型チャネル拡散層１０
３が形成され、さらにこの拡散層１０３内にはＰ型ゲー
ト拡散層１０５を挟んで溝が形成され、この溝の底部に
ソース・ドレインとして用いられる高濃度Ｎ型拡散層１
０７が形成されている。なお、１０８はアルミニウム配
線、１０９は絶縁用のＳｉ酸化膜である。

【００３４】このような構成によれば、ソース・ドレイ
ンの高濃度Ｎ型拡散層１０７とゲートのＰ型拡散層１０
５とは接触しない構造となっている。したがってソース
・ドレインとゲートとの間の耐圧を高く保つことができ
る。また、ゲートとしての拡散層１０５は、ドライエッ
チングによってゲートを形成するため、ゲート長やゲー
ト形状を高精度に制御することができる。

【００３５】図１４〜図１７は、本発明による接合型電
界効果トランジスタを実現するための製造工程途中にお
ける各断面図を示したものである。まず、図１４に示す
ように比抵抗８〜１３Ω・ｃｍのＮ型Ｓｉ基板１０１に
熱酸化によって厚さ約８０ｎｍ程度の表面酸化膜１０４
を形成した後、硼素を加速エネルギー約６０ＫｅＶ，注
入量６×１０¹²ｃｍ^-2で注入し、約１１５０℃，９０ｍ
ｉｎの窒素雰囲気でアニールを行ってＰ型ウェル拡散層
１０２を形成する。

【００３６】次にこのＰ型ウェル拡散層１０２上に図示
しないレジストマスクを形成し、このレジストマスクを
用いて燐を加速エネルギー約１５０ＫｅＶ，注入量 ７
×１０¹²ｃｍ^-2で注入し、窒素雰囲気にて約１１５０
℃，６０ｍｉｎのアニールを行ってＮ型チャネル拡散層
１０３を得る。

【００３７】次に図１５に示すようにこのチャネル拡散
層１０３上に図示しないレジストマスクを形成し、この
レジストマスクを用いて２弗化硼素を加速約７０Ｋｅ
Ｖ，注入量６×１０¹³ｃｍ^-2で注入し、約１０００℃，
３０ｍｉｎの窒素雰囲気にてアニールを行ってゲートに
用いるＰ型拡散層１０５を得る。

【００３８】次に図１６に示すようにゲート部およびソ
ース・ドレイン注入を行わない領域をレジストマスク１
１０で覆い、ＲＩＥ法により表面酸化膜１０４をエッチ
ングし、同じレジストマスク１１０を用いてチャネル拡
散層１０３を約４００ｎｍ程度エッチングし、さらに同
じレジストマスク１１０を用いて砒素を加速エネルギー
約４０ＫｅＶ，注入量３×１０¹⁵ｃｍ^-2で注入する。

【００３９】次に図１７に示すように約９５０℃，３０
ｍｉｎの窒素雰囲気にてアニールを行ってソース・ドレ
インとして用いる高濃度Ｎ型拡散層１０７を得る。次に
通常行われる配線形成プロセスによってＰ型拡散層１０
５，Ｎ型拡散層１０７およびＰウェル拡散層１０２上に
Ｐ型拡散層４，Ｎ型拡散層５およびＮ型エピタキシャル
層２にアルミニウム配線１０８を行い、１３図に示すよ
うな接合型電界効果トランジスタが得られる。

【００４０】（実施例４）図１８は、本発明による接合
型電界効果トランジスタの第４の実施例による構成を示
す要部断面図である。図１８において、Ｎ型Ｓｉ基板１
０１中にはＰ型ウェル拡散層１０２が形成されており、
このウェル拡散層１０２内にはＮ型チャネル拡散層１０
３が形成され、このチャネル拡散層１０３内にはＰ型ゲ
ート拡散層１０５を挟んで溝が形成されてこの溝の底部
にソース・ドレインとして用いる高濃度Ｎ型拡散層１０
７が形成されている。また、Ｐ型ゲート拡散層１０５上
にはゲート酸化膜１０４を介してポリシリコン電極１０
６が形成されている。この場合、Ｐ型ゲート拡散層１０
５は、ポリシリコン電極１０６と静電的に結合されてい
る。

【００４１】このような構成によれば、ソース・ドレイ
ンの高濃度Ｎ型拡散層１０７とゲートのＰ型拡散層１０
５とは接触しない構造となっている。したがってソース
・ドレインとゲートとの間の耐圧を高く保つことができ
る。また、ゲートとしてのゲート拡散層１０５はドライ
エッチングによって形成されるため、ゲート長およびゲ
ート形状を高精度に制御することができる。

【００４２】図１９〜図２３は、本発明による本発明に
よる接合型電界効果トランジスタを実現するための製造
工程途中における各断面図を示したものである。まず、
図１９に示すように比抵抗８〜１３Ω・ｃｍのＮ型Ｓｉ
基板１０１上に熱酸化によって厚さ約８０ｎｍ程度の表
面酸化膜１１２を形成した後、硼素を加速エネルギー約
６０ＫｅＶ，注入量×１０¹³１ｃｍ^-2，６×１０¹²ｃｍ
^-2で注入し、約１１５０℃，９０ｍｉｎに窒素雰囲気に
てアニールを行ってＰ型ウェル拡散層１０２を形成す
る。

【００４３】次にこのＰ型ウェル拡散層１０２上に図示
しないレジストマスクを形成し、このレジストマスクを
用いて燐を加速エネルギー約１５０ＫｅＶ，注入量 ７
×１０¹²ｃｍ^-2で注入し、窒素雰囲気にて約１１５０
℃，６０ｍｉｎのアニールを行ってＮ型チャネル拡散層
１０３を形成する。

【００４４】次に図２０に示すようにこのＰ型ウェル拡
散層１０２上に図示しないレジストマスクを形成し、こ
のレジストマスクを用いて２弗化硼素を加速エネルギー
約７０ＫｅＶ，注入量１×１０¹³ｃｍ^-2で注入し、約１
０００℃，３０ｍｉｎの窒素雰囲気にてアニールを行っ
てゲートとして用いるＰ型拡散層１０５を形成する。

【００４５】次に図２１に示すように表面酸化膜１１２
をエッチングし、熱酸化によって厚さ約５０ｎｍ程度の
Ｓｉ酸化膜１０４を形成した後、ＣＶＤ法によってポリ
シリコン層１０６′を約４００ｎｍの厚さに堆積し、Ｐ
ＯＣｌ₃ガスによって燐を拡散する。

【００４６】次に図２２に示すようにゲート部およびび
ソース・ドレイン注入を行わない領域をレジストマスク
１１０で覆い、ＲＩＥ法によりポリシリコン層１０
６′，Ｓｉ酸化膜１０４およびチャネル拡散層１０３を
順次エッチングする。この場合、チャネル拡散層１０３
のエッチング量は約４００ｎｍである。次に同じレジス
トマスク１１０を用いて砒素を加速エネルギー約４０Ｋ
ｅＶ，注入量３×１０¹⁵ｃｍ^-2で注入する。

【００４７】なお、この実施例では、砒素注入をレジス
トマスク１１０を用いて行っているが、レジストマスク
１１０を除去してポリシリコンをマスクとすることも可
能である。これはレジストマスク１１０とポリシリコン
層１０６′とがこの接合型電界効果トランジスタ上で同
じパターン形状をしているためである。したがって砒素
イオン注入の際にレジストマスク１１０は有っても無く
ても良いという観点から、広義の意味でポリシリコン層
１０６′をマスクとして砒素注入を行うことができる。

【００４８】次に図２３に示すように約９５０℃，３０
ｍｉｎに窒素雰囲気にてアニールを行ってソース・ドレ
インとして用いる高濃度Ｎ型拡散層１０７を形成した
後、ゲート部上にレジストマスク１１１を形成し、この
レジストマスク１１１でＲＩＥ法を用いて不要なポリシ
リコン層１０６′をエッチングし、ポリシリコンゲート
電極１０６を形成する。次に通常用いられる配線形成プ
ロセスによってポリシリコンゲート電極１０６，Ｎ型拡
散層１０７およびＰ型ウェル拡散層１０２にアルミニウ
ム配線１０８を行って図１８に示すような接合型電界効
果トランジスタが得られる。

【００４９】

【発明の効果】以上、説明したように本発明によれば、
ゲート拡散領域とソース・ドレイン拡散領域との間の耐
圧を上げることができるとともにゲート長の制御を正確
に行うことができるという極めて優れた効果が得られ
る。

【図面の簡単な説明】

【図１】 本発明による接合型電界効果トランジスタの
第１の実施例による構成を示す要部断面図である。

【図２】 本発明による接合型電界効果トランジスタの
製造方法の第１の実施例を説明するための工程の要部断
面図である。

【図３】 図２に引き続く工程の要部断面図である。

【図４】 図３に引き続く工程の要部断面図である。

【図５】 図４に引き続く工程の要部断面図である。

【図６】 本発明による接合型電界効果トランジスタの
第２の実施例による構成を示す要部断面図である。

【図７】 本発明による接合型電界効果トランジスタの
製造方法の第２の実施例を説明するための工程の要部断
面図である。

【図８】 図７に引き続く工程の要部断面図である。

【図９】 図８に引き続く工程の要部断面図である。

【図１０】 図９に引き続く工程の要部断面図である。

【図１１】 図１０に引き続く工程の要部断面図であ
る。

【図１２】 図１１に引き続く工程の要部断面図であ
る。

【図１３】 本発明による接合型電界効果トランジスタ
の第３の実施例による構成を示す要部断面図である。

【図１４】 本発明による接合型電界効果トランジスタ
の製造方法の第３の実施例を説明するための工程の要部
断面図である。

【図１５】 図１４に引き続く工程の要部断面図であ
る。

【図１６】 図１５に引き続く工程の要部断面図であ
る。

【図１７】 図１６に引き続く工程の要部断面図であ
る。

【図１８】 本発明による接合型電界効果トランジスタ
の第４の実施例による構成を示す要部断面図である。

【図１９】 本発明による接合型電界効果トランジスタ
の製造方法の第４の実施例を説明するための工程の要部
断面図である。

【図２０】 図１９に引き続く工程の要部断面図であ
る。

【図２１】 図２０に引き続く工程の要部断面図であ
る。

【図２２】 図２１に引き続く工程の要部断面図であ
る。

【図２３】 図２２に引き続く工程の要部断面図であ
る。

【図２４】 従来の接合型電界効果トランジスタの製造
方法を説明するための工程の要部断面図である。

【図２５】 図２４に引き続く工程の要部断面図であ
る。

【図２６】 図２５に引き続く工程の要部断面図であ
る。

【図２７】 図２６に引き続く工程の要部断面図であ
る。

【図２８】 図２７に引き続く工程の要部断面図であ
る。

【図２９】 従来の接合型電界効果トランジスタの構成
を示す要部断面図である。

【符号の説明】

１…Ｐ型Ｓｉ基板、２…Ｎ型エピタキシャル層、３…表
面酸化膜、４…Ｐ型拡散層、５…高濃度Ｎ型拡散層、６
…アルミニウム配線、７…Ｓｉ酸化膜、８…レジストマ
スク、９…ポリシリコンゲート電極、９′…ポリシリコ
ン層、１０…表面酸化膜、１０１…Ｎ型Ｓｉ基板、１０
２…Ｐ型ウェル拡散層、１０３…Ｎ型チャネル拡散層、
１０４…表面酸化膜、１０５…Ｐ型拡散層、１０６…ポ
リシリコンゲート電極、１０６′…ポリシリコン層、１
０７…Ｎ型拡散層、１０８…アルミニウム配線、１０９
…Ｓｉ酸化膜、１１０…レジストマスク、１１１…レジ
ストマスク。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面に少なくともゲート
   領域およびソース・ドレイン領域が形成された接合型電
   界効果トランジスタにおいて、 前記ゲート領域とソース・ドレイン領域との間に段差を
   有するとともに前記ゲート領域がソース・ドレイン領域
   に対して上段側に形成され、かつ前記ゲート領域の高濃
   度不純物領域とソース・ドレイン領域の高濃度不純物領
   域とが非接触構造を有していることを特徴とする接合型
   電界効果トランジスタ。
2. 【請求項２】 第一導電型の半導体基板の主表面上に第
   二導電型の不純物をイオン注入する工程と、 前記半導体基板上のゲート形成領域にフォトリソグラフ
   ィによってレジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記半導体基板を
   エッチングする工程と、 前記レジストパターンをマスクとして前記半導体基板に
   第一導電型の不純物をイオン注入する工程と、を含むこ
   とを特徴とした接合型電界効果トランジスタの製造方
   法。
3. 【請求項３】 第一導電型の半導体基板の主表面上に第
   二導電型の不純物をイオン注入する工程と、 前記半導体基板の表面に酸化膜を形成する工程と、 前記酸化膜上に導電性物質膜を形成する工程と、 前記導電性物質膜上のゲート形成領域にフォトリソグラ
   フィによってレジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記導電性物質膜
   と酸化膜と半導体基板を順次エッチングする工程と、 前記導電性物質膜をマスクとして前記半導体基板に第一
   導電型の不純物をイオン注入する工程と、を含むことを
   特徴とした接合型電界効果トランジスタの製造方法。