JPH0734470B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH0734470B2 JPH0734470B2 JP62241839A JP24183987A JPH0734470B2 JP H0734470 B2 JPH0734470 B2 JP H0734470B2 JP 62241839 A JP62241839 A JP 62241839A JP 24183987 A JP24183987 A JP 24183987A JP H0734470 B2 JPH0734470 B2 JP H0734470B2
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- epitaxial layer
- layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
Landscapes
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果型半導体装置，こゝではパワーMO
S電界効果トランジスタ（以下，パワーMOS FETと呼ぶ）
に関し、さらに詳しくは、オン抵抗の低い高耐圧のパワ
ーMOS FETの改良に係るものである。
S電界効果トランジスタ（以下，パワーMOS FETと呼ぶ）
に関し、さらに詳しくは、オン抵抗の低い高耐圧のパワ
ーMOS FETの改良に係るものである。
近年，電力用のスイッチング素子として、この種のパワ
ーMOS FETが注目されている。
ーMOS FETが注目されている。
第２図には、従来例による一般的な縦型D-MOS構造をも
つパワーMOS FETの模式的に示した断面構造の概要を示
してある。
つパワーMOS FETの模式的に示した断面構造の概要を示
してある。
すなわち，この第２図に示した従来例構成において、n+
形基板21としては、この場合，一般的に約1019atom/cm3
で拡散速度の遅いSbなどが用いられており、このn+形基
板21上にエピタキシャル成長されたn-形エピタキシャル
層22は、素子構造に要求される阻止電圧VBによつて、そ
の比抵抗および厚さが設定され、例えば、500Vの素子構
成においては、比抵抗が、約25Ω‐cm程度，厚さが、約
45μｍ程度に決められる。
形基板21としては、この場合，一般的に約1019atom/cm3
で拡散速度の遅いSbなどが用いられており、このn+形基
板21上にエピタキシャル成長されたn-形エピタキシャル
層22は、素子構造に要求される阻止電圧VBによつて、そ
の比抵抗および厚さが設定され、例えば、500Vの素子構
成においては、比抵抗が、約25Ω‐cm程度，厚さが、約
45μｍ程度に決められる。
また、前記n-形エピタキシャル層22での主表面（第２主
表面）部に選択的に形成されたｐ形ベース層23は、チャ
ネル領域25を形成する比較的浅く拡散された第２領域部
分23bと、このｐ形ベース層23での表面部に形成されるn
+形ソース層24,同ｐ形ベース層23,およびn-形エピタキ
シャル層22によつて構成される寄生トランジスタのラッ
チアップ防止のために比較的深く拡散形成された第１領
域部分23aとからなつている。
表面）部に選択的に形成されたｐ形ベース層23は、チャ
ネル領域25を形成する比較的浅く拡散された第２領域部
分23bと、このｐ形ベース層23での表面部に形成されるn
+形ソース層24,同ｐ形ベース層23,およびn-形エピタキ
シャル層22によつて構成される寄生トランジスタのラッ
チアップ防止のために比較的深く拡散形成された第１領
域部分23aとからなつている。
そし、前記n+形ソース層24とn-形エピタキシャル層22と
の間に形成されるチャネル領域25上には、n-形エピタキ
シャル層22を覆いかつゲート絶縁膜26を介してゲート電
極27が、前記ｐ形ベース層23の第１領域部分23aからn+
形ソース層24に跨つてソース電極28が、前記n+形基板21
の裏面にドレイン電極29がそれぞれに形成されている。
の間に形成されるチャネル領域25上には、n-形エピタキ
シャル層22を覆いかつゲート絶縁膜26を介してゲート電
極27が、前記ｐ形ベース層23の第１領域部分23aからn+
形ソース層24に跨つてソース電極28が、前記n+形基板21
の裏面にドレイン電極29がそれぞれに形成されている。
しかして、以上のように構成される従来例でのパワーMO
S FETにおいては、ソース電極28を接地し、ゲート電極2
7およびドレイン電極29に正の電圧を印加させると、ｐ
形ベース層23内のチャネル領域25がn+形に反転され、図
中に破線ｅで示したように、n+形ソース層24からこの反
転されたチャネル領域25,およびn-形エピタキシャル層2
2を通り、ドレイン電極29に電子が流れてオン状態とな
る。
S FETにおいては、ソース電極28を接地し、ゲート電極2
7およびドレイン電極29に正の電圧を印加させると、ｐ
形ベース層23内のチャネル領域25がn+形に反転され、図
中に破線ｅで示したように、n+形ソース層24からこの反
転されたチャネル領域25,およびn-形エピタキシャル層2
2を通り、ドレイン電極29に電子が流れてオン状態とな
る。
このとき，素子のもつオン抵抗Ronは、近似的に次式で
表わすことができる。すなわち， Ron＝Rch+Rac+Rj+REpi 但し，Rch：チャネル領域25の抵抗， Rac：n-形エピタキシャル層22の表面のアキャム レーション抵抗， Rj:p形ベース層23で挟まれたJFET効果を示すｎ 形エピタキシャル層22の抵抗， REpi：n-形エピタキシャル層22の抵抗． である。
表わすことができる。すなわち， Ron＝Rch+Rac+Rj+REpi 但し，Rch：チャネル領域25の抵抗， Rac：n-形エピタキシャル層22の表面のアキャム レーション抵抗， Rj:p形ベース層23で挟まれたJFET効果を示すｎ 形エピタキシャル層22の抵抗， REpi：n-形エピタキシャル層22の抵抗． である。
こゝで、前記各抵抗Rch,Racは、MOS FETのユニットセル
を微細化し、チャネル長を長くすることによつて共に小
さくでき、また、前記抵抗Rjについては、各ｐ形ベース
層23間での間隔を適切に広げることで小さくできるので
あるが、前記抵抗REpiは、阻止電圧VBとの関係で決まる
ために、高耐圧素子においては、オン抵抗Ronの大半を
占めることになり、この場合，例えば、500V,1000Vの素
子構成においては、それぞれのREpi/Ronが、約0.8,0.9
程度になるもので、この抵抗REpiをいかに小さくするか
が、この種の高耐圧MOS FETでの特性改善のための大き
なポイントになる。
を微細化し、チャネル長を長くすることによつて共に小
さくでき、また、前記抵抗Rjについては、各ｐ形ベース
層23間での間隔を適切に広げることで小さくできるので
あるが、前記抵抗REpiは、阻止電圧VBとの関係で決まる
ために、高耐圧素子においては、オン抵抗Ronの大半を
占めることになり、この場合，例えば、500V,1000Vの素
子構成においては、それぞれのREpi/Ronが、約0.8,0.9
程度になるもので、この抵抗REpiをいかに小さくするか
が、この種の高耐圧MOS FETでの特性改善のための大き
なポイントになる。
このように、従来の構成によるパワーMOS FETでは、素
子の耐圧が高くなると、阻止電圧VBを規定するn-形エピ
タキシャル層でのオン抵抗が大きくなり、そのオン損失
が増加すると云う問題点があつた。
子の耐圧が高くなると、阻止電圧VBを規定するn-形エピ
タキシャル層でのオン抵抗が大きくなり、そのオン損失
が増加すると云う問題点があつた。
従って、この発明の目的とするところは、従来のパワー
MOS FETにおけるこのような問題点に鑑み、n-形エピタ
キシャル層での抵抗REpiを低減させることによつて、素
子構成での特性改善を図つた，オン抵抗の低い高耐圧に
よるこの種の電界効果型半導体装置，こゝでは、オン抵
抗の低い高耐圧のパワーMOS FETを提供することであ
る。
MOS FETにおけるこのような問題点に鑑み、n-形エピタ
キシャル層での抵抗REpiを低減させることによつて、素
子構成での特性改善を図つた，オン抵抗の低い高耐圧に
よるこの種の電界効果型半導体装置，こゝでは、オン抵
抗の低い高耐圧のパワーMOS FETを提供することであ
る。
前記目的を達成させるために、この発明に係る電界効果
型半導体装置は、Ｐがドープされたn+形の基板と、この
基板との接合面を介して配設されたｎ−形のエピタキシ
ャル層と、このエピタキシャル層の接合面内に形成さ
れ、基板とエピタキシャル層との間に緩やかな不純物濃
度分布を与えるための浮き上がり領域と、エピタキシャ
ル層の主表面に選択的に対向して形成され、その中央部
である第１領域部分とこの第１領域部分の周縁に設けら
れ底部までの深さが第１領域部分よりも浅い第２領域部
分とからなるｐ形のベース領域と、この各ベース領域の
表面に選択的に形成されたｎ形のソース領域と、この各
ソース領域とエピタキシャル層とに挟まれる第２領域部
分の表面上にゲート絶縁膜を介して形成されたゲート電
極と、各ベース領域の第１領域部分から前記ソース領域
に跨って形成されたソース電極と、基板に形成されたド
レイン電極とを備えたものである。
型半導体装置は、Ｐがドープされたn+形の基板と、この
基板との接合面を介して配設されたｎ−形のエピタキシ
ャル層と、このエピタキシャル層の接合面内に形成さ
れ、基板とエピタキシャル層との間に緩やかな不純物濃
度分布を与えるための浮き上がり領域と、エピタキシャ
ル層の主表面に選択的に対向して形成され、その中央部
である第１領域部分とこの第１領域部分の周縁に設けら
れ底部までの深さが第１領域部分よりも浅い第２領域部
分とからなるｐ形のベース領域と、この各ベース領域の
表面に選択的に形成されたｎ形のソース領域と、この各
ソース領域とエピタキシャル層とに挟まれる第２領域部
分の表面上にゲート絶縁膜を介して形成されたゲート電
極と、各ベース領域の第１領域部分から前記ソース領域
に跨って形成されたソース電極と、基板に形成されたド
レイン電極とを備えたものである。
また、各ベース領域の互いに対向する第２領域部分間で
あってエピタキシャル層の表面内にｎ形の半導体層をさ
らに形成すると共にゲート電極がソース領域と半導体層
とに挟まれる第２領域部分の表面上にゲート絶縁膜を介
して形成されたものである。
あってエピタキシャル層の表面内にｎ形の半導体層をさ
らに形成すると共にゲート電極がソース領域と半導体層
とに挟まれる第２領域部分の表面上にゲート絶縁膜を介
して形成されたものである。
従つて、この発明においては、素子構成でのオン抵抗R
onに最も大きく影響するn-形エピタキシャル層の層厚を
十分に薄くさせているために、このオン抵抗Ronを従来
例に比較して低減させることができる。
onに最も大きく影響するn-形エピタキシャル層の層厚を
十分に薄くさせているために、このオン抵抗Ronを従来
例に比較して低減させることができる。
また、各ｐ形ベース層間に挟まれるｎ形半導体層の領域
部分での抵抗Rjについては、このｐ形ベース層間の間隔
Lpを短くすると、そのJFET効果によつて大きくなるため
に、同間隔Lpを広くとる必要があつたが、同領域部分が
比較的低抵抗のｎ形半導体層からなつているので、この
間隔Lpを短くし得てこの抵抗Rjを低減できると共に、併
せてこゝでは、MOSユニットセル自体の密度を高めるこ
とができるために、チャネル領域の抵抗Rchをも低減さ
せ得る。
部分での抵抗Rjについては、このｐ形ベース層間の間隔
Lpを短くすると、そのJFET効果によつて大きくなるため
に、同間隔Lpを広くとる必要があつたが、同領域部分が
比較的低抵抗のｎ形半導体層からなつているので、この
間隔Lpを短くし得てこの抵抗Rjを低減できると共に、併
せてこゝでは、MOSユニットセル自体の密度を高めるこ
とができるために、チャネル領域の抵抗Rchをも低減さ
せ得る。
さらに、一方，この素子構成での耐圧については、高電
圧を印加させたときに延びる空乏層の電界が、n+,n-接
合での不純物濃度分布の緩るやかな傾斜によつて緩和さ
れるために、たとえ、n-形エピタキシャル層の層厚を薄
くさせても、その阻止電圧VBが損なわれる惧れはなく、
これらの結果として、オン抵抗が低くて素子耐圧の高い
パワーMOS FETを得られるのである。
圧を印加させたときに延びる空乏層の電界が、n+,n-接
合での不純物濃度分布の緩るやかな傾斜によつて緩和さ
れるために、たとえ、n-形エピタキシャル層の層厚を薄
くさせても、その阻止電圧VBが損なわれる惧れはなく、
これらの結果として、オン抵抗が低くて素子耐圧の高い
パワーMOS FETを得られるのである。
以下，この発明に係る電界効果型半導体装置，ここで
は、パワーMOS FETの一実施例につき、第１図を参照し
て詳細に説明する。
は、パワーMOS FETの一実施例につき、第１図を参照し
て詳細に説明する。
第１図はこの実施例を適用したパワーMOS FETの概要構
成を模式的に示す断面図であり、この第１図実施例構成
において、前記した第２図従来例構成と同一符号は同一
または相当部分を表わしている。
成を模式的に示す断面図であり、この第１図実施例構成
において、前記した第２図従来例構成と同一符号は同一
または相当部分を表わしている。
すなわち、この第１図に示した実施例構成においても、
n+形基板11としては、この場合，一般的に約1019〜1020
atom/cm3程度の拡散係数の大きいリンなどのｎ形不純物
を用い、このn+形基板11上に、約25〜30Ω‐cm程度の高
比抵抗をもつn-形エピタキシャル層22を約50μｍ程度の
厚さに形成させ、その後，熱処理することにより、n+形
基板11を約25μｍ程度n-形エピタキシャル層22側に浮き
上がらせて浮き上り領域12を形成させ、これらのn+形基
板11とn-形エピタキシャル層22間に緩るやかな不純物濃
度分布を与える。
n+形基板11としては、この場合，一般的に約1019〜1020
atom/cm3程度の拡散係数の大きいリンなどのｎ形不純物
を用い、このn+形基板11上に、約25〜30Ω‐cm程度の高
比抵抗をもつn-形エピタキシャル層22を約50μｍ程度の
厚さに形成させ、その後，熱処理することにより、n+形
基板11を約25μｍ程度n-形エピタキシャル層22側に浮き
上がらせて浮き上り領域12を形成させ、これらのn+形基
板11とn-形エピタキシャル層22間に緩るやかな不純物濃
度分布を与える。
次に、前記n-形エピタキシャル層22の第２主表面に、イ
オン注入法とか選択拡散法などによつて約５〜10μｍ程
度の深さで対向される各ｐ形ベース層23の第１領域部分
23aを選択的にそれぞれ形成させ、かつ各第１領域部分2
3a間でのn-形エピタキシャル層22の表面に、イオン注入
法とか選択拡散法などによつて比較的低抵抗のｎ形半導
体層30を形成させる。なお、この場合、各第１領域部分
23aを形成する以前にあつて、n-形エピタキシャル層22
の表面部に、エピタキシャル成長法，イオン注入法，選
択拡散法などによつてｎ形半導体層30を形成させてもよ
い。
オン注入法とか選択拡散法などによつて約５〜10μｍ程
度の深さで対向される各ｐ形ベース層23の第１領域部分
23aを選択的にそれぞれ形成させ、かつ各第１領域部分2
3a間でのn-形エピタキシャル層22の表面に、イオン注入
法とか選択拡散法などによつて比較的低抵抗のｎ形半導
体層30を形成させる。なお、この場合、各第１領域部分
23aを形成する以前にあつて、n-形エピタキシャル層22
の表面部に、エピタキシャル成長法，イオン注入法，選
択拡散法などによつてｎ形半導体層30を形成させてもよ
い。
ついで、これらの上にゲート絶縁膜26を形成させ、かつ
このゲート絶縁膜26を介してのちにゲート電極27となる
ポリシリコン層を選択的に形成させると共に、このポリ
シリコン層をマスクにして各ｐ形ベース層23の第２領域
部分23bを選択的にそれぞれ形成させる。つまり、この
場合，前記ｎ形半導体層30は、これらの各第２領域部分
23b間に挟まれることになる。そしてこれらの各第２領
域部分23bは、のちにチャネル領域25となるために、し
きい値電圧Vthとの関係で、その不純物濃度，および拡
散深さを選定する必要があつて、通常の場合，その値
は、５×1013〜５×1014cm-3程度の範囲内で、深さが４
〜６μｍ程度であればよい。
このゲート絶縁膜26を介してのちにゲート電極27となる
ポリシリコン層を選択的に形成させると共に、このポリ
シリコン層をマスクにして各ｐ形ベース層23の第２領域
部分23bを選択的にそれぞれ形成させる。つまり、この
場合，前記ｎ形半導体層30は、これらの各第２領域部分
23b間に挟まれることになる。そしてこれらの各第２領
域部分23bは、のちにチャネル領域25となるために、し
きい値電圧Vthとの関係で、その不純物濃度，および拡
散深さを選定する必要があつて、通常の場合，その値
は、５×1013〜５×1014cm-3程度の範囲内で、深さが４
〜６μｍ程度であればよい。
また次に、前記各ｐ形ベース層23の表面部にあつて、前
記したポリシリコン層をマスクに用い、D-MOS方式によ
り、約３×1020atom/cm3程度の表面濃度をもつ各n+形ソ
ース層24を約0.5〜１μｍ程度の深さでそれぞれ選択的
に形成させる。そして、これらの各n+形ソース層24と前
記ｎ形半導体層30との間に挟まれる各第２領域部分23b
の表面部が、前記したチャネル領域25となるが、このチ
ャネル領域25の長さは、高耐圧のMOS FETで、約３〜５
μｍ程度である。
記したポリシリコン層をマスクに用い、D-MOS方式によ
り、約３×1020atom/cm3程度の表面濃度をもつ各n+形ソ
ース層24を約0.5〜１μｍ程度の深さでそれぞれ選択的
に形成させる。そして、これらの各n+形ソース層24と前
記ｎ形半導体層30との間に挟まれる各第２領域部分23b
の表面部が、前記したチャネル領域25となるが、このチ
ャネル領域25の長さは、高耐圧のMOS FETで、約３〜５
μｍ程度である。
さらに、前記各n+形ソース層24とn-形エピタキシャル層
22との間に形成されるそれぞれのチャネル領域25上に
は、前記ｎ形半導体層30を覆いかつゲート絶縁膜26を介
してゲート電極27を、前記各ｐ形ベース層23の第１領域
部分23aからn+形ソース層24に跨つてソース電極28を、
前記n+形基板21の裏面にドレイン電極29を、それぞれに
形成させたものである。
22との間に形成されるそれぞれのチャネル領域25上に
は、前記ｎ形半導体層30を覆いかつゲート絶縁膜26を介
してゲート電極27を、前記各ｐ形ベース層23の第１領域
部分23aからn+形ソース層24に跨つてソース電極28を、
前記n+形基板21の裏面にドレイン電極29を、それぞれに
形成させたものである。
従つて、以上のように構成されたこの実施例でのパワー
MOS FETにおいては、n-形エピタキシャル層22の厚さを
薄くさせる，つまり具体的には、この実施例の場合，約
15〜20μｍ程度にされていて、従来例の場合での同層の
厚さ約35〜40μｍ程度に比較するとき、約1/2に薄くさ
れるために、その抵抗REpiの値を大幅に低減できる。そ
してこのとき、浮き上り領域12が約25〜30μｍ程度形成
されるが、その平均比抵抗がn-形エピタキシャル層22の
もつ比抵抗の1/10以下であることから、抵抗REpiとして
は殆んどきかなくなり、これによつても、従来例に比較
するとき、抵抗Ronを約20〜30％程度までの低減させ得
る。
MOS FETにおいては、n-形エピタキシャル層22の厚さを
薄くさせる，つまり具体的には、この実施例の場合，約
15〜20μｍ程度にされていて、従来例の場合での同層の
厚さ約35〜40μｍ程度に比較するとき、約1/2に薄くさ
れるために、その抵抗REpiの値を大幅に低減できる。そ
してこのとき、浮き上り領域12が約25〜30μｍ程度形成
されるが、その平均比抵抗がn-形エピタキシャル層22の
もつ比抵抗の1/10以下であることから、抵抗REpiとして
は殆んどきかなくなり、これによつても、従来例に比較
するとき、抵抗Ronを約20〜30％程度までの低減させ得
る。
また、各ｐ形ベース層23の第２領域部分23b間に挟まれ
る従来例での高抵抗のn-形エピタキシャル層22を、この
実施例の場合には、比較的低抵抗のｎ形半導体層30によ
つて形成してあるために、同ｎ形半導体層30でのJFET効
果が弱められると共に、従来例に比較するとき、各ｐ形
ベース層23間の間隔Lpを短くし得て、単位面積当りのMO
Sユニットセル密度を高めることができ、その結果、抵
抗RjおよびRchの値についても、約35〜40％程度まで改
善できる。
る従来例での高抵抗のn-形エピタキシャル層22を、この
実施例の場合には、比較的低抵抗のｎ形半導体層30によ
つて形成してあるために、同ｎ形半導体層30でのJFET効
果が弱められると共に、従来例に比較するとき、各ｐ形
ベース層23間の間隔Lpを短くし得て、単位面積当りのMO
Sユニットセル密度を高めることができ、その結果、抵
抗RjおよびRchの値についても、約35〜40％程度まで改
善できる。
すなわち，以上のようにして、この実施例構成でのパワ
ーMOS FETによれば、そのオン抵抗Ronの値を、従来例構
成のものに比較して、おゝよそ35〜40％程度まで改善し
得るのである。
ーMOS FETによれば、そのオン抵抗Ronの値を、従来例構
成のものに比較して、おゝよそ35〜40％程度まで改善し
得るのである。
なお、前記実施例においては、耐圧500Vの素子構成につ
いて述べたが、500V以上の高耐圧素子であつても、それ
ぞれの耐圧度に対応してn-形エピタキシャル層での比抵
抗と厚さ,n形半導体層での比抵抗と厚さ，および浮き上
り領域のn-形エピタキシャル層への浮き上りの厚さなど
を適切に設定することで、同様な作用，効果が得られる
ものであり、また、この実施例では、第１導電形として
ｐ形，第２導電形としてｎ形を用いる場合について述べ
たが、これらの導電形を逆にしても有効なことは勿論で
ある。
いて述べたが、500V以上の高耐圧素子であつても、それ
ぞれの耐圧度に対応してn-形エピタキシャル層での比抵
抗と厚さ,n形半導体層での比抵抗と厚さ，および浮き上
り領域のn-形エピタキシャル層への浮き上りの厚さなど
を適切に設定することで、同様な作用，効果が得られる
ものであり、また、この実施例では、第１導電形として
ｐ形，第２導電形としてｎ形を用いる場合について述べ
たが、これらの導電形を逆にしても有効なことは勿論で
ある。
以上詳述したように、この発明に係る電界効果型半導体
装置は、Ｐがドープされたn+形の基板と、この基板との
接合面を介して配設されたｎ−形のエピタキシャル層
と、このエピタキシャル層の接合面内に形成され、基板
とエピタキシャル層との間に緩やかな不純物濃度分布を
あたえるための浮き上がり領域と、エピタキシャル層の
主表面に選択的に対向して形成され、その中央部である
第１領域部分とこの第１領域部分の周縁に設けられ底部
までの深さが第１領域部分よりも浅い第２領域部分とか
らなるｐ形のベース領域と、この各ベース領域の表面に
選択的に形成されたｎ形のソース領域と、この各ソース
領域とエピタキシャル層とに挟まれる第２領域部分の表
面上にゲート絶縁膜を介して形成されたゲート電極と、
各ベース領域の第１領域部分から前記ソース領域に跨っ
て形成されたソース電極と、基板に形成されたドレイン
電極とを備えた、また、各ベース領域の互いに対向する
第２領域部分間であってエピタキシャル層の表面内にｎ
形の半導体層をさらに形成すると共にゲート電極がソー
ス領域と半導体層とに挟まれる第２領域部分の表面上に
ゲート絶縁膜を介して形成されたから、素子構成でのオ
ン抵抗Ronに最も大きく影響するエピタキシャル層の層
厚を十分に薄くできて、このオン抵抗Ronを従来例に比
較して低減させ得るのであり、また、各ベース層間に挟
まれる半導体層を比較的低抵抗にしているために、これ
らの各ベース層間の間隔Lpを短くしても、その抵抗Rjを
低減できると共に、MOSユニットセル自体の密度を高め
得て、チャネル領域の抵抗Rchをも低減でき、さらに、
この素子構成でも耐圧についても、高電圧を印加させた
ときに延びる空乏層の電界が、接合部分での不純物濃度
分布の緩るやかな傾斜によつて緩和されるため、たとえ
エピタキシャル層の層厚を薄くさせても、その阻止電圧
VBが損なわれる惧れはなく、これらの結果として、オン
抵抗が低くて素子耐圧の高いパワーMOS FETを得ること
ができ、しかも、構造的にも比較的簡単で容易に実施で
きるなどの優れた特長を有するものである。
装置は、Ｐがドープされたn+形の基板と、この基板との
接合面を介して配設されたｎ−形のエピタキシャル層
と、このエピタキシャル層の接合面内に形成され、基板
とエピタキシャル層との間に緩やかな不純物濃度分布を
あたえるための浮き上がり領域と、エピタキシャル層の
主表面に選択的に対向して形成され、その中央部である
第１領域部分とこの第１領域部分の周縁に設けられ底部
までの深さが第１領域部分よりも浅い第２領域部分とか
らなるｐ形のベース領域と、この各ベース領域の表面に
選択的に形成されたｎ形のソース領域と、この各ソース
領域とエピタキシャル層とに挟まれる第２領域部分の表
面上にゲート絶縁膜を介して形成されたゲート電極と、
各ベース領域の第１領域部分から前記ソース領域に跨っ
て形成されたソース電極と、基板に形成されたドレイン
電極とを備えた、また、各ベース領域の互いに対向する
第２領域部分間であってエピタキシャル層の表面内にｎ
形の半導体層をさらに形成すると共にゲート電極がソー
ス領域と半導体層とに挟まれる第２領域部分の表面上に
ゲート絶縁膜を介して形成されたから、素子構成でのオ
ン抵抗Ronに最も大きく影響するエピタキシャル層の層
厚を十分に薄くできて、このオン抵抗Ronを従来例に比
較して低減させ得るのであり、また、各ベース層間に挟
まれる半導体層を比較的低抵抗にしているために、これ
らの各ベース層間の間隔Lpを短くしても、その抵抗Rjを
低減できると共に、MOSユニットセル自体の密度を高め
得て、チャネル領域の抵抗Rchをも低減でき、さらに、
この素子構成でも耐圧についても、高電圧を印加させた
ときに延びる空乏層の電界が、接合部分での不純物濃度
分布の緩るやかな傾斜によつて緩和されるため、たとえ
エピタキシャル層の層厚を薄くさせても、その阻止電圧
VBが損なわれる惧れはなく、これらの結果として、オン
抵抗が低くて素子耐圧の高いパワーMOS FETを得ること
ができ、しかも、構造的にも比較的簡単で容易に実施で
きるなどの優れた特長を有するものである。
第１図はこの発明装置の一実施例を適用したパワーMOS
FETの概要構成を模式的に示す断面図であり、また、第
２図は従来例での同上パワーMOS FETの概要構成を模式
的に示す断面図である。 11……n+形基板、12……浮き上り領域、22……n-形エピ
タキシャル層、23……ｐ形ベース層、24……n+形ソース
層、25……チャネル領域、26……ゲート絶縁膜、27……
ゲート電極、28……ソース電極、29……ドレイン電極、
30……ｎ形半導体層。
FETの概要構成を模式的に示す断面図であり、また、第
２図は従来例での同上パワーMOS FETの概要構成を模式
的に示す断面図である。 11……n+形基板、12……浮き上り領域、22……n-形エピ
タキシャル層、23……ｐ形ベース層、24……n+形ソース
層、25……チャネル領域、26……ゲート絶縁膜、27……
ゲート電極、28……ソース電極、29……ドレイン電極、
30……ｎ形半導体層。
Claims (2)
- 【請求項１】Ｐがドープされたn+形の基板と、 この基板との接合面を介して配設されたn-形のエピタキ
シャル層と、 このエピタキシャル層の上記接合面内に形成され、前記
基板と前記エピタキシャル層との間に緩やかな不純物濃
度分布をあたえるための浮き上がり領域と、 前記エピタキシャル層の主表面に選択的に対向して形成
され、その中央部である第１領域部分とこの第１領域部
分の周縁に設けられ底部までの深さが前記第１領域部分
よりも浅い第２領域部分とからなるｐ形のベース領域
と、 この各ベース領域の表面に選択的に形成されたｎ形のソ
ース領域と、 この各ソース領域と前記エピタキシャル層とに挟まれる
前記第２領域部分の表面上にゲート絶縁膜を介して形成
されたゲート電極と、 前記各ベース領域の第１領域部分から前記ソース領域に
跨って形成されたソース電極と 前記基板に形成されたドレイン電極と を備えた電界効果型半導体装置。 - 【請求項２】各ベース領域の互いに対向する前記第２領
域部分間であって前記エピタキシャル層の表面内にｎ形
の半導体層をさらに形成すると共にゲート電極が前記ソ
ース領域と前記半導体層とに挟まれる前記第２領域部分
の表面上にゲート絶縁膜を介して形成されたことを特徴
とする特許請求の範囲第１項記載の電界効果型半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62241839A JPH0734470B2 (ja) | 1987-09-24 | 1987-09-24 | 電界効果型半導体装置 |
| DE3851815T DE3851815T2 (de) | 1987-09-24 | 1988-07-20 | Feldeffekttransistor und dessen Herstellungsmethode. |
| EP88111722A EP0308612B1 (en) | 1987-09-24 | 1988-07-20 | Field effect transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62241839A JPH0734470B2 (ja) | 1987-09-24 | 1987-09-24 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6482565A JPS6482565A (en) | 1989-03-28 |
| JPH0734470B2 true JPH0734470B2 (ja) | 1995-04-12 |
Family
ID=17080267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62241839A Expired - Lifetime JPH0734470B2 (ja) | 1987-09-24 | 1987-09-24 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734470B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160407A (ja) * | 1991-12-09 | 1993-06-25 | Nippondenso Co Ltd | 縦型絶縁ゲート型半導体装置およびその製造方法 |
| JP3918209B2 (ja) | 1996-09-11 | 2007-05-23 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 |
| US8710510B2 (en) * | 2006-08-17 | 2014-04-29 | Cree, Inc. | High power insulated gate bipolar transistors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
| JPS57153469A (en) * | 1981-03-18 | 1982-09-22 | Toshiba Corp | Insulated gate type field effect transistor |
-
1987
- 1987-09-24 JP JP62241839A patent/JPH0734470B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6482565A (en) | 1989-03-28 |
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Legal Events
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|---|---|---|---|
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