JPH0734471B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH0734471B2 JPH0734471B2 JP62241841A JP24184187A JPH0734471B2 JP H0734471 B2 JPH0734471 B2 JP H0734471B2 JP 62241841 A JP62241841 A JP 62241841A JP 24184187 A JP24184187 A JP 24184187A JP H0734471 B2 JPH0734471 B2 JP H0734471B2
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- epitaxial layer
- layer
- substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果型半導体装置，こゝではパワーMO
S電界効果トランジスタ（以下，パワーMOS FETと呼ぶ）
に関し、さらに詳しくは、オン抵抗の低い高耐圧のパワ
ーMOS FETの改良に係るものである。
S電界効果トランジスタ（以下，パワーMOS FETと呼ぶ）
に関し、さらに詳しくは、オン抵抗の低い高耐圧のパワ
ーMOS FETの改良に係るものである。
〔従来の技術〕 近年，電力用のスイッチング素子として、この種のパワ
ーMOS FETが注目されている。
ーMOS FETが注目されている。
第２図には、従来例による一般的な縦型D-MOS構造をも
つパワーMOS FETの模式的に示した断面構造の概要を示
してある。
つパワーMOS FETの模式的に示した断面構造の概要を示
してある。
すなわち，この第２図に示した従来例構成において、n+
形基板21としては、この場合，一般的に約1019atom/cm3
で拡散速度の遅いSbなどが用いられており、このn+形基
板21上にエピタキシャル成長されたn-形エピタキシャル
層22は、素子構造に要求される阻止電圧VBによつて、そ
の比抵抗および厚さが設定され、例えば、500Vの素子構
成においては、比抵抗が、約25Ω‐cm程度，厚さが、約
45μｍ程度に決められる。
形基板21としては、この場合，一般的に約1019atom/cm3
で拡散速度の遅いSbなどが用いられており、このn+形基
板21上にエピタキシャル成長されたn-形エピタキシャル
層22は、素子構造に要求される阻止電圧VBによつて、そ
の比抵抗および厚さが設定され、例えば、500Vの素子構
成においては、比抵抗が、約25Ω‐cm程度，厚さが、約
45μｍ程度に決められる。
また、前記n-形エピタキシャル層22での主表面（第２主
表面）部に選択的に形成されたｐ形ベース層23は、チャ
ネル領域25を形成する比較的浅く拡散された第２領域部
分23bと、このｐ形ベース層23での表面部に形成されるn
+形ソース層24,同ｐ形ベース層23,およびn-形エピタキ
シャル層22によつて構成される寄生トランジスタのラッ
チアップ防止のために比較的深く拡散形成された第１領
域部分23aとからなつている。
表面）部に選択的に形成されたｐ形ベース層23は、チャ
ネル領域25を形成する比較的浅く拡散された第２領域部
分23bと、このｐ形ベース層23での表面部に形成されるn
+形ソース層24,同ｐ形ベース層23,およびn-形エピタキ
シャル層22によつて構成される寄生トランジスタのラッ
チアップ防止のために比較的深く拡散形成された第１領
域部分23aとからなつている。
そして、前記n+形ソース層24とn-形エピタキシャル層22
との間に形成されるチャネル領域25上には、n-形エピタ
キシャル層22を覆いかつゲート絶縁膜26を介してゲート
電極27が、前記ｐ形ベース層23の第１領域部分23aからn
+形ソース層24に跨つてソース電極28が、前記n+形基板2
1の裏面にドレイン電極29がそれぞれに形成されてい
る。
との間に形成されるチャネル領域25上には、n-形エピタ
キシャル層22を覆いかつゲート絶縁膜26を介してゲート
電極27が、前記ｐ形ベース層23の第１領域部分23aからn
+形ソース層24に跨つてソース電極28が、前記n+形基板2
1の裏面にドレイン電極29がそれぞれに形成されてい
る。
しかして、以上のように構成される従来例でのパワーMO
S FETにおいては、ソース電極28を接地し、ゲート電極2
7およびドレイン電極29に正の電圧を印加させると、ｐ
形ベース層23内のチャネル領域25がｎ形に反転され、図
中に破線ｅで示したように、n+形ソース層24からこの反
転されたチャネル領域25,およびn-形エピタキシャル層2
2を通り、ドレイン電極29に電子が流れてオン状態とな
る。
S FETにおいては、ソース電極28を接地し、ゲート電極2
7およびドレイン電極29に正の電圧を印加させると、ｐ
形ベース層23内のチャネル領域25がｎ形に反転され、図
中に破線ｅで示したように、n+形ソース層24からこの反
転されたチャネル領域25,およびn-形エピタキシャル層2
2を通り、ドレイン電極29に電子が流れてオン状態とな
る。
このとき，素子のもつオン抵抗Ronは、近似的に次式で
表わすことができる。すなわち， Ron＝Rch+Rac+Rj+REpi 但し，Rch：チャネル領域25の抵抗， Rac：n-形エピタキシャル層22の表面のアキャム レーション抵抗， Rj:p形ベース層23で挟まれたJFET効果を示すn- 形エピタキシャル層22の抵抗， REpi：n-形エピタキシャル層22の抵抗． である。
表わすことができる。すなわち， Ron＝Rch+Rac+Rj+REpi 但し，Rch：チャネル領域25の抵抗， Rac：n-形エピタキシャル層22の表面のアキャム レーション抵抗， Rj:p形ベース層23で挟まれたJFET効果を示すn- 形エピタキシャル層22の抵抗， REpi：n-形エピタキシャル層22の抵抗． である。
こゝで、前記各抵抗Rch,Racは、MOS FETのユニットセル
を微細化することによつて共に小さくでき、また、前記
抵抗Rjについては、ｐ形ベース層23間での間隔を適切に
広げることによつて小さくできるのであるが、前記抵抗
REpiは、阻止電圧VBとの関係で決まるために、高耐圧素
子においては、オン抵抗Ronの大半を占めることにな
り、この場合，例えば、500V,1000Vの素子構成において
は、それぞれのREpi/Ronが約0.8,0.9程度になるもの
で、この抵抗REpiをいかに小さくするかが、この種の高
耐圧MOS FETでの特性改善のための大きなポイントにな
る。
を微細化することによつて共に小さくでき、また、前記
抵抗Rjについては、ｐ形ベース層23間での間隔を適切に
広げることによつて小さくできるのであるが、前記抵抗
REpiは、阻止電圧VBとの関係で決まるために、高耐圧素
子においては、オン抵抗Ronの大半を占めることにな
り、この場合，例えば、500V,1000Vの素子構成において
は、それぞれのREpi/Ronが約0.8,0.9程度になるもの
で、この抵抗REpiをいかに小さくするかが、この種の高
耐圧MOS FETでの特性改善のための大きなポイントにな
る。
このように、従来の構成によるパワーMOS FETでは、素
子の耐圧が高くなると、阻止電圧VBを規定するn-形エピ
タキシャル層でのオン抵抗が大きくなり、そのオン損失
が増加すると云う問題点があつた。
子の耐圧が高くなると、阻止電圧VBを規定するn-形エピ
タキシャル層でのオン抵抗が大きくなり、そのオン損失
が増加すると云う問題点があつた。
従って、この発明の目的とするところは、従来のパワー
MOS FETにおけるこのような問題点に鑑み、n-形エピタ
キシャル層での抵抗REpiを低減させると共に、抵抗Rjに
ついてもこれを低減させることによつて、素子構成での
特性改善を図つた，オン抵抗の低い高耐圧によるこの種
の電界効果型半導体装置，こゝでは、オン抵抗の低い高
耐圧のパワーMOS FETを提供することである。
MOS FETにおけるこのような問題点に鑑み、n-形エピタ
キシャル層での抵抗REpiを低減させると共に、抵抗Rjに
ついてもこれを低減させることによつて、素子構成での
特性改善を図つた，オン抵抗の低い高耐圧によるこの種
の電界効果型半導体装置，こゝでは、オン抵抗の低い高
耐圧のパワーMOS FETを提供することである。
前記目的を達成させるために、この発明に係る電界効果
型半導体装置は、Ｐよりも不純物拡散係数の小さな不純
物がドープされたn+形の基板と、この基板上に配設され
たＰがドープされたｎ形のバッファ層と、このバッファ
層との接合面を介して配設されたn-形のエピタキシャル
層と、このエピタキシャル層の接合面内に形成され、基
板とエピタキシャル層との間に緩やかな不純物濃度分布
を与えるための浮き上がり領域と、エピタキシャル層の
主表面に選択的に形成され、その中央部である第１領域
部分とこの第１領域部分の周縁に設けられ底部までの深
さが前記第１領域部分よりも浅い第２領域部分とからな
るｐ形のベース領域と、このベース領域の表面に選択的
に形成されたｎ形のソース領域と、このソース領域とエ
ピタキシャル層とに挟まれるベース領域の第２領域部分
の表面上にゲート絶縁膜を介して形成されたゲート電極
と、ベース領域の第１領域部分からソース領域に跨って
形成されたソース電極と、基板に形成されたドレイン電
極とを備えたものである。
型半導体装置は、Ｐよりも不純物拡散係数の小さな不純
物がドープされたn+形の基板と、この基板上に配設され
たＰがドープされたｎ形のバッファ層と、このバッファ
層との接合面を介して配設されたn-形のエピタキシャル
層と、このエピタキシャル層の接合面内に形成され、基
板とエピタキシャル層との間に緩やかな不純物濃度分布
を与えるための浮き上がり領域と、エピタキシャル層の
主表面に選択的に形成され、その中央部である第１領域
部分とこの第１領域部分の周縁に設けられ底部までの深
さが前記第１領域部分よりも浅い第２領域部分とからな
るｐ形のベース領域と、このベース領域の表面に選択的
に形成されたｎ形のソース領域と、このソース領域とエ
ピタキシャル層とに挟まれるベース領域の第２領域部分
の表面上にゲート絶縁膜を介して形成されたゲート電極
と、ベース領域の第１領域部分からソース領域に跨って
形成されたソース電極と、基板に形成されたドレイン電
極とを備えたものである。
従つて、この発明においては、素子構成でのオン抵抗R
onに最も大きく影響するn-形エピタキシャル層の層厚を
約1/2程度に薄くさせているために、このオン抵抗Ronを
十分に低減させ得るのであり、また、この場合には、ｎ
形バッファ層，およびn-形エピタキシャル層側へのこの
ｎ形バッファ層の浮き上り領域での抵抗を考慮する必要
があるが、同浮き上り領域での平均比抵抗を、n-形エピ
タキシャル層での比抵抗の1/10以下になるようにしてお
くことにより、この浮き上り領域部分でのオン抵抗Ron
への影響を殆んど無視でき、さらに、この素子構成での
耐圧については、装置に高電圧を印加させたときに延び
る空乏層の電界が、n+,n-接合での不純物濃度分布の緩
るやかな傾斜によつて緩和されるために、たとえ、n-形
エピタキシャル層の層厚を薄くさせても、その阻止電圧
VBが損なわれる惧れはなく、これらの結果，オン抵抗が
低くて素子耐圧の高いパワーMOS FETを得られるのであ
る。
onに最も大きく影響するn-形エピタキシャル層の層厚を
約1/2程度に薄くさせているために、このオン抵抗Ronを
十分に低減させ得るのであり、また、この場合には、ｎ
形バッファ層，およびn-形エピタキシャル層側へのこの
ｎ形バッファ層の浮き上り領域での抵抗を考慮する必要
があるが、同浮き上り領域での平均比抵抗を、n-形エピ
タキシャル層での比抵抗の1/10以下になるようにしてお
くことにより、この浮き上り領域部分でのオン抵抗Ron
への影響を殆んど無視でき、さらに、この素子構成での
耐圧については、装置に高電圧を印加させたときに延び
る空乏層の電界が、n+,n-接合での不純物濃度分布の緩
るやかな傾斜によつて緩和されるために、たとえ、n-形
エピタキシャル層の層厚を薄くさせても、その阻止電圧
VBが損なわれる惧れはなく、これらの結果，オン抵抗が
低くて素子耐圧の高いパワーMOS FETを得られるのであ
る。
以下，この発明に係る電界効果型半導体装置，ここで
は、パワーMOS FETの一実施例につき、第１図を参照し
て詳細に説明する。
は、パワーMOS FETの一実施例につき、第１図を参照し
て詳細に説明する。
第１図はこの実施例を適用したパワーMOS FETの概要構
成を模式的に示す断面図であり、この第１図実施例構成
において、前記した第２図従来例構成と同一符号は同一
または相当部分を表わしている。
成を模式的に示す断面図であり、この第１図実施例構成
において、前記した第２図従来例構成と同一符号は同一
または相当部分を表わしている。
すなわち、この第１図に示した実施例構成においても、
n+形基板21としては、この場合，一般的に約1019atom/c
m3程度のｎ形不純物，例えば、拡散速度の遅いSbなどが
ドーピングされており、このn+形基板21上には、約0.05
〜0.5Ω‐cm程度のリンドープのｎ形バッファ層10を約2
0μｍ程度の厚さにエピタキシャル成長させ、さらに、
このｎ形バッファ層10上に、約30Ω‐cm程度の高比抵抗
をもつn-形エピタキシャル層22を約20μｍ程度の厚さに
形成させ、その後，熱処理することにより、同ｎ形バッ
ファ層10をn-形エピタキシャル層22側に浮き上がらせて
浮き上り領域11を形成させ、これらのn+形基板21とn-形
エピタキシャル層22間に緩るやかな不純物濃度分布を与
える。
n+形基板21としては、この場合，一般的に約1019atom/c
m3程度のｎ形不純物，例えば、拡散速度の遅いSbなどが
ドーピングされており、このn+形基板21上には、約0.05
〜0.5Ω‐cm程度のリンドープのｎ形バッファ層10を約2
0μｍ程度の厚さにエピタキシャル成長させ、さらに、
このｎ形バッファ層10上に、約30Ω‐cm程度の高比抵抗
をもつn-形エピタキシャル層22を約20μｍ程度の厚さに
形成させ、その後，熱処理することにより、同ｎ形バッ
ファ層10をn-形エピタキシャル層22側に浮き上がらせて
浮き上り領域11を形成させ、これらのn+形基板21とn-形
エピタキシャル層22間に緩るやかな不純物濃度分布を与
える。
次に、前記n-形エピタキシャル層22の第２主表面に、イ
オン注入法とか選択拡散法などによつて約６〜10μｍ程
度の深さで対向される各ｐ形ベース層23の第１領域部分
23aを選択的にそれぞれ形成させたのち、これらの上に
ゲート絶縁膜26を形成させ、かつこのゲート絶縁膜26を
介してのちにゲート電極27となるポリシリコン層を選択
的に形成させると共に、このポリシリコン層をマスクに
して各ｐ形ベース層23の第２領域部分23bを選択的にそ
れぞれ形成させる。そして、これらの各第２領域部分23
bは、のちにチャネル領域25となるために、しきい値電
圧Vthとの関係でその不純物濃度，および拡散深さを選
定する必要があり、通常の場合，その値はとしては、５
×1013〜５×14程度の範囲内で、深さが４〜８μｍ程度
であればよい。
オン注入法とか選択拡散法などによつて約６〜10μｍ程
度の深さで対向される各ｐ形ベース層23の第１領域部分
23aを選択的にそれぞれ形成させたのち、これらの上に
ゲート絶縁膜26を形成させ、かつこのゲート絶縁膜26を
介してのちにゲート電極27となるポリシリコン層を選択
的に形成させると共に、このポリシリコン層をマスクに
して各ｐ形ベース層23の第２領域部分23bを選択的にそ
れぞれ形成させる。そして、これらの各第２領域部分23
bは、のちにチャネル領域25となるために、しきい値電
圧Vthとの関係でその不純物濃度，および拡散深さを選
定する必要があり、通常の場合，その値はとしては、５
×1013〜５×14程度の範囲内で、深さが４〜８μｍ程度
であればよい。
また次に、前記各ｐ形ベース層23の表面部にあつて、前
記したポリシリコン層をマスクに用い、D-MOS方式によ
り、約３×1020atom/cm3程度の表面濃度をもつ各n+形ソ
ース層24を約0.5〜１μｍ程度の深さでそれぞれ選択的
に形成させる。そして、これらの各n+形ソース層24と前
記したｎ形エピタキシャル層22との間に挟まれる各第２
領域部分23bの表面部が、前記したチャネル領域25とな
るが、通常，このチャネル領域25の長さは、高耐圧のMO
S FETで、約３〜５μｍ程度である。
記したポリシリコン層をマスクに用い、D-MOS方式によ
り、約３×1020atom/cm3程度の表面濃度をもつ各n+形ソ
ース層24を約0.5〜１μｍ程度の深さでそれぞれ選択的
に形成させる。そして、これらの各n+形ソース層24と前
記したｎ形エピタキシャル層22との間に挟まれる各第２
領域部分23bの表面部が、前記したチャネル領域25とな
るが、通常，このチャネル領域25の長さは、高耐圧のMO
S FETで、約３〜５μｍ程度である。
さらに、前記各n+形ソース層24とn-形エピタキシャル層
22との間に形成されるそれぞれのチャネル領域25上に
は、ｎ形エピタキシャル層22を覆いかつゲート絶縁膜26
を介してゲート電極27を、前記各ｐ形ベース層23の第１
領域部分23aからn+形ソース層24に跨つてソース電極28
を、前記n+形基板21の裏面にドレイン電極29を、それぞ
れに形成させたものである。
22との間に形成されるそれぞれのチャネル領域25上に
は、ｎ形エピタキシャル層22を覆いかつゲート絶縁膜26
を介してゲート電極27を、前記各ｐ形ベース層23の第１
領域部分23aからn+形ソース層24に跨つてソース電極28
を、前記n+形基板21の裏面にドレイン電極29を、それぞ
れに形成させたものである。
従つて、以上のように構成されたこの実施例でのパワー
MOS FETにおいては、n-形エピタキシャル層22の厚さを
薄くさせる，つまり具体的には、この実施例の場合，約
15〜20μｍ程度にされていて、従来例の場合での同層の
厚さ約35〜40μｍ程度に比較するとき、約1/2に薄くさ
れるために、その抵抗REpiの値を大幅に低減できる。そ
してこのとき、これに代えて形成されるところの,n形バ
ッファ層10と浮き上り領域11との総合された厚さは、約
40μｍ程度とされるが、その平均比抵抗が1/10以下であ
ることから、これをn-形エピタキシャル層22に換算して
も、せいぜい約４μｍ程度にしか過ぎず、これによつ
て、従来例に比較するとき、オン抵抗Ronを約30％程度
までに低減させ得る。
MOS FETにおいては、n-形エピタキシャル層22の厚さを
薄くさせる，つまり具体的には、この実施例の場合，約
15〜20μｍ程度にされていて、従来例の場合での同層の
厚さ約35〜40μｍ程度に比較するとき、約1/2に薄くさ
れるために、その抵抗REpiの値を大幅に低減できる。そ
してこのとき、これに代えて形成されるところの,n形バ
ッファ層10と浮き上り領域11との総合された厚さは、約
40μｍ程度とされるが、その平均比抵抗が1/10以下であ
ることから、これをn-形エピタキシャル層22に換算して
も、せいぜい約４μｍ程度にしか過ぎず、これによつ
て、従来例に比較するとき、オン抵抗Ronを約30％程度
までに低減させ得る。
すなわち，以上のようにして、この実施例構成でのパワ
ーMOS FETによれば、そのオン抵抗Ronの値を、従来例構
成のものに比較して、おゝよそ35〜40％程度まで改善し
得るのである。
ーMOS FETによれば、そのオン抵抗Ronの値を、従来例構
成のものに比較して、おゝよそ35〜40％程度まで改善し
得るのである。
なお、前記実施例においては、耐圧500Vの素子構成につ
いて述べたが、500V以上の高耐圧素子であつても、それ
ぞれの耐圧度に対応してn-形エピタキシャル層での比抵
抗と厚さ,n形バッファ層での比抵抗と厚さ，およびこの
ｎ形バッファ層のn-形エピタキシャル層への浮き上りの
厚さなどを適切に設定することで、同様な作用，効果が
得られるものであり、また、この実施例では、第１導電
形としてｐ形，第２導電形としてｎ形を用いる場合につ
いて述べたが、これらの導電形を逆にしても有効なこと
は勿論である。
いて述べたが、500V以上の高耐圧素子であつても、それ
ぞれの耐圧度に対応してn-形エピタキシャル層での比抵
抗と厚さ,n形バッファ層での比抵抗と厚さ，およびこの
ｎ形バッファ層のn-形エピタキシャル層への浮き上りの
厚さなどを適切に設定することで、同様な作用，効果が
得られるものであり、また、この実施例では、第１導電
形としてｐ形，第２導電形としてｎ形を用いる場合につ
いて述べたが、これらの導電形を逆にしても有効なこと
は勿論である。
以上詳述したように、この発明に係る電界効果型半導体
装置は、Ｐよりも不純物拡散係数の小さな不純物がドー
プされたn+形の基板と、この基板上に配設されたＰがド
ープされたｎ形のバッファ層と、このバッファ層との接
合面を介して形成されたn-形のエピタキシャル層と、こ
のエピタキシャル層の接合面内に形成され、基板とエピ
タキシャル層との間に緩やかな不純物濃度分布を与える
ための浮き上がり領域と、エピタキシャル層の主表面に
選択的に形成され、その中央部である第１領域部分とこ
の第１領域部分の周縁に設けられ底部までの深さが前記
第１領域部分よりも浅い第２領域部分とからなるｐ形の
ベース領域と、このベース領域の表面に選択的に形成さ
れたｎ形のソース領域と、このソース領域とエピタキシ
ャル層とに挟まれるベース領域の第２領域部分の表面上
にゲート絶縁膜を介して形成されたゲート電極と、ベー
ス領域の第１領域部分からソース領域に跨って形成され
たソース電極と、基板に形成されたドレイン電極とを備
えたから、素子構成でのオン抵抗Ronを十分に低減させ
得るのであり、また、この素子構成での耐圧について
も、高電圧を印加させたときに延びる空乏層の電界が、
接合部分での不純物濃度分布の緩るやかな傾斜により緩
和されるため、たとえエピタキシャル層の層厚を薄くさ
せても、その阻止電圧VBが損なわれる惧れはなく、これ
らの結果，オン抵抗が低くて耐圧の高いパワーMOS FET
を得ることができ、しかも、構造的にも比較的簡単で容
易に実施できるなどの優れた特長を有するものである。
装置は、Ｐよりも不純物拡散係数の小さな不純物がドー
プされたn+形の基板と、この基板上に配設されたＰがド
ープされたｎ形のバッファ層と、このバッファ層との接
合面を介して形成されたn-形のエピタキシャル層と、こ
のエピタキシャル層の接合面内に形成され、基板とエピ
タキシャル層との間に緩やかな不純物濃度分布を与える
ための浮き上がり領域と、エピタキシャル層の主表面に
選択的に形成され、その中央部である第１領域部分とこ
の第１領域部分の周縁に設けられ底部までの深さが前記
第１領域部分よりも浅い第２領域部分とからなるｐ形の
ベース領域と、このベース領域の表面に選択的に形成さ
れたｎ形のソース領域と、このソース領域とエピタキシ
ャル層とに挟まれるベース領域の第２領域部分の表面上
にゲート絶縁膜を介して形成されたゲート電極と、ベー
ス領域の第１領域部分からソース領域に跨って形成され
たソース電極と、基板に形成されたドレイン電極とを備
えたから、素子構成でのオン抵抗Ronを十分に低減させ
得るのであり、また、この素子構成での耐圧について
も、高電圧を印加させたときに延びる空乏層の電界が、
接合部分での不純物濃度分布の緩るやかな傾斜により緩
和されるため、たとえエピタキシャル層の層厚を薄くさ
せても、その阻止電圧VBが損なわれる惧れはなく、これ
らの結果，オン抵抗が低くて耐圧の高いパワーMOS FET
を得ることができ、しかも、構造的にも比較的簡単で容
易に実施できるなどの優れた特長を有するものである。
第１図はこの発明装置の一実施例を適用したパワーMOS
FETの概要構成を模式的に示す断面図であり、また、第
２図は従来例での同上パワーMOS FETの概要構成を模式
的に示す断面図である。 10……ｎ形バッファ層、11……浮き上り領域、21……n+
形基板、22……n-形エピタキシャル層、23……ｐ形ベー
ス層、24……n+形ソース層、25……チャネル領域、26…
…ゲート絶縁膜、27……ゲート電極、28……ソース電
極、29……ドレイン電極。
FETの概要構成を模式的に示す断面図であり、また、第
２図は従来例での同上パワーMOS FETの概要構成を模式
的に示す断面図である。 10……ｎ形バッファ層、11……浮き上り領域、21……n+
形基板、22……n-形エピタキシャル層、23……ｐ形ベー
ス層、24……n+形ソース層、25……チャネル領域、26…
…ゲート絶縁膜、27……ゲート電極、28……ソース電
極、29……ドレイン電極。
Claims (1)
- 【請求項１】Ｐよりも不純物拡散係数の小さな不純物が
ドープされたn+形の基板と、 この基板上に配設された、Ｐがドープされたｎ形のバッ
ファ層と、 このバッファ層との接合面を介して形成されたn-形のエ
ピタキシャル層と、 このエピタキシャル層の前記接合面内に形成され、前記
基板と前記エピタキシャル層との間に緩やかな不純物濃
度分布を与えるための浮き上がり領域と、 前記エピタキシャル層の主表面に選択的に形成され、そ
の中央部である第１領域部分と前記第１領域部分の周縁
に設けられ底部までの深さが前記第１領域部分よりも浅
い第２領域部分とからなるｐ形のベース領域と、 このベース領域の表面に選択的に形成されたｎ形のソー
ス領域と、 このソース領域と前記エピタキシャル層とに挟まれる前
記第２領域部分の表面上にゲート絶縁膜を介して形成さ
れたゲート電極と、 前記ベース領域の第１領域部分から前記ソース領域に跨
って形成されたソース電極と、 前記基板に形成されたドレイン電極と を備えた電界効果型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62241841A JPH0734471B2 (ja) | 1987-09-24 | 1987-09-24 | 電界効果型半導体装置 |
| DE3851815T DE3851815T2 (de) | 1987-09-24 | 1988-07-20 | Feldeffekttransistor und dessen Herstellungsmethode. |
| EP88111722A EP0308612B1 (en) | 1987-09-24 | 1988-07-20 | Field effect transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62241841A JPH0734471B2 (ja) | 1987-09-24 | 1987-09-24 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6482567A JPS6482567A (en) | 1989-03-28 |
| JPH0734471B2 true JPH0734471B2 (ja) | 1995-04-12 |
Family
ID=17080297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62241841A Expired - Lifetime JPH0734471B2 (ja) | 1987-09-24 | 1987-09-24 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734471B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009158788A (ja) * | 2007-12-27 | 2009-07-16 | Oki Semiconductor Co Ltd | 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03188679A (ja) * | 1989-12-18 | 1991-08-16 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US6635544B2 (en) * | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
| JPS57153469A (en) * | 1981-03-18 | 1982-09-22 | Toshiba Corp | Insulated gate type field effect transistor |
-
1987
- 1987-09-24 JP JP62241841A patent/JPH0734471B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009158788A (ja) * | 2007-12-27 | 2009-07-16 | Oki Semiconductor Co Ltd | 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6482567A (en) | 1989-03-28 |
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Legal Events
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