JPS6180699A - Ｍｏｓトランジスタ出力回路 - Google Patents
Ｍｏｓトランジスタ出力回路Info
- Publication number
- JPS6180699A JPS6180699A JP59203214A JP20321484A JPS6180699A JP S6180699 A JPS6180699 A JP S6180699A JP 59203214 A JP59203214 A JP 59203214A JP 20321484 A JP20321484 A JP 20321484A JP S6180699 A JPS6180699 A JP S6180699A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- level
- high level
- pull
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＭＯ８）ランジスタを用いた出力回路に関する
ものである。
ものである。
一般に回路の出力を外部回路に供給する場合、インター
フェースが異なったり供給手段（接続線等）の負荷が重
い時には、両者の間でバッファとして機能させるために
は出力回路を設けろことが多い。そして回路が集積回路
である場合には出力回路も回路と同一の半導体素子、た
とえばＭＯＳトランジスタで構成され、同一の集積回路
に組み込まれる。
フェースが異なったり供給手段（接続線等）の負荷が重
い時には、両者の間でバッファとして機能させるために
は出力回路を設けろことが多い。そして回路が集積回路
である場合には出力回路も回路と同一の半導体素子、た
とえばＭＯＳトランジスタで構成され、同一の集積回路
に組み込まれる。
従来のこの種のＭＯＳトランジスタ出力回路の一例を第
１図に示す。本例は電源電圧Ｖｃｃと同レベルの活性化
信号φ１によって作動するフリップ７０ツブＦＦと、電
源電圧Ｖｃｃとアース電位との間に縦続接続され該接続
点ＯＵＴから前記フリップフロップＦ’Ｆの出力を外部
に供給するためのそれぞれのゲートにフリップ７０ツブ
ＦＦの出力節点ＮｌまたはＮ２が接続された２個のＭＯ
８）ランジスタ（以下員にトランジスタと記ｆ）Ｑｒお
よびＱ２とから構成されている、たとえば第２図に示す
ように出力回路４−３内のフリップフロップＦＦの入力
Ｉ１０． Ｉｌｏはたとえば、第２図に示すような？５
６行×２５６列にマトリクス構成された１’ｉ４”ＲＡ
Ｍ ４１のＩｌｏ パスライン４２に接続され、□メモ
リセル鮮からの読出し檜号を搬送される。
１図に示す。本例は電源電圧Ｖｃｃと同レベルの活性化
信号φ１によって作動するフリップ７０ツブＦＦと、電
源電圧Ｖｃｃとアース電位との間に縦続接続され該接続
点ＯＵＴから前記フリップフロップＦ’Ｆの出力を外部
に供給するためのそれぞれのゲートにフリップ７０ツブ
ＦＦの出力節点ＮｌまたはＮ２が接続された２個のＭＯ
８）ランジスタ（以下員にトランジスタと記ｆ）Ｑｒお
よびＱ２とから構成されている、たとえば第２図に示す
ように出力回路４−３内のフリップフロップＦＦの入力
Ｉ１０． Ｉｌｏはたとえば、第２図に示すような？５
６行×２５６列にマトリクス構成された１’ｉ４”ＲＡ
Ｍ ４１のＩｌｏ パスライン４２に接続され、□メモ
リセル鮮からの読出し檜号を搬送される。
フリップフロップＦＦ自体の構成および第３図に示す活
性化信号φ１の発生回路は、公知であるため、ここでの
詳細な説明は省略する。第４図に該従来例の動作を説明
するためのタイムチャニドを示す。償若φは当初低レベ
ル（信号φは高レベル）になっており、メモリセル鮮か
らの続出信号の入力を待って高レベルに習遷する。活性
化信号φ１は第３ｒｇＡに示す回路によりて、信号φお
よびφから一定時間遅延して高レベル（電源電圧ＶＣＣ
と同値）に変遷する。
性化信号φ１の発生回路は、公知であるため、ここでの
詳細な説明は省略する。第４図に該従来例の動作を説明
するためのタイムチャニドを示す。償若φは当初低レベ
ル（信号φは高レベル）になっており、メモリセル鮮か
らの続出信号の入力を待って高レベルに習遷する。活性
化信号φ１は第３ｒｇＡに示す回路によりて、信号φお
よびφから一定時間遅延して高レベル（電源電圧ＶＣＣ
と同値）に変遷する。
いま入力Ｉ１０が高レベル、Ｉｌｏ が低レベルであり
たとすると、フリップ７０ツブＦＦの出力でちる節点Ｎ
１とＮ２とは、それぞれ高レベルと低レベルとして落ち
つく。したがってトランジスタＱｌは導通し、トランジ
スタＱ２は非導通となって、出力ＯＵＴの電位は節点Ｎ
１のレベルである電源電圧ＶｃｃからトランジスタＱ１
のスレッシェホールド電圧ＶｔＨｔ−差引いた値になる
。この値は、出力ＯＵＴに電流負荷がない場合であり、
電源電圧Ｖｃｃの変動及び電流負荷（工ｏＨＭＡｘ＝５
ｍＡ）を考慮した場合、出力電圧はＺ４’ｉ（標準的な
値である。
たとすると、フリップ７０ツブＦＦの出力でちる節点Ｎ
１とＮ２とは、それぞれ高レベルと低レベルとして落ち
つく。したがってトランジスタＱｌは導通し、トランジ
スタＱ２は非導通となって、出力ＯＵＴの電位は節点Ｎ
１のレベルである電源電圧ＶｃｃからトランジスタＱ１
のスレッシェホールド電圧ＶｔＨｔ−差引いた値になる
。この値は、出力ＯＵＴに電流負荷がない場合であり、
電源電圧Ｖｃｃの変動及び電流負荷（工ｏＨＭＡｘ＝５
ｍＡ）を考慮した場合、出力電圧はＺ４’ｉ（標準的な
値である。
このような従来構成においては、トランジスタＱｌのゲ
ート電圧の供給源は電源電圧Ｖｃｃと同レベルの活性化
信゛号φｌのみであるため、節点Ｎ１−の電位は高々電
源電圧Ｖｃｃｆでにしか上昇せず、出力ＯＵＴの電位は
、上述のように２４■しか保証できなくなり、これを外
部回路に供給するにはレベル不足でインターフェースの
整合がとれない場合がでてくるという欠点がある。たと
えば、その低消費電力性の故に近年著しい進展を遂げ、
今やＴＴＬに匹敵するまでにその使用分野を拡張してき
たＣＭＯＢの入力電圧の最小値ＣＶｘａＭｘｎ）は電源
電圧Ｖｃｃの７割であり、電源電圧Ｖｃｃが４．５ｖノ
時”ｔ’ ４１ Ｖ１１４ＭＩＮ＝３．１５ｖｔ−要求
ｉレテイ；ｂ。また上述のような従来構成においては、
出力ＯＵＴの電位はトランジスタＱｒのスレッシェホー
ルド電圧ｖテＨに依存するため、製造プロセスの変動に
対してその影響を受は易くなるという欠点もある。
ート電圧の供給源は電源電圧Ｖｃｃと同レベルの活性化
信゛号φｌのみであるため、節点Ｎ１−の電位は高々電
源電圧Ｖｃｃｆでにしか上昇せず、出力ＯＵＴの電位は
、上述のように２４■しか保証できなくなり、これを外
部回路に供給するにはレベル不足でインターフェースの
整合がとれない場合がでてくるという欠点がある。たと
えば、その低消費電力性の故に近年著しい進展を遂げ、
今やＴＴＬに匹敵するまでにその使用分野を拡張してき
たＣＭＯＢの入力電圧の最小値ＣＶｘａＭｘｎ）は電源
電圧Ｖｃｃの７割であり、電源電圧Ｖｃｃが４．５ｖノ
時”ｔ’ ４１ Ｖ１１４ＭＩＮ＝３．１５ｖｔ−要求
ｉレテイ；ｂ。また上述のような従来構成においては、
出力ＯＵＴの電位はトランジスタＱｒのスレッシェホー
ルド電圧ｖテＨに依存するため、製造プロセスの変動に
対してその影響を受は易くなるという欠点もある。
更にＶｔｓＭｎ＋＝３．ｌ ５ｖの場合にはその出力電
位が達成できてもアクセスタイムが通常のＴＴＩ、負荷
の場合に比べて遅れるという欠点もある。
位が達成できてもアクセスタイムが通常のＴＴＩ、負荷
の場合に比べて遅れるという欠点もある。
（発明の目的）
本発明の目的は、０ＭＯ８負荷への直接駆動が可能な出
力高レベルを発生し、またアクセスタイムの高速化及び
製造プロセスの変動に対して強いＭＯＳトランジスタ出
力回路を提供することにある。
力高レベルを発生し、またアクセスタイムの高速化及び
製造プロセスの変動に対して強いＭＯＳトランジスタ出
力回路を提供することにある。
（発明の構成）
本発明のＭＯＳトランジスタ出力回路は、縦続接続され
両端が電源電位とアース電位とに保持され前記接続点か
ら前記電源電位のレベルと前記アース電位のレベルとを
切り替えて外部に出力する第１及び第２のＭＯＳ）ラン
、ジスタと、前記第ｌ及び第２のＭＯ８ｌ−ランジスタ
を駆動する出力回路と、前記接続点と電源電位との間に
Ｎ１のＭＯＳトランジスタと並列に接続されたプルアッ
プトランジスタと、前記プルアップトランジスタのゲー
ト電位を前記出力回路の活性化と同時あ、Ｓいはそれに
先立って電源以上の電位にする駆動回路とを含んで構成
される。 − （実施例） 次に本発明の実施例について図面を参照して詳細に説明
する。
両端が電源電位とアース電位とに保持され前記接続点か
ら前記電源電位のレベルと前記アース電位のレベルとを
切り替えて外部に出力する第１及び第２のＭＯＳ）ラン
、ジスタと、前記第ｌ及び第２のＭＯ８ｌ−ランジスタ
を駆動する出力回路と、前記接続点と電源電位との間に
Ｎ１のＭＯＳトランジスタと並列に接続されたプルアッ
プトランジスタと、前記プルアップトランジスタのゲー
ト電位を前記出力回路の活性化と同時あ、Ｓいはそれに
先立って電源以上の電位にする駆動回路とを含んで構成
される。 − （実施例） 次に本発明の実施例について図面を参照して詳細に説明
する。
第５図には本発明の一実施例の回路図を％第６図にはそ
の動作波形を示す。この実施例はフリップフロップＦＰ
と、その出力をゲート信号とする出力トランジスタＱｌ
、 Ｑ２．ＶＣＣ以上の電位をゲート入力に持ち電源Ｖ
ｃｃと出力０Ｌ）Ｔの間に接続されたプルアップトラン
ジスタＱ３０１該Ｖｃｃ以上の電位を発生するプルアッ
プ駆動回路Ｂ１より構成されている。プルアップ駆動回
路Ｂｌは、電源電圧Ｖｃｃとアース電位との間に縦続接
続されそれぞれのゲートに信号φまたはφ、が入力され
るトランジスタＱ３． Ｑ４．ソースがトランジスタＱ
Ｌ Ｑ４の接続点にゲートが電源Ｖｃｃに接続されたト
ランジスタＱ５．信号φとアース電位との間に縦続接続
されそれぞれのゲートがトランジスタＱｓのドの接続点
およびプルアップトランジスタＱ３Ｇのゲートに法統さ
れたコンデンサＣ３０より構成されている。
の動作波形を示す。この実施例はフリップフロップＦＰ
と、その出力をゲート信号とする出力トランジスタＱｌ
、 Ｑ２．ＶＣＣ以上の電位をゲート入力に持ち電源Ｖ
ｃｃと出力０Ｌ）Ｔの間に接続されたプルアップトラン
ジスタＱ３０１該Ｖｃｃ以上の電位を発生するプルアッ
プ駆動回路Ｂ１より構成されている。プルアップ駆動回
路Ｂｌは、電源電圧Ｖｃｃとアース電位との間に縦続接
続されそれぞれのゲートに信号φまたはφ、が入力され
るトランジスタＱ３． Ｑ４．ソースがトランジスタＱ
Ｌ Ｑ４の接続点にゲートが電源Ｖｃｃに接続されたト
ランジスタＱ５．信号φとアース電位との間に縦続接続
されそれぞれのゲートがトランジスタＱｓのドの接続点
およびプルアップトランジスタＱ３Ｇのゲートに法統さ
れたコンデンサＣ３０より構成されている。
出力回路の活性化信号φの立上りによりプルアップ駆動
回路Ｂ１が動き始める。信号φの立上りにより節点Ｎ３
が充電され信号φの高レベル（Ｖｃｃ電位）までになる
。信号φの立上りよりある遅延時間後に信号φ１が立上
り、トランジスタＱ６が非導通になるとともに節点Ｎ３
をＶｃｃ以上に持上げる。従って出力端子ＯＵＴはこの
時点で更にトランジスタＱ３０により電源電位まで充電
される。
回路Ｂ１が動き始める。信号φの立上りにより節点Ｎ３
が充電され信号φの高レベル（Ｖｃｃ電位）までになる
。信号φの立上りよりある遅延時間後に信号φ１が立上
り、トランジスタＱ６が非導通になるとともに節点Ｎ３
をＶｃｃ以上に持上げる。従って出力端子ＯＵＴはこの
時点で更にトランジスタＱ３０により電源電位まで充電
される。
出力バッファは信号φｌにより活性化されるので出力端
子ＯＵＴが電源電位Ｖｃｃまで充電された後に節点Ｎ１
及びＮ２の変化が起こる。今Ｉ１０ が高レベル、Ｉ
ｌｏが低レベルの時には節点Ｎｌ が高レベル、節点Ｎ
２が低レベルとなるため、出力端子ＯＵＴはＶｃｃレベ
ルのまま変化が起こらない。
子ＯＵＴが電源電位Ｖｃｃまで充電された後に節点Ｎ１
及びＮ２の変化が起こる。今Ｉ１０ が高レベル、Ｉ
ｌｏが低レベルの時には節点Ｎｌ が高レベル、節点Ｎ
２が低レベルとなるため、出力端子ＯＵＴはＶｃｃレベ
ルのまま変化が起こらない。
つまり出力の高レベルの最小値ＶＯＨＭＩＮで決定され
るアクセスタイムは、読出しデータを増巾する前に出力
端子ＯＵＴに十分な高電位が出ているので問題とならな
い。逆に入力Ｉ１０が低レベル、Ｉｌｏが高レベルの場
合は節点Ｎ１は低レベルのままで、Ｎ！が高レベルに変
化する。出力端子ＯＵＴの高レベルをトランジスタＱ２
でリセットすると同時にプルアップトランジスタＱコ◎
のゲート電位全節点Ｎｚの高レベルでトランジスタＱ３
４を導通させることにより低レベルにリセットする。従
って出力端子ＯＵＴが低レベルになるまでがアクセスタ
イムであり、０ＭＯ８負荷の場合の通常の入力の低レベ
ルの最大値は１．３５ｖ（電源電圧４．５ｖＸ０．３）
であるので、早いアクセスタイムが得られる。
るアクセスタイムは、読出しデータを増巾する前に出力
端子ＯＵＴに十分な高電位が出ているので問題とならな
い。逆に入力Ｉ１０が低レベル、Ｉｌｏが高レベルの場
合は節点Ｎ１は低レベルのままで、Ｎ！が高レベルに変
化する。出力端子ＯＵＴの高レベルをトランジスタＱ２
でリセットすると同時にプルアップトランジスタＱコ◎
のゲート電位全節点Ｎｚの高レベルでトランジスタＱ３
４を導通させることにより低レベルにリセットする。従
って出力端子ＯＵＴが低レベルになるまでがアクセスタ
イムであり、０ＭＯ８負荷の場合の通常の入力の低レベ
ルの最大値は１．３５ｖ（電源電圧４．５ｖＸ０．３）
であるので、早いアクセスタイムが得られる。
このように本実施例は、出力バッファの活性化に先立っ
て出力端子をプルアップトランジスタを使って電源電位
゛まで充電する。その後で出力バッファの出力により出
力端子のレベル全前述のプルアップトランジスタをその
出力結果を受けて制御しながら出力端子電位を決定する
。出力端子が動作開始後の微少時間だけ常に高レベルと
なってもこの出力端子からの出力信号を受ける回路は、
通常この出力信号の判定までに多少の遅延時間を有する
ので実使用上は問題ない。
て出力端子をプルアップトランジスタを使って電源電位
゛まで充電する。その後で出力バッファの出力により出
力端子のレベル全前述のプルアップトランジスタをその
出力結果を受けて制御しながら出力端子電位を決定する
。出力端子が動作開始後の微少時間だけ常に高レベルと
なってもこの出力端子からの出力信号を受ける回路は、
通常この出力信号の判定までに多少の遅延時間を有する
ので実使用上は問題ない。
（発明の効果）
以上説明したように本発明は、プルアップトランジスタ
およびプルアップ駆動回路を設けることにより次の効果
が得られる。
およびプルアップ駆動回路を設けることにより次の効果
が得られる。
（１）出力高レベルが電源電位まで出るためＣＭＯＳデ
バイスとの直接の接続が可能である。
バイスとの直接の接続が可能である。
（２）７”クセスタイムは低レベル側で決まるため高速
化が可能である。
化が可能である。
（３）ＴＴＬ負荷に対する駆動能力はトランジスタＱ１
及びＱ２の能力を適当に選択することにより合わせて満
足することができる。
及びＱ２の能力を適当に選択することにより合わせて満
足することができる。
第１図および第２図は従来のＭＯＳトランジスタ出力回
路の回路図およびこの出方回路’ｉ６４ｋＲＡＭ４１に
接続したブロック図、−第３図は第１図の活性化信号φ
１ の発生回路の回路図、第４図は第１図に示すＭＯＳ
トランジスタ出力回路の動作波形を示すチャート図、第
５図および第６図は本発明の一実施例の回路図およびそ
の動作波形を示すチャート図である。 ４１−・・・・６４ｋＲＡＭ、Ｂｌ・・・・・・プルア
ップ、駆宛回路、ＦＦ・・・・・・フリップフロップ、
ＯＵ Ｔ 、、、 、、、出力、Ｑ３０・・・・・・プ
ルアップトランジスタ、φ、ｉ。 φｌ・−・・・活性化信号。 代理人 弁理士 内 原 “−゛ゝ日、＋ −１ ゛ぐ−
路の回路図およびこの出方回路’ｉ６４ｋＲＡＭ４１に
接続したブロック図、−第３図は第１図の活性化信号φ
１ の発生回路の回路図、第４図は第１図に示すＭＯＳ
トランジスタ出力回路の動作波形を示すチャート図、第
５図および第６図は本発明の一実施例の回路図およびそ
の動作波形を示すチャート図である。 ４１−・・・・６４ｋＲＡＭ、Ｂｌ・・・・・・プルア
ップ、駆宛回路、ＦＦ・・・・・・フリップフロップ、
ＯＵ Ｔ 、、、 、、、出力、Ｑ３０・・・・・・プ
ルアップトランジスタ、φ、ｉ。 φｌ・−・・・活性化信号。 代理人 弁理士 内 原 “−゛ゝ日、＋ −１ ゛ぐ−
Claims (1)
- 縦続接続され両端が電源電位とアース電位とに保持さ
れ前記接続点から前記電源電位のレベルと前記アース電
位のレベルとを切り替えて外部に出力する第１及び第２
のＭＯＳトランジスタと、前記第１及び第２のＭＯＳト
ランジスタを駆動する出力回路と、前記接続点と電源電
位との間に第１のＭＯＳトランジスタと並列に接続され
たプルアップトランジスタと、前記プルアップトランジ
スタのゲート電位を前記出力回路の活性化と同時あるい
はそれに先立って電源以上の電位にする駆動回路とを含
むことを特徴とするＭＯＳトランジスタ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203214A JPS6180699A (ja) | 1984-09-28 | 1984-09-28 | Ｍｏｓトランジスタ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203214A JPS6180699A (ja) | 1984-09-28 | 1984-09-28 | Ｍｏｓトランジスタ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180699A true JPS6180699A (ja) | 1986-04-24 |
Family
ID=16470351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203214A Pending JPS6180699A (ja) | 1984-09-28 | 1984-09-28 | Ｍｏｓトランジスタ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951201A (en) * | 1987-04-20 | 1990-08-21 | Fuji Photo Film Co., Ltd. | Method of automatically determining imaged body posture in medical image display |
-
1984
- 1984-09-28 JP JP59203214A patent/JPS6180699A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951201A (en) * | 1987-04-20 | 1990-08-21 | Fuji Photo Film Co., Ltd. | Method of automatically determining imaged body posture in medical image display |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0395881A1 (en) | Voltage boosting circuits for dynamic memories | |
| JPS6160614B2 (ja) | ||
| US7254082B2 (en) | Semiconductor device | |
| KR960011964B1 (ko) | 출력버퍼장치 | |
| EP0176226B1 (en) | Semiconductor circuit | |
| EP0259861A1 (en) | Buffer circuit operable with reduced power consumption | |
| US4716303A (en) | MOS IC pull-up circuit | |
| US4274017A (en) | Cascode polarity hold latch having integrated set/reset capability | |
| JP2527050B2 (ja) | 半導体メモリ用センスアンプ回路 | |
| JPS6180699A (ja) | Ｍｏｓトランジスタ出力回路 | |
| EP0342735B1 (en) | Circuit for generating a pulse-shaped signal | |
| JPH0510758B2 (ja) | ||
| US4760281A (en) | Clock signal generating circuit | |
| JP2936474B2 (ja) | 半導体集積回路装置 | |
| JPH0252890B2 (ja) | ||
| JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
| JP2798510B2 (ja) | 半導体集積回路 | |
| JP3147955B2 (ja) | 半導体装置 | |
| JP3000950B2 (ja) | 半導体メモリ装置のワード線駆動回路 | |
| JPH0983338A (ja) | 半導体装置 | |
| JPH0518199B2 (ja) | ||
| JPS61123167A (ja) | 半導体集積回路 | |
| JPH0777344B2 (ja) | 出力バッファ回路 | |
| JPS6111839A (ja) | パワ−オン・イニシヤライズ回路 | |
| JPS6352493B2 (ja) |