JPS6347368B2 - - Google Patents
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- Publication number
- JPS6347368B2 JPS6347368B2 JP57186965A JP18696582A JPS6347368B2 JP S6347368 B2 JPS6347368 B2 JP S6347368B2 JP 57186965 A JP57186965 A JP 57186965A JP 18696582 A JP18696582 A JP 18696582A JP S6347368 B2 JPS6347368 B2 JP S6347368B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- state
- transistors
- potential
- cut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
本発明は縦形論理を用いた電流切換形フリツ
プ・フロツプ回路に関する。
プ・フロツプ回路に関する。
従来広く知られている電流切換形セツト付フリ
ツプ・フロツプ回路を第１図に示す。第１図の回
路の動作を第２図の波形図を用いて説明する。タ
イミングT0においてクロツク入力端子In３が高
電位であるのでトランジスタ３，１４は導通状
態、トランジスタ１５は遮断状態であり、セツト
入力端子In２が低電位であるために、トランジス
タ４，５，１２は遮断状態、トランジスタ１３は
導通状態であり、又データ入力端子In１が高電位
であるためトランジスタ７は導通状態、トランジ
スタ１０は遮断状態であり、定電流源I1の電流は
抵抗１、トランジスタ７，１３，１４を通つて流
れ、肯定出力端子Out１は高電位、否定出力端子
Out１は低電位である。次にタイミングT1におい
てデータ入力端子In１が低電位となると、トラン
ジスタ７は遮断状態、トランジスタ１０は導通状
態となり、今まで抵抗１を流れていた電流が流れ
なくなり、今度は抵抗２、トランジスタ１０，１
３，１４を通つて定電流源Ｉ１の電流が流れ、肯
定出力端子Out１は低電位、否定出力端子１
は高電位となる。
ツプ・フロツプ回路を第１図に示す。第１図の回
路の動作を第２図の波形図を用いて説明する。タ
イミングT0においてクロツク入力端子In３が高
電位であるのでトランジスタ３，１４は導通状
態、トランジスタ１５は遮断状態であり、セツト
入力端子In２が低電位であるために、トランジス
タ４，５，１２は遮断状態、トランジスタ１３は
導通状態であり、又データ入力端子In１が高電位
であるためトランジスタ７は導通状態、トランジ
スタ１０は遮断状態であり、定電流源I1の電流は
抵抗１、トランジスタ７，１３，１４を通つて流
れ、肯定出力端子Out１は高電位、否定出力端子
Out１は低電位である。次にタイミングT1におい
てデータ入力端子In１が低電位となると、トラン
ジスタ７は遮断状態、トランジスタ１０は導通状
態となり、今まで抵抗１を流れていた電流が流れ
なくなり、今度は抵抗２、トランジスタ１０，１
３，１４を通つて定電流源Ｉ１の電流が流れ、肯
定出力端子Out１は低電位、否定出力端子１
は高電位となる。
タイミングT2でクロツク入力端子In３が低電
位となると、トランジスタ３，１４は遮断状態と
なり、今まで否定出力端子１が高電位であつ
たためにトランジスタ８は遮断状態、トランジス
タ９，１５は導通状態となり、定電流源Ｉ１の電
流は抵抗２、トランジスタ９，１５を通つて流
れ、肯定出力端子Out１及び否定出力端子１
は前の状態と同じで、肯定出力端子Out１は低電
位、否定出力端子１は高電位となる。
位となると、トランジスタ３，１４は遮断状態と
なり、今まで否定出力端子１が高電位であつ
たためにトランジスタ８は遮断状態、トランジス
タ９，１５は導通状態となり、定電流源Ｉ１の電
流は抵抗２、トランジスタ９，１５を通つて流
れ、肯定出力端子Out１及び否定出力端子１
は前の状態と同じで、肯定出力端子Out１は低電
位、否定出力端子１は高電位となる。
タイミングT3においてセツト入力端子In２が
高電位となると、トランジスタ４，５，６，１
２，１４は導通状態、トランジスタ１１，１３，
１５は遮断状態となり、抵抗１、トランジスタ
６，１２，１４を通つて定電流源Ｉ１の電流が流
れ、肯定出力端子Out１は高電位、否定出力端子
Out１は低電位となる。
高電位となると、トランジスタ４，５，６，１
２，１４は導通状態、トランジスタ１１，１３，
１５は遮断状態となり、抵抗１、トランジスタ
６，１２，１４を通つて定電流源Ｉ１の電流が流
れ、肯定出力端子Out１は高電位、否定出力端子
Out１は低電位となる。
タイミングT4においてセツト入力端子In２が
低電位となると、クロツク入力端子In３が低電位
であるためトランジスタ３，１４は遮断状態、ト
ランジスタ１５は導通状態となり、今まで肯定出
力端子Out１が高電位であつたためにトランジス
タ８は導通状態、トランジスタ９は遮断状態とな
り、定電流源Ｉ１の電流は抵抗１、トランジスタ
８，１５を通つて流れ、肯定出力端子Out１は高
電位、否定出力端子１は定電位となる。
低電位となると、クロツク入力端子In３が低電位
であるためトランジスタ３，１４は遮断状態、ト
ランジスタ１５は導通状態となり、今まで肯定出
力端子Out１が高電位であつたためにトランジス
タ８は導通状態、トランジスタ９は遮断状態とな
り、定電流源Ｉ１の電流は抵抗１、トランジスタ
８，１５を通つて流れ、肯定出力端子Out１は高
電位、否定出力端子１は定電位となる。
従つて端子In１にデータ、端子In２にセツト、
端子In３にクロツクの各信号を接続すればセツト
付フリツプ・フロツプの機能を得ることができ
る。しかしながら従来のフリツプ・フロツプ回路
は多くの電流源を必要とするため消費電力及び素
子数が多いという欠点があつた。
端子In３にクロツクの各信号を接続すればセツト
付フリツプ・フロツプの機能を得ることができ
る。しかしながら従来のフリツプ・フロツプ回路
は多くの電流源を必要とするため消費電力及び素
子数が多いという欠点があつた。
本発明の目的は消費電力及び素子数の少ないフ
リツプ・フロツプ回路を提供することにある。
リツプ・フロツプ回路を提供することにある。
本発明によるフリツプ・フロツプ回路はデータ
書込用のトランジスタ組の共通エミツタに第１の
トランジスタのエミツタを接続し、データ保持用
のトランジスタ組の共通エミツタに第２のトラン
ジスタのエミツタを接続しこの第１及び第２のト
ランジスタのベースを共通に接続し、コレクタも
共通に接続しベースにはセツト信号を与え、コレ
クタは出力電圧を発生させるコンプリメンタリー
側の抵抗に接続することによつてセツト信号が高
電位になると電流はコンプリメンタリー側の抵抗
を通りこの第１又は第２のトランジスタを通つて
流れるためクロツクがデータ保持又はデータ書込
のどちらの状態であるかにかかわらずフリツプ・
フロツプは状態がセツトされるセツト付フリツ
プ・フロツプの機能を得ることができる。
書込用のトランジスタ組の共通エミツタに第１の
トランジスタのエミツタを接続し、データ保持用
のトランジスタ組の共通エミツタに第２のトラン
ジスタのエミツタを接続しこの第１及び第２のト
ランジスタのベースを共通に接続し、コレクタも
共通に接続しベースにはセツト信号を与え、コレ
クタは出力電圧を発生させるコンプリメンタリー
側の抵抗に接続することによつてセツト信号が高
電位になると電流はコンプリメンタリー側の抵抗
を通りこの第１又は第２のトランジスタを通つて
流れるためクロツクがデータ保持又はデータ書込
のどちらの状態であるかにかかわらずフリツプ・
フロツプは状態がセツトされるセツト付フリツ
プ・フロツプの機能を得ることができる。
次に図面を用いて本発明を説明する。
第３図は本発明の好ましい実施例を示す回路接
続図を示す。データ書込用のトランジスタ７，１
０の共通エミツタに第１のトランジスタ４のエミ
ツタを接続し、データ保持用のトランジスタ８，
９の共通エミツタに第２のトランジスタ５のエミ
ツタを接続しこの第１及び第２のトランジスタで
ある４，５のベースにセツト信号を与え、コレク
タはコンプリメンタリー側の抵抗１に接続するこ
とによつてクロツク信号In３が高電位のときトラ
ンジスタ１２が導通状態、トランジスタ１３が遮
断状態となり、セツト入力端子In２が高電位にな
るとデータ入力端子In１が高電位、低電位のどち
らの状態でもトランジスタ４は常に導通状態、ト
ランジスタ１０は遮断状態となることによつて端
子Out１は高電位、端子１は低電位となる。
又、端子In３が低電位のときトランジスタ１２は
遮断状態、トランジスタ１３は導通状態となり、
前の状態において端子Out１が高電位でトランジ
スタ８が導通状態、トランジスタ９が遮断状態の
時は、トランジスタ５も導通状態となり、端子
Out１は高電位、端子１は低電位となり、前
の状態においてOut１が低電位でトランジスタ８
が遮断状態、トランジスタ９が導通状態の時は、
まずトランジスタ５が導通し始め抵抗１に電流が
流れ始めて次にトランジスタ９のベース電位が低
くなりトランジスタ９は遮断状態へ向かい、この
ためトランジスタ８は導通状態へと向かい、次に
トランジスタ９は完全に遮断状態、トランジスタ
５，７は導通状態となることによつてOut１は高
電位、１は低電位となる。
続図を示す。データ書込用のトランジスタ７，１
０の共通エミツタに第１のトランジスタ４のエミ
ツタを接続し、データ保持用のトランジスタ８，
９の共通エミツタに第２のトランジスタ５のエミ
ツタを接続しこの第１及び第２のトランジスタで
ある４，５のベースにセツト信号を与え、コレク
タはコンプリメンタリー側の抵抗１に接続するこ
とによつてクロツク信号In３が高電位のときトラ
ンジスタ１２が導通状態、トランジスタ１３が遮
断状態となり、セツト入力端子In２が高電位にな
るとデータ入力端子In１が高電位、低電位のどち
らの状態でもトランジスタ４は常に導通状態、ト
ランジスタ１０は遮断状態となることによつて端
子Out１は高電位、端子１は低電位となる。
又、端子In３が低電位のときトランジスタ１２は
遮断状態、トランジスタ１３は導通状態となり、
前の状態において端子Out１が高電位でトランジ
スタ８が導通状態、トランジスタ９が遮断状態の
時は、トランジスタ５も導通状態となり、端子
Out１は高電位、端子１は低電位となり、前
の状態においてOut１が低電位でトランジスタ８
が遮断状態、トランジスタ９が導通状態の時は、
まずトランジスタ５が導通し始め抵抗１に電流が
流れ始めて次にトランジスタ９のベース電位が低
くなりトランジスタ９は遮断状態へ向かい、この
ためトランジスタ８は導通状態へと向かい、次に
トランジスタ９は完全に遮断状態、トランジスタ
５，７は導通状態となることによつてOut１は高
電位、１は低電位となる。
以上述べた如く本発明によれば消費電力が少な
く、かつ素子数の少ないセツト付フリツプ・フロ
ツプ回路が得られる。
く、かつ素子数の少ないセツト付フリツプ・フロ
ツプ回路が得られる。
第１図は従来例を示す回路図、第２図は第１図
の動作を示す波形図、第３図は本発明の好ましい
実施例を示す回路図である。 １，２……抵抗、３〜１５……トランジスタ、
Ｉ１，I2，I3……定電流源、In１……データ入力
端子、In２……セツト入力端子、In３……クロツ
ク入力端子、Out１……肯定出力端子、１…
…否定出力端子。
の動作を示す波形図、第３図は本発明の好ましい
実施例を示す回路図である。 １，２……抵抗、３〜１５……トランジスタ、
Ｉ１，I2，I3……定電流源、In１……データ入力
端子、In２……セツト入力端子、In３……クロツ
ク入力端子、Out１……肯定出力端子、１…
…否定出力端子。
Claims (1)
- １ データ書込用のトランジスタ組の共通エミツ
タに第１のトランジスタのエミツタを接続し、デ
ータ保持用のトランジスタ組の共通エミツタに第
２のトランジスタのエミツタを接続し、この第１
及び第２のトランジスタのベースを共通に接続
し、又コレクタも共通に接続し、ベースにはセツ
ト信号を与え、コレクタは出力電圧を発生させる
コンプリメンタリー側の抵抗に接続したことを特
徴とするフリツプ・フロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57186965A JPS5975714A (ja) | 1982-10-25 | 1982-10-25 | フリツプ・フロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57186965A JPS5975714A (ja) | 1982-10-25 | 1982-10-25 | フリツプ・フロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975714A JPS5975714A (ja) | 1984-04-28 |
| JPS6347368B2 true JPS6347368B2 (ja) | 1988-09-21 |
Family
ID=16197821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57186965A Granted JPS5975714A (ja) | 1982-10-25 | 1982-10-25 | フリツプ・フロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975714A (ja) |
-
1982
- 1982-10-25 JP JP57186965A patent/JPS5975714A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5975714A (ja) | 1984-04-28 |
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