JPH0123004B2 - - Google Patents
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- JPH0123004B2 JPH0123004B2 JP56023480A JP2348081A JPH0123004B2 JP H0123004 B2 JPH0123004 B2 JP H0123004B2 JP 56023480 A JP56023480 A JP 56023480A JP 2348081 A JP2348081 A JP 2348081A JP H0123004 B2 JPH0123004 B2 JP H0123004B2
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- JP
- Japan
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- transistor
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- circuit
- signal
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- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000001960 triggered effect Effects 0.000 claims 1
- 239000008188 pellet Substances 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
本発明は第１基準信号に対して非同期的に変化
する第２の信号を、第１の信号に同期化して変化
せしめる同期回路に関し、本発明は特にアナログ
回路と一緒に集積回路化するのに適した同期回路
に関するものである。
する第２の信号を、第１の信号に同期化して変化
せしめる同期回路に関し、本発明は特にアナログ
回路と一緒に集積回路化するのに適した同期回路
に関するものである。
近年アナログ回路とデジタル回路の両方の技術
を駆使した回路が広く用いられるようになつた。
また、集積度や価格等の理由により両回路を一つ
に集積化した集積回路（以下ICという）を指向
する傾向にある。このようなICでは、ふつうア
ナログの精度を出すためアナログに適したデバイ
スプロセスで作られる。一方、同プロセスによつ
てTTL（トランジスタ トランジスタ ロジツ
ク）がDTL（ダイオード トランジスタ ロジツ
ク）やECL（エミツタ結合ロジツク）等をつくろ
うとすると、ペレツト面積が増大してしまい、価
格の上省をまねくため得策ではなく、一般には
RTL（抵抗トランジスタロジツク）が多用されて
いるが、このようなRTLで同期回路を作ろうと
すると構成素子数が多くなり、やはりペレツト面
積を大きくしてしまう欠点がある。
を駆使した回路が広く用いられるようになつた。
また、集積度や価格等の理由により両回路を一つ
に集積化した集積回路（以下ICという）を指向
する傾向にある。このようなICでは、ふつうア
ナログの精度を出すためアナログに適したデバイ
スプロセスで作られる。一方、同プロセスによつ
てTTL（トランジスタ トランジスタ ロジツ
ク）がDTL（ダイオード トランジスタ ロジツ
ク）やECL（エミツタ結合ロジツク）等をつくろ
うとすると、ペレツト面積が増大してしまい、価
格の上省をまねくため得策ではなく、一般には
RTL（抵抗トランジスタロジツク）が多用されて
いるが、このようなRTLで同期回路を作ろうと
すると構成素子数が多くなり、やはりペレツト面
積を大きくしてしまう欠点がある。
第１図は従来のデジタル回路による同期回路の
一例を示すものである。端子１に入力される第１
の信号はANDゲート３に入力され、その出力は
Ｄ―FF４のクロツク（CK）端子に印加される。
また、Ｄ端子はＨ（ハイレベル）につねに接続さ
れている。Ｄ―FF４はCK端子への入力信号の立
ち上り時点でのＤ端子入力信号と同一の出力をＱ
出力端子に、反転出力を出力端子に生ずるもの
であり、リセツト入力端子Ｒは、その入力信号が
高レベル（以下、Ｈレベルという）の時にはつね
にＱ端子の出力をＨ、端子の出力を低レベル
（以下、Ｌレベルという）にする。Ｄ―FF４のＲ
端子にはインバータ５、端子２を介して第２の信
号が印加されており、Ｑ端子から端子６を介して
出力がとり出されている。また端子の出力は
ANDゲート３の他の入力端子に接続されている。
一例を示すものである。端子１に入力される第１
の信号はANDゲート３に入力され、その出力は
Ｄ―FF４のクロツク（CK）端子に印加される。
また、Ｄ端子はＨ（ハイレベル）につねに接続さ
れている。Ｄ―FF４はCK端子への入力信号の立
ち上り時点でのＤ端子入力信号と同一の出力をＱ
出力端子に、反転出力を出力端子に生ずるもの
であり、リセツト入力端子Ｒは、その入力信号が
高レベル（以下、Ｈレベルという）の時にはつね
にＱ端子の出力をＨ、端子の出力を低レベル
（以下、Ｌレベルという）にする。Ｄ―FF４のＲ
端子にはインバータ５、端子２を介して第２の信
号が印加されており、Ｑ端子から端子６を介して
出力がとり出されている。また端子の出力は
ANDゲート３の他の入力端子に接続されている。
第２の信号がＬレベルのときインバータ５の出
力はＨレベルとなり、Ｄ―FF４はリセツト状態
になりＱ端子はＬレベル、端子はＨレベルとな
つている。次に第２の信号がＨレベルになると、
Ｄ―FF４はリセツト状態からぬけ出すが、この
とき端子はまだＨレベルのままであるから、ゲ
ート３は導通し第１の信号がDFF４のCK端子に
加えられる。次に第１の信号が立ち上がるとき
DFF４はＤ端子に加えられている入力信号（つ
ねにＨレベル）をＱ端子にその反転信号（Ｌレベ
ル）を端子に出力する。すなわち第２の信号の
立ち上りが、第１の信号の立ち上りに同期して立
ち上るようになる。端子がＬレベルとなるため
ゲート３は非導通となり、以後は、入力端子１に
加えられる第１の信号によつて出力が変化するこ
とはない。次に入力端子２に加えられる第２の信
号がＬレベルになると、再びはじめに述べた状態
になる。なお、上述の第２の信号がＬレベルから
Ｈレベルに変化するときに、Ｈレベルの第１の信
号はＬレベルに変化しさらに再びＨレベルに立ち
上がるまでの間DFF４の変化はおこらない。こ
のため、つねに第１の信号の立ち上りに同期化で
きる。第２図は上記の説明をタイムチヤートに示
したもので、入力１は入力端子１に加わる第１の
信号、入力２は入力端子２に加わる第２の信号出
力は、出力端子６からの出力信号である。
力はＨレベルとなり、Ｄ―FF４はリセツト状態
になりＱ端子はＬレベル、端子はＨレベルとな
つている。次に第２の信号がＨレベルになると、
Ｄ―FF４はリセツト状態からぬけ出すが、この
とき端子はまだＨレベルのままであるから、ゲ
ート３は導通し第１の信号がDFF４のCK端子に
加えられる。次に第１の信号が立ち上がるとき
DFF４はＤ端子に加えられている入力信号（つ
ねにＨレベル）をＱ端子にその反転信号（Ｌレベ
ル）を端子に出力する。すなわち第２の信号の
立ち上りが、第１の信号の立ち上りに同期して立
ち上るようになる。端子がＬレベルとなるため
ゲート３は非導通となり、以後は、入力端子１に
加えられる第１の信号によつて出力が変化するこ
とはない。次に入力端子２に加えられる第２の信
号がＬレベルになると、再びはじめに述べた状態
になる。なお、上述の第２の信号がＬレベルから
Ｈレベルに変化するときに、Ｈレベルの第１の信
号はＬレベルに変化しさらに再びＨレベルに立ち
上がるまでの間DFF４の変化はおこらない。こ
のため、つねに第１の信号の立ち上りに同期化で
きる。第２図は上記の説明をタイムチヤートに示
したもので、入力１は入力端子１に加わる第１の
信号、入力２は入力端子２に加わる第２の信号出
力は、出力端子６からの出力信号である。
本回路は、デジタル回路としては問題ないが、
アナログ回路とともにIC化しようとするとき、
デジタル回路をアナログ用のトランジスタ、抵抗
で作るとすればDFF４だけでも50素子以上とな
り、ペレツトサイズの大きさを増し、価格が高く
なる。
アナログ回路とともにIC化しようとするとき、
デジタル回路をアナログ用のトランジスタ、抵抗
で作るとすればDFF４だけでも50素子以上とな
り、ペレツトサイズの大きさを増し、価格が高く
なる。
本発明の目的はアナログ用のトランジスタ、抵
抗でより簡素な構成の同期回路を得ることにあ
る。
抗でより簡素な構成の同期回路を得ることにあ
る。
本発明によれば、それぞれのコレクタが第１お
よび第２の負荷に接続された第１および第２のト
ランジスタと、第１のトランジスタのコレクタを
第２のトランジスタのベースに接続する第１のイ
ンピーダンス素子と、第２のトランジスタのコレ
クタを第１のトランジスタのベースに接続する第
２のインピーダンス素子と、第２および第１のト
ランジスタのベースにそれぞれエミツタが接続さ
れた第３および第４のトランジスタと、第３のト
ランジスタのコレクタを第４のトランジスタのベ
ースに接続する第１の接続手段と、第４のトラン
ジスタのコレクタを第３のトランジスタのベース
に接続する第２の接続手段と、第３および第４の
トランジスタのコレクタにそれぞれ接続された第
３および第４の負荷と、第３および第４の負荷の
他端を共通接続する手段とを備えたフリツプ・フ
ロツプと、第１の入力端子と、第１の入力端子に
加わる信号が高レベルでかつフリツプ・フロツプ
の第１のトランジスタのコレクタ出力が低レベル
の時高レベル出力を出す第１の論理回路と、第１
の論理回路の出力を第３および第４の共通接続手
段に加える手段と、第２の入力手段と、第２の入
力手段に加えられた信号をフリツプ・フロツプの
第２および第３のトランジスタの各ベースに加え
る手段と、フリツプ・フロツプの第１のトランジ
スタのコレクタ出力を取り出す手段とを含む同期
回路を得る。
よび第２の負荷に接続された第１および第２のト
ランジスタと、第１のトランジスタのコレクタを
第２のトランジスタのベースに接続する第１のイ
ンピーダンス素子と、第２のトランジスタのコレ
クタを第１のトランジスタのベースに接続する第
２のインピーダンス素子と、第２および第１のト
ランジスタのベースにそれぞれエミツタが接続さ
れた第３および第４のトランジスタと、第３のト
ランジスタのコレクタを第４のトランジスタのベ
ースに接続する第１の接続手段と、第４のトラン
ジスタのコレクタを第３のトランジスタのベース
に接続する第２の接続手段と、第３および第４の
トランジスタのコレクタにそれぞれ接続された第
３および第４の負荷と、第３および第４の負荷の
他端を共通接続する手段とを備えたフリツプ・フ
ロツプと、第１の入力端子と、第１の入力端子に
加わる信号が高レベルでかつフリツプ・フロツプ
の第１のトランジスタのコレクタ出力が低レベル
の時高レベル出力を出す第１の論理回路と、第１
の論理回路の出力を第３および第４の共通接続手
段に加える手段と、第２の入力手段と、第２の入
力手段に加えられた信号をフリツプ・フロツプの
第２および第３のトランジスタの各ベースに加え
る手段と、フリツプ・フロツプの第１のトランジ
スタのコレクタ出力を取り出す手段とを含む同期
回路を得る。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第３図は本発明の一実施例で、アナログに適し
た回路で構成されており素子数の減少を画つたも
のである。第１図と同じものには同一の番号を付
してある。第１図と異なるのは、DFF４がTFF
８にかわつた点と、ゲート３がトランジスタ３
２，３３と抵抗３４，３５によるNANDゲート
を主に構成され、極性を合わせるためインバータ
３１を付加し、かつ、DFF４の端子の信号の
かわりに、TFF８のＱ端子の信号を用いている
点と、抵抗１１，１２トランジスタ１３，１４で
構成されるTFF８用のリセツト回路７が付加さ
れている点である。また９は電源である。
た回路で構成されており素子数の減少を画つたも
のである。第１図と同じものには同一の番号を付
してある。第１図と異なるのは、DFF４がTFF
８にかわつた点と、ゲート３がトランジスタ３
２，３３と抵抗３４，３５によるNANDゲート
を主に構成され、極性を合わせるためインバータ
３１を付加し、かつ、DFF４の端子の信号の
かわりに、TFF８のＱ端子の信号を用いている
点と、抵抗１１，１２トランジスタ１３，１４で
構成されるTFF８用のリセツト回路７が付加さ
れている点である。また９は電源である。
TFF８はフリツプフロツプ回路で、Ｔ端子へ
の入力信号の立ち上り時にＱ端子と端子との出
力信号を反転するものであり、ひろく分周回路等
に使用されている。まずＱ端子の出力がＬレベル
でＴ端子の出力もＬレベルのときを考えると、Ｔ
端子がＬレベルのためトランジスタ８３，８４は
非導通であり、Ｑ端子がＬレベルのため抵抗８９
と介したトランジスタ８２のベースもＬレベルと
なり、トランジスタ８２は非導通であつて、その
コレクタすなわち端子の出力はＨレベルとな
り、抵抗９０を介してトランジスタ８１にベース
電流が供給されるためトランジスタ８１は導通し
そのコレクタ、すなわちＱ端子の出力はＬレベル
を保持している。次にＴ端子への入力がＨレベル
となると抵抗８６，８７を介してトランジスタ８
３，８４に電流を供給しようとするが、前述のと
おりトランジスタ８３のエミツタはＬレベルであ
るのに対し、トランジスタ８４のエミツタはＨレ
ベルでありトランジスタ８１のベースエミツタ間
電圧（約0.7V）だけもち上つているためトラン
ジスタ８４は導通せずにトランジスタ８３のみが
導通することになる。トランジスタ８３が導通し
はじめるとトランジスタ８２にベース電流が流
れ、これを導通して、そのコレクタすなわち端
子の出力をＬレベルにしてしまい、抵抗９０を介
してトランジスタ８１を非導通にし、そのコレク
タすなわちＱ端子をＨレベルにしてしまう。すな
わちＴ端子への入力がＨレベルになるとＱ端子と
Ｑ端子とが反転する。次に再び、Ｔ端子への入力
がＬレベルとなると、トランジスタ８３，８４が
非導通となる。ここまでの動作は前述のＤ―FF
４の動作となんらかわりない。
の入力信号の立ち上り時にＱ端子と端子との出
力信号を反転するものであり、ひろく分周回路等
に使用されている。まずＱ端子の出力がＬレベル
でＴ端子の出力もＬレベルのときを考えると、Ｔ
端子がＬレベルのためトランジスタ８３，８４は
非導通であり、Ｑ端子がＬレベルのため抵抗８９
と介したトランジスタ８２のベースもＬレベルと
なり、トランジスタ８２は非導通であつて、その
コレクタすなわち端子の出力はＨレベルとな
り、抵抗９０を介してトランジスタ８１にベース
電流が供給されるためトランジスタ８１は導通し
そのコレクタ、すなわちＱ端子の出力はＬレベル
を保持している。次にＴ端子への入力がＨレベル
となると抵抗８６，８７を介してトランジスタ８
３，８４に電流を供給しようとするが、前述のと
おりトランジスタ８３のエミツタはＬレベルであ
るのに対し、トランジスタ８４のエミツタはＨレ
ベルでありトランジスタ８１のベースエミツタ間
電圧（約0.7V）だけもち上つているためトラン
ジスタ８４は導通せずにトランジスタ８３のみが
導通することになる。トランジスタ８３が導通し
はじめるとトランジスタ８２にベース電流が流
れ、これを導通して、そのコレクタすなわち端
子の出力をＬレベルにしてしまい、抵抗９０を介
してトランジスタ８１を非導通にし、そのコレク
タすなわちＱ端子をＨレベルにしてしまう。すな
わちＴ端子への入力がＨレベルになるとＱ端子と
Ｑ端子とが反転する。次に再び、Ｔ端子への入力
がＬレベルとなると、トランジスタ８３，８４が
非導通となる。ここまでの動作は前述のＤ―FF
４の動作となんらかわりない。
かかるＴ―FF８にリセツト回路を付加する構
造として、トランジスタ８２のベースを強制的に
Ｌレベルにおとすためのトランジスタ１４を付加
するものが知られている。すなわちトランジスタ
１４が導通すると、トランジスタ８２が非導通と
なり、そのコレクタに接続された端子がＨレベ
ルとなり、抵抗９０を介してトランジスタ８１が
導通し、そのコレクタすなわちＱ端子がＬレベル
となる。これで強制的にリセツトがかかる。しか
しながらかかるリセツト回路だけ（すなわち
R′入力がない場合）を用いると誤動作する。Ｔ
端子への入力がＨレベルで、リセツト時すなわち
トランジスタ１４が導通のときは、端子がＨレ
ベルであるからトランジスタ８４のエミツタには
トランジスタ８１のベースエミツタ間電圧約
0.7Vがかかつており、トランジスタ８３のエミ
ツタはＬレベルであるからトランジスタ８３がＴ
端子への入力信号によつて導通している。次にリ
セツトが解除されると、トランジスタ１４が非導
通となり、トランジスタ８３のエミツタ電流がト
ランジスタ８２のベースに流れこみ、トランジス
タ８２を導通させ端子の出力をＬレベルにして
しまう。つまりリセツト解除によつてもＱ端子、
Ｑ端子が反転してしまうのである。
造として、トランジスタ８２のベースを強制的に
Ｌレベルにおとすためのトランジスタ１４を付加
するものが知られている。すなわちトランジスタ
１４が導通すると、トランジスタ８２が非導通と
なり、そのコレクタに接続された端子がＨレベ
ルとなり、抵抗９０を介してトランジスタ８１が
導通し、そのコレクタすなわちＱ端子がＬレベル
となる。これで強制的にリセツトがかかる。しか
しながらかかるリセツト回路だけ（すなわち
R′入力がない場合）を用いると誤動作する。Ｔ
端子への入力がＨレベルで、リセツト時すなわち
トランジスタ１４が導通のときは、端子がＨレ
ベルであるからトランジスタ８４のエミツタには
トランジスタ８１のベースエミツタ間電圧約
0.7Vがかかつており、トランジスタ８３のエミ
ツタはＬレベルであるからトランジスタ８３がＴ
端子への入力信号によつて導通している。次にリ
セツトが解除されると、トランジスタ１４が非導
通となり、トランジスタ８３のエミツタ電流がト
ランジスタ８２のベースに流れこみ、トランジス
タ８２を導通させ端子の出力をＬレベルにして
しまう。つまりリセツト解除によつてもＱ端子、
Ｑ端子が反転してしまうのである。
本発明では、リセツト回路にトランジスタ１３
を付加し、リセツト時すなわちトランジスタ１３
が導通時にトランジスタ８３を非導通にすること
により、上記Ｔ端子への入力信号がＨレベルのと
きにトランジスタ８４が導通するようにし、リセ
ツトが解除されたとき、トランジスタ８１が導通
したままとなるようにした。
を付加し、リセツト時すなわちトランジスタ１３
が導通時にトランジスタ８３を非導通にすること
により、上記Ｔ端子への入力信号がＨレベルのと
きにトランジスタ８４が導通するようにし、リセ
ツトが解除されたとき、トランジスタ８１が導通
したままとなるようにした。
このようにすることにより、Ｔ―FF８と抵抗
１１，１２、トランジスタ１３，１４よりなるリ
セツト回路７によつて、前述の誤動作は解決され
る。
１１，１２、トランジスタ１３，１４よりなるリ
セツト回路７によつて、前述の誤動作は解決され
る。
本発明によればＴ―FFとそのリセツト回路と
して14素子で作ることができ、デジタル回路で作
るDFFの50素子以上に比してペレツト面積の縮
少化をはかれる。
して14素子で作ることができ、デジタル回路で作
るDFFの50素子以上に比してペレツト面積の縮
少化をはかれる。
また、入力信号の極性によつてはインバータ３
１，５を略すことも可能であり、ゲート回路３の
構成も変更することが可能である。またＴ―FF
も負荷を定電流等に変える等の変更が可能であ
る。
１，５を略すことも可能であり、ゲート回路３の
構成も変更することが可能である。またＴ―FF
も負荷を定電流等に変える等の変更が可能であ
る。
第１図は従来の同期回路の一例を示す回路図、
第２図はそのタイムチヤート、第３図は本発明の
一実施例を示す回路図である。 １，２…入力端子、３…ゲート回路、４…Ｄ―
フリツプフロツプ回路、５…インバータ、６…出
力端子、８…Ｔ―フリツプフロツプ回路、９…電
源、１１，１２…抵抗、１３，１４…トランジス
タ、３１…インバータ、３２，３３…トランジス
タ、３４，３５…抵抗、８１〜８４…トランジス
タ、８５〜９０…抵抗。
第２図はそのタイムチヤート、第３図は本発明の
一実施例を示す回路図である。 １，２…入力端子、３…ゲート回路、４…Ｄ―
フリツプフロツプ回路、５…インバータ、６…出
力端子、８…Ｔ―フリツプフロツプ回路、９…電
源、１１，１２…抵抗、１３，１４…トランジス
タ、３１…インバータ、３２，３３…トランジス
タ、３４，３５…抵抗、８１〜８４…トランジス
タ、８５〜９０…抵抗。
Claims (1)
- １ トリガ入力端子、少なくとも一つの出力端
子、それぞれコレクタが第１及び第２の負荷に接
続されたエミツタ接地型の第１及び第２のトラン
ジスタ、一方のベースおよびコレクタが他方のコ
レクタおよびベースにそれぞれ接続された第３及
び第４のトランジスタ、これら第３および第４の
トランジスタのコレクタを前記トリガ入力端子に
それぞれ接続する手段、一端が前記第１のトラン
ジスタのコレクタに接続され他端が前記第２のト
ランジスタのベースと前記第４のトランジスタの
エミツタに共通接続された第１のインピーダンス
素子、一端が第２のトランジスタのコレクタに接
続され他端が前記第１のトランジスタのベースと
前記第３のトランジスタのエミツタに共通接続さ
れた第２のインピーダンス素子、ならびに前記第
１又は第２のトランジスタのコレクタを前記出力
端子に結合する手段を有するフリツプフロツプ回
路と、前記フリツプフロツプ回路の前記出力端子
から得られる信号と第１の入力信号とを受け、前
記出力端子から得られる信号が前記第１のトラン
ジスタが遮断状態であることを示す情報を有する
ときは前記第１の入力信号にかかわらず前記トリ
ガ入力端子に前記フリツプフロツプ回路をトリガ
することのないようなレベルを与え、前記出力端
子から得られる信号が前記第１のトランジスタが
導通状態であることを示す情報を有するときは前
記トリガ入力端子のレベルが前記第１の入力信号
によつて制御されるようにする回路手段と、第２
の入力信号に応答して、前記フリツプフロツプ回
路の前記第２のトランジスタのベースと前記第４
のトランジスタのベースにこれら第２および第４
のトランジスタを遮断状態にする電位レベルを同
時に供給する回路手段とを備えることを特徴とす
る同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56023480A JPS57138215A (en) | 1981-02-19 | 1981-02-19 | Synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56023480A JPS57138215A (en) | 1981-02-19 | 1981-02-19 | Synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57138215A JPS57138215A (en) | 1982-08-26 |
| JPH0123004B2 true JPH0123004B2 (ja) | 1989-04-28 |
Family
ID=12111684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56023480A Granted JPS57138215A (en) | 1981-02-19 | 1981-02-19 | Synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57138215A (ja) |
-
1981
- 1981-02-19 JP JP56023480A patent/JPS57138215A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57138215A (en) | 1982-08-26 |
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