JPH0736178B2 - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH0736178B2 JPH0736178B2 JP61122311A JP12231186A JPH0736178B2 JP H0736178 B2 JPH0736178 B2 JP H0736178B2 JP 61122311 A JP61122311 A JP 61122311A JP 12231186 A JP12231186 A JP 12231186A JP H0736178 B2 JPH0736178 B2 JP H0736178B2
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- JP
- Japan
- Prior art keywords
- memory
- signal
- external device
- writing
- control
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数の外部装置から１つのメモリへの書き込
みおよび読み出しを制御するメモリ制御装置に関する。
みおよび読み出しを制御するメモリ制御装置に関する。
第３図は従来のメモリ制御装置を示すブロツク接続図で
あり、図において、1,2は別個の外部装置、３はデータ
を記憶するメモリ、４は外部装置1,2からメモリ３への
書き込みおよび読み出しのための制御信号の論理和をと
る制御信号ORゲート、５は外部装置1,2から発生するメ
モリの指定番地の論理和をとるアドレス信号ORゲート、
６はメモリ３から読み出しまたはメモリ３に書き込みを
するデータの入出力を制御するデータ信号制御回路、9
a,9bは外部装置1,2よりそれぞれ発生する書き込み用お
よび読み出し用の制御信号、9cはメモリ３への書き込み
用および読み出し用制御信号、10a,10bは外部装置1,2か
らのアドレス信号、10cはメモリ３へのアドレス信号、1
1a,11bは外部装置1,2からのデータ信号、11cはメモリ３
へのデータ信号である。
あり、図において、1,2は別個の外部装置、３はデータ
を記憶するメモリ、４は外部装置1,2からメモリ３への
書き込みおよび読み出しのための制御信号の論理和をと
る制御信号ORゲート、５は外部装置1,2から発生するメ
モリの指定番地の論理和をとるアドレス信号ORゲート、
６はメモリ３から読み出しまたはメモリ３に書き込みを
するデータの入出力を制御するデータ信号制御回路、9
a,9bは外部装置1,2よりそれぞれ発生する書き込み用お
よび読み出し用の制御信号、9cはメモリ３への書き込み
用および読み出し用制御信号、10a,10bは外部装置1,2か
らのアドレス信号、10cはメモリ３へのアドレス信号、1
1a,11bは外部装置1,2からのデータ信号、11cはメモリ３
へのデータ信号である。
次に動作について説明する。
外部装置１よりメモリ３にデータを書き込む場合にはメ
モリ３への書き込み番地指定アドレス信号10aをアドレ
ス信号ORゲート５に入力し、また、メモリ３への書き込
みデータ信号11aをデータ信号制御回路６へ送出し、次
に書き込み用の制御信号9aを制御信号ORゲート４へ送出
する。制御信号ORゲート４では単に制御信号9aと9bとの
論理和をとり、これを制御信号9cとして、メモリ３に入
力する。同様に、アドレス信号ORゲート５を通じて指定
したメモリの番地をメモリ３へ流し、書き込みデータを
データ信号制御回路６を通じてメモリ３へ流す。これに
より、メモリ３の指定した番地へデータを書き込むこと
ができる。メモリ３からのデータの読み出しは、読み出
し用の制御信号9cをメモリ３へ与え、アドレス信号10c
を書き込み時と同様の方法でメモリ３に入力することに
より、データがメモリ３からデータ信号制御装置６を介
して外部装置１に与えられる。外部装置２からのメモリ
３へのデータの書き込みおよび読み出しも、外部装置１
の場合と同様の方法で実行される。
モリ３への書き込み番地指定アドレス信号10aをアドレ
ス信号ORゲート５に入力し、また、メモリ３への書き込
みデータ信号11aをデータ信号制御回路６へ送出し、次
に書き込み用の制御信号9aを制御信号ORゲート４へ送出
する。制御信号ORゲート４では単に制御信号9aと9bとの
論理和をとり、これを制御信号9cとして、メモリ３に入
力する。同様に、アドレス信号ORゲート５を通じて指定
したメモリの番地をメモリ３へ流し、書き込みデータを
データ信号制御回路６を通じてメモリ３へ流す。これに
より、メモリ３の指定した番地へデータを書き込むこと
ができる。メモリ３からのデータの読み出しは、読み出
し用の制御信号9cをメモリ３へ与え、アドレス信号10c
を書き込み時と同様の方法でメモリ３に入力することに
より、データがメモリ３からデータ信号制御装置６を介
して外部装置１に与えられる。外部装置２からのメモリ
３へのデータの書き込みおよび読み出しも、外部装置１
の場合と同様の方法で実行される。
従来のメモリ制御装置は以上のように構成されているの
で、外部装置１および外部装置２よりメモリ３に対して
同時にアクセスが実行されると、互いのアクセス信号，
データ信号および制御信号が重なり合い、メモリ３に対
するデータの書き込みおよび読み出しが誤つて実行され
るなどの問題点があつた。
で、外部装置１および外部装置２よりメモリ３に対して
同時にアクセスが実行されると、互いのアクセス信号，
データ信号および制御信号が重なり合い、メモリ３に対
するデータの書き込みおよび読み出しが誤つて実行され
るなどの問題点があつた。
この発明は上記のような問題点を解消するためになされ
たもので、外部装置１および外部装置２からメモリの同
時アクセス時に生じるデータの混乱を防止して、メモリ
へのデータの書き込みおよび読み出しを正確に実施でき
るメモリ制御装置を得ることを目的とする。
たもので、外部装置１および外部装置２からメモリの同
時アクセス時に生じるデータの混乱を防止して、メモリ
へのデータの書き込みおよび読み出しを正確に実施でき
るメモリ制御装置を得ることを目的とする。
この発明に係るメモリ制御装置は、複数の外部装置から
メモリに対して書き込みまたは読み出しのアクセスがあ
つた際に、優先順位決定手段によつてその書き込みまた
は読み出しを優先順位に従つて実施するように構成した
ものである。
メモリに対して書き込みまたは読み出しのアクセスがあ
つた際に、優先順位決定手段によつてその書き込みまた
は読み出しを優先順位に従つて実施するように構成した
ものである。
この発明における優先順位決定手段は、１の外部装置が
アクセスラツチイネーブル信号を発生してから、この外
部装置が書き込みまたは読み出しの制御信号を発生する
までの間に、他の外部装置から上記メモリに書き込みま
たは読み出しを実行可能にするように作用する。
アクセスラツチイネーブル信号を発生してから、この外
部装置が書き込みまたは読み出しの制御信号を発生する
までの間に、他の外部装置から上記メモリに書き込みま
たは読み出しを実行可能にするように作用する。
以下、この発明の一実施例を図について説明する。
第１図において、9dは外部装置２からメモリ３への制御
を実行する直前に出力されるアドレスラツチイネーブル
信号（以下ALE信号という）、12はALE信号9dの入力によ
り、外部装置１からの制御信号9a、アドレス信号10a、
データ信号11aを出力させるゲート信号9eを生成する制
御信号ゲート回路である。これによればゲート信号9eの
生成により、外部装置１からの制御信号9aは制御信号9c
としてメモリ３に入力され、ゲート信号9eが生成されな
い場合には、もう一方の外部装置２からの制御信号9bを
制御信号9cとして、メモリ３に入力する。13はゲート信
号9eが生成された場合に外部装置１からのアドレス信号
10aをアドレス信号10cにしてメモリ３の指定番地に入力
し、ゲート信号9eが生成されない場合には、外部装置２
からのアドレス信号10bをアドレス信号10cとして、メモ
リ３に送出するアドレス信号ゲート回路、14はゲート信
号9eが生成された場合に外部装置１のデータ信号11aを
メモリのデータ信号11cとし、ゲート信号9eが生成され
ない場合には外部装置２のデータ信号11bをメモリのデ
ータ信号11cとするデータ信号ゲート回路である。な
お、このほかの第３図に示したものと同一のブロツクや
信号には同一符号を付して、その重複する説明を省略す
る。
を実行する直前に出力されるアドレスラツチイネーブル
信号（以下ALE信号という）、12はALE信号9dの入力によ
り、外部装置１からの制御信号9a、アドレス信号10a、
データ信号11aを出力させるゲート信号9eを生成する制
御信号ゲート回路である。これによればゲート信号9eの
生成により、外部装置１からの制御信号9aは制御信号9c
としてメモリ３に入力され、ゲート信号9eが生成されな
い場合には、もう一方の外部装置２からの制御信号9bを
制御信号9cとして、メモリ３に入力する。13はゲート信
号9eが生成された場合に外部装置１からのアドレス信号
10aをアドレス信号10cにしてメモリ３の指定番地に入力
し、ゲート信号9eが生成されない場合には、外部装置２
からのアドレス信号10bをアドレス信号10cとして、メモ
リ３に送出するアドレス信号ゲート回路、14はゲート信
号9eが生成された場合に外部装置１のデータ信号11aを
メモリのデータ信号11cとし、ゲート信号9eが生成され
ない場合には外部装置２のデータ信号11bをメモリのデ
ータ信号11cとするデータ信号ゲート回路である。な
お、このほかの第３図に示したものと同一のブロツクや
信号には同一符号を付して、その重複する説明を省略す
る。
第２図は、第１図の制御信号9b,ALE信号9d,ゲート信号9
eの関係を表記したタイミングチヤートである。なお、
外部装置とは、メモリをアクセスする装置であり、例え
ば、通信制御装置等が該当する。また、外部装置１と外
部装置２は同種類の装置である。
eの関係を表記したタイミングチヤートである。なお、
外部装置とは、メモリをアクセスする装置であり、例え
ば、通信制御装置等が該当する。また、外部装置１と外
部装置２は同種類の装置である。
次に動作について説明する。
まず、外部装置２よりメモリ３へ書き込みまたは読み出
しを実行する直前に出力されるALE信号9dの発生時か
ら、この外部装置２からメモリ３への書き込みまたは読
み出しを実行する制御信号9bを発生するまでの期間Ｔに
オンするゲート信号9eを、制御信号ゲート回路12にて生
成する。かかる場合において、ゲート信号9eがオン時に
は、外部装置１からの制御信号9aをメモリ３の制御信号
9cとして、また、アドレス信号10aをメモリ３へのアド
レス信号10cとして、さらに、データ信号11aをメモリ３
へのデータ信号11cとして、それぞれメモリ３に入力す
る。これにより、外部装置１の書き込みおよび読み出し
がメモリ３に対して正確に実行される。一方、ゲート信
号9eがオフ時には、外部装置２からの制御信号9bをメモ
リ３の制御信号9cとして、また、アドレス信号10bをメ
モリ３へのアドレス信号10cとして、さらにデータ信号1
1bをメモリ３へのデータ信号11cとして、それぞれメモ
リ３に入力すると、外部装置２の書き込みおよび読み出
しがメモリ３に対して正確に実行される。従つて、外部
装置１と外部装置２との同一メモリ３に対するアクセス
が全く同時であつても、ゲート信号9eによりメモリ３へ
のアクセスタイミングが切換えられることにより、メモ
リ３へのアクセス信号は互いに重ならない。因に、アド
レスラッチイネーブル信号を出力する装置として、8080
系のマイクロコンピュータが代表的なものとして考えら
れるが、8085の場合、アドレスラッチイネーブル信号が
出力されてから、書き込みまたは読み出しが実行される
までの間に、１マシンサイクルの時間しかなく、この短
い時間の間に、他の外部装置がメモリへの書き込み等を
完全に終了させるのが困難な場合も考えられる。
しを実行する直前に出力されるALE信号9dの発生時か
ら、この外部装置２からメモリ３への書き込みまたは読
み出しを実行する制御信号9bを発生するまでの期間Ｔに
オンするゲート信号9eを、制御信号ゲート回路12にて生
成する。かかる場合において、ゲート信号9eがオン時に
は、外部装置１からの制御信号9aをメモリ３の制御信号
9cとして、また、アドレス信号10aをメモリ３へのアド
レス信号10cとして、さらに、データ信号11aをメモリ３
へのデータ信号11cとして、それぞれメモリ３に入力す
る。これにより、外部装置１の書き込みおよび読み出し
がメモリ３に対して正確に実行される。一方、ゲート信
号9eがオフ時には、外部装置２からの制御信号9bをメモ
リ３の制御信号9cとして、また、アドレス信号10bをメ
モリ３へのアドレス信号10cとして、さらにデータ信号1
1bをメモリ３へのデータ信号11cとして、それぞれメモ
リ３に入力すると、外部装置２の書き込みおよび読み出
しがメモリ３に対して正確に実行される。従つて、外部
装置１と外部装置２との同一メモリ３に対するアクセス
が全く同時であつても、ゲート信号9eによりメモリ３へ
のアクセスタイミングが切換えられることにより、メモ
リ３へのアクセス信号は互いに重ならない。因に、アド
レスラッチイネーブル信号を出力する装置として、8080
系のマイクロコンピュータが代表的なものとして考えら
れるが、8085の場合、アドレスラッチイネーブル信号が
出力されてから、書き込みまたは読み出しが実行される
までの間に、１マシンサイクルの時間しかなく、この短
い時間の間に、他の外部装置がメモリへの書き込み等を
完全に終了させるのが困難な場合も考えられる。
しかし、必ずしも、この短い時間に全てを終了させる必
要はなく、書き残した部分は、次にアドレスラッチイネ
ーブル信号が出力されたときに行えば足りるので、8085
のように、短い時間しかなくても、アドレスラッチイネ
ーブル信号が何度も出力されれば、書き込み等を終了さ
せるに足りる時間を確保でき、別段、8085のように、短
い時間しかなくても問題はない。
要はなく、書き残した部分は、次にアドレスラッチイネ
ーブル信号が出力されたときに行えば足りるので、8085
のように、短い時間しかなくても、アドレスラッチイネ
ーブル信号が何度も出力されれば、書き込み等を終了さ
せるに足りる時間を確保でき、別段、8085のように、短
い時間しかなくても問題はない。
もう少し具体的に説明すると、例えば、外部装置1,2が
ともに8085であって、外部装置２がALE信号9dを出力し
てから書き込み等を実行する制御信号9bを出力するまで
の間に、外部装置１がALE信号9fを出力したような場
合、外部装置1,2はともにALE信号を出力してから制御信
号を出力するまでに同じ期間Ｔを要する結果（外部装置
1,2は同じ装置である為）、外部装置１が制御信号9aを
出力したときは既に外部装置２から制御信号9bが出力さ
れているので、外部装置１は、外部装置２が書き込み等
を実行している限り、書き込み等を実行することができ
ない。
ともに8085であって、外部装置２がALE信号9dを出力し
てから書き込み等を実行する制御信号9bを出力するまで
の間に、外部装置１がALE信号9fを出力したような場
合、外部装置1,2はともにALE信号を出力してから制御信
号を出力するまでに同じ期間Ｔを要する結果（外部装置
1,2は同じ装置である為）、外部装置１が制御信号9aを
出力したときは既に外部装置２から制御信号9bが出力さ
れているので、外部装置１は、外部装置２が書き込み等
を実行している限り、書き込み等を実行することができ
ない。
しかしながら、外部装置２は、１回だけでなく必要に応
じて何度もALE信号9dを出力するので、外部装置１は、
外部装置２が次にALE信号9dを出力したとき書き込み等
を実行すればよく、別段、外部装置２から制御信号9bが
既に出力されていても問題ない。
じて何度もALE信号9dを出力するので、外部装置１は、
外部装置２が次にALE信号9dを出力したとき書き込み等
を実行すればよく、別段、外部装置２から制御信号9bが
既に出力されていても問題ない。
因に、外部装置１は、ALE信号9fを出力したのち、制御
信号9aを出力するタイミングになると、ゲート信号9eの
信号状態を監視し、ゲート信号9eがオンである場合に
は、メモリ３に対するアクセスが可能であると判断して
制御信号9aを出力する。一方、ゲート信号9eがオフであ
る場合には、メモリ３に対するアクセスが不可能である
と判断して、以後、ゲート信号9eの信号状態を常時監視
し、外部装置２が再度ALE信号9dを出力することによっ
てゲート信号9eがオンになったとき、メモリ３に対する
アクセスが可能になったと判断して制御信号9aを出力す
る。
信号9aを出力するタイミングになると、ゲート信号9eの
信号状態を監視し、ゲート信号9eがオンである場合に
は、メモリ３に対するアクセスが可能であると判断して
制御信号9aを出力する。一方、ゲート信号9eがオフであ
る場合には、メモリ３に対するアクセスが不可能である
と判断して、以後、ゲート信号9eの信号状態を常時監視
し、外部装置２が再度ALE信号9dを出力することによっ
てゲート信号9eがオンになったとき、メモリ３に対する
アクセスが可能になったと判断して制御信号9aを出力す
る。
なお、上記実施例では外部装置２台の場合について説明
したが、３台以上であつても、上記実施例と同様の効果
を奏する。
したが、３台以上であつても、上記実施例と同様の効果
を奏する。
以上のように、この発明によれば、複数の外部装置から
メモリに対し書き込みまたは読み出しのアクセスが同時
になされたとき、１の外部装置からメモリに書き込みま
たは読み出しを実行する直前に出力されるアドレスラッ
チイネーブル信号の発生時から、その書き込みまたは読
み出しを実行する制御信号の発生時までの間に、他の外
部装置から上記メモリへの書き込みまたは読み出しを可
能にするように構成したので、複数の外部装置からメモ
リへの同時アクセスによる書き込み動作等の混乱を確実
に防止できるため、データの書き込みおよび読み出しを
正確に行え、また、１の外部装置がアドレスラッチイネ
ーブル信号を出力してから、書き込み等を行う制御信号
を出力するまでの間、他の外部装置のアクセスを可能に
しているため、メモリに対してアクセスできない無駄時
間がなくなり、他の外部装置のアクセスが速やかに終了
するなどの効果がある。
メモリに対し書き込みまたは読み出しのアクセスが同時
になされたとき、１の外部装置からメモリに書き込みま
たは読み出しを実行する直前に出力されるアドレスラッ
チイネーブル信号の発生時から、その書き込みまたは読
み出しを実行する制御信号の発生時までの間に、他の外
部装置から上記メモリへの書き込みまたは読み出しを可
能にするように構成したので、複数の外部装置からメモ
リへの同時アクセスによる書き込み動作等の混乱を確実
に防止できるため、データの書き込みおよび読み出しを
正確に行え、また、１の外部装置がアドレスラッチイネ
ーブル信号を出力してから、書き込み等を行う制御信号
を出力するまでの間、他の外部装置のアクセスを可能に
しているため、メモリに対してアクセスできない無駄時
間がなくなり、他の外部装置のアクセスが速やかに終了
するなどの効果がある。
第１図はこの発明の一実施例によるメモリ制御装置を示
すブロツク接続図、第２図はこのメモリ制御装置のブロ
ツク各部における信号のタイミングチヤート、第３図は
従来のメモリ制御装置のブロツク接続図である。 1,2は外部装置、３はメモリ、４は制御信号ORゲート、
５はアドレス信号ORゲート、６はデータ信号制御回路、
9a,9b,9cは制御信号、9dはALE信号、9eはゲート信号、1
0a,10b,10cはアドレス信号、11a,11b,11cはデータ信
号、12は制御信号ゲート回路、13はアドレス信号ゲート
回路、14はデータ信号ゲート回路。 なお、図中、同一符号は同一、又は相当部分を示す。
すブロツク接続図、第２図はこのメモリ制御装置のブロ
ツク各部における信号のタイミングチヤート、第３図は
従来のメモリ制御装置のブロツク接続図である。 1,2は外部装置、３はメモリ、４は制御信号ORゲート、
５はアドレス信号ORゲート、６はデータ信号制御回路、
9a,9b,9cは制御信号、9dはALE信号、9eはゲート信号、1
0a,10b,10cはアドレス信号、11a,11b,11cはデータ信
号、12は制御信号ゲート回路、13はアドレス信号ゲート
回路、14はデータ信号ゲート回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】複数の外部装置からメモリに書き込みおよ
び読み出しを実行するメモリ制御装置において、上記複
数の外部装置から上記メモリに対し書き込みまたは読み
出しのアクセスが同時になされたとき、１の外部装置か
らメモリに書き込みまたは読み出しを実行する直前に出
力されるアドレスラッチイネーブル信号の発生時から、
その書き込みまたは読み出しを実行する制御信号の発生
時までの間は、他の外部装置からの上記メモリへの書き
込みまたは読み出し回路を上記メモリに接続する制御信
号ゲート回路を設けたことを特徴とするメモリ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122311A JPH0736178B2 (ja) | 1986-05-29 | 1986-05-29 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122311A JPH0736178B2 (ja) | 1986-05-29 | 1986-05-29 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62279452A JPS62279452A (ja) | 1987-12-04 |
| JPH0736178B2 true JPH0736178B2 (ja) | 1995-04-19 |
Family
ID=14832816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61122311A Expired - Lifetime JPH0736178B2 (ja) | 1986-05-29 | 1986-05-29 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736178B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186943A (en) * | 1975-01-29 | 1976-07-30 | Mitsubishi Electric Corp | Sutoaado puroguramushikienzanseigyosochi |
-
1986
- 1986-05-29 JP JP61122311A patent/JPH0736178B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62279452A (ja) | 1987-12-04 |
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