JPS63298574A - デ−タ平滑処理装置 - Google Patents
デ−タ平滑処理装置Info
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- JPS63298574A JPS63298574A JP62131695A JP13169587A JPS63298574A JP S63298574 A JPS63298574 A JP S63298574A JP 62131695 A JP62131695 A JP 62131695A JP 13169587 A JP13169587 A JP 13169587A JP S63298574 A JPS63298574 A JP S63298574A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像データ処理等において用いられる２次元状
に配列されたデータの平滑化を行う装置に関する。
に配列されたデータの平滑化を行う装置に関する。
画像処理は、一般に、それぞれが濃淡階調値（グレース
ケール）で表わされる複数の画素データを用いて行う。
ケール）で表わされる複数の画素データを用いて行う。
これらの画素データは、原画像をカメラで撮影し、画素
に応じた小区域のデータ毎にＡ／Ｄ変換し、上記濃淡階
調値として各画素毎に与えられる。ところが、原画像の
しわ、歪み、切れ、汚れ等があった場合、カメラに埃が
付着した場合、雑音がのった場合等において、画素デー
タが原画像の内容を正しく反映していないことがある。
に応じた小区域のデータ毎にＡ／Ｄ変換し、上記濃淡階
調値として各画素毎に与えられる。ところが、原画像の
しわ、歪み、切れ、汚れ等があった場合、カメラに埃が
付着した場合、雑音がのった場合等において、画素デー
タが原画像の内容を正しく反映していないことがある。
また、本来連続的な原画像の内容が、上記の如く画素毎
に濃淡階調化することにより、不連続になることがある
。そこで、これらの問題を解決すべく、画像処理の前処
理として、２次元状データについて濃淡平滑化が行なわ
れている。
に濃淡階調化することにより、不連続になることがある
。そこで、これらの問題を解決すべく、画像処理の前処
理として、２次元状データについて濃淡平滑化が行なわ
れている。
その−例として、指紋画像処理における前処理を例にと
る。第２図に図示の如く、５１２ Ｘ ５１２の画素デ
ータの各々について、中心画像データおよびその周辺３
×３個の画素データを平滑化して中心画像データを得る
場合について述べる。第２図に図示の画素データは予め
記憶部に記憶されているものとする。演算部が先ず中心
画像データＤｔ□およびその周辺の８個の画像データＤ
ｌｌ−Ｄ Ｉ！＋Ｄ ２１ 、 Ｄ ｚ３． Ｄ ３
１− Ｄ ｚｘの座標位置、すなわち記憶部におけるア
ドレスを計算する。次いで記憶部から上記３×３個の画
素データを読出してそれぞれの画素データをバッファに
一時記憶する。バッファに記憶された画素データを加算
する。加算した値を９で除算する。これにより、平滑化
された中心画像データＤ ’ ２１が得られる。
る。第２図に図示の如く、５１２ Ｘ ５１２の画素デ
ータの各々について、中心画像データおよびその周辺３
×３個の画素データを平滑化して中心画像データを得る
場合について述べる。第２図に図示の画素データは予め
記憶部に記憶されているものとする。演算部が先ず中心
画像データＤｔ□およびその周辺の８個の画像データＤ
ｌｌ−Ｄ Ｉ！＋Ｄ ２１ 、 Ｄ ｚ３． Ｄ ３
１− Ｄ ｚｘの座標位置、すなわち記憶部におけるア
ドレスを計算する。次いで記憶部から上記３×３個の画
素データを読出してそれぞれの画素データをバッファに
一時記憶する。バッファに記憶された画素データを加算
する。加算した値を９で除算する。これにより、平滑化
された中心画像データＤ ’ ２１が得られる。
以下同様に、中心画像データＤ０〜Ｄ２．ＳＩｊ＋Ｄｚ
ｔ−Ｄ＊＋ｓ。、〜Ｄ！ｌｌｌ＋ｓ１１についても平滑
化を行う。
ｔ−Ｄ＊＋ｓ。、〜Ｄ！ｌｌｌ＋ｓ１１についても平滑
化を行う。
上記方法では１つの中心画像データの平滑化を行う都度
、３Ｘ３＝９個のアドレスを計算し、９回のデータ読出
しを行なわなければならず、全画素データについて上記
処理を行うと、前処理時間が非常に長くなるという問題
がある。特に、例えば、画素データＤ３１は、自己を中
心画像とする場合の外、その周辺の画素データＤ２□、
ＤＢ、Ｄ、、。
、３Ｘ３＝９個のアドレスを計算し、９回のデータ読出
しを行なわなければならず、全画素データについて上記
処理を行うと、前処理時間が非常に長くなるという問題
がある。特に、例えば、画素データＤ３１は、自己を中
心画像とする場合の外、その周辺の画素データＤ２□、
ＤＢ、Ｄ、、。
Ｄｚｚ 、 Ｄｓ＜ 、 Ｄ４１ 、０ａ□、Ｄ、３に
対する平滑化の場合にもデータ読出しが行なわれ、か＼
る重複データ読出しが前処理時間を著しく長くしている
。
対する平滑化の場合にもデータ読出しが行なわれ、か＼
る重複データ読出しが前処理時間を著しく長くしている
。
本発明は上記問題を解決し、平滑処理時間の短縮を図る
ことを目的とする。
ことを目的とする。
本発明のデータ平滑処理装置は、Ｍ行×Ｎ列に２次元状
に配列されたデータについて、中心およびその周辺のｍ
行×ｎ列（但し、Ｍ＞ｍ、Ｎ＞ｎ）の２次元状に配列さ
れたデータに対して平滑処理を行ない、順次、中心デー
タの平滑データを算出する場合、予め上記Ｍ行×Ｎ列個
のデータをマトリクス状に記憶しておく記憶部、それぞ
れがＮ個のデータを収納する容量を有し、直列接続され
、前記記憶部からのデータを入力された順序で順次出力
するように構成された、すなわちファースト・イン・フ
ァースト・アウト処理するように構成された（ ｎ、−
１）個のバッファ回路、および、該バッファ回路のそれ
ぞれからの出力データおよび前記記憶部からのデ・−夕
を所定のタイミングで加算する第１の加算回路、を具備
する。本発明のデータ平滑処理装置はさらに、第１の加
算回路からの加算出力を順次記憶するように直列接続さ
れた（ｍ−１）個のレジスタ回路、該レジスタ回路のそ
れぞれの出力データおよび前記加算回路からのデータを
第２の所定のタイミングで加算する第２の加算回路、お
よび該第２の加算回路の加算出力を所定の平滑値で除す
る回路、を具備する。
に配列されたデータについて、中心およびその周辺のｍ
行×ｎ列（但し、Ｍ＞ｍ、Ｎ＞ｎ）の２次元状に配列さ
れたデータに対して平滑処理を行ない、順次、中心デー
タの平滑データを算出する場合、予め上記Ｍ行×Ｎ列個
のデータをマトリクス状に記憶しておく記憶部、それぞ
れがＮ個のデータを収納する容量を有し、直列接続され
、前記記憶部からのデータを入力された順序で順次出力
するように構成された、すなわちファースト・イン・フ
ァースト・アウト処理するように構成された（ ｎ、−
１）個のバッファ回路、および、該バッファ回路のそれ
ぞれからの出力データおよび前記記憶部からのデ・−夕
を所定のタイミングで加算する第１の加算回路、を具備
する。本発明のデータ平滑処理装置はさらに、第１の加
算回路からの加算出力を順次記憶するように直列接続さ
れた（ｍ−１）個のレジスタ回路、該レジスタ回路のそ
れぞれの出力データおよび前記加算回路からのデータを
第２の所定のタイミングで加算する第２の加算回路、お
よび該第２の加算回路の加算出力を所定の平滑値で除す
る回路、を具備する。
また本発明のデータ平滑処理装置には、前記（ｎ−１）
個のバッファ回路および前記記憶部と前記第１の加算回
路との間に、前記ｍ行×ｎ列のデータに所定の重み係数
を乗ずるように構成された重み係数回路を設けることが
できる。
個のバッファ回路および前記記憶部と前記第１の加算回
路との間に、前記ｍ行×ｎ列のデータに所定の重み係数
を乗ずるように構成された重み係数回路を設けることが
できる。
初期状態として、記憶部から１〜（ｎ−１）行のデータ
を順次バッファ回路に入力しておく。
を順次バッファ回路に入力しておく。
（ｎ−１）個のバッファ回路に１〜（ｎ−１）行のデー
タが入力された後、ｎ行目の第１列目のデータが記憶部
から取り出されバッファ回路に入力されると、各バッフ
ァ回路の最初に入力されたデータ、すなわち各行の第１
列目のデータが押し出され、記憶部からのデータと共に
第１の加算回路で加算される。この加算結果が（ｍ−１
）番目のレジスタ回路に転送され一時的に保持される。
タが入力された後、ｎ行目の第１列目のデータが記憶部
から取り出されバッファ回路に入力されると、各バッフ
ァ回路の最初に入力されたデータ、すなわち各行の第１
列目のデータが押し出され、記憶部からのデータと共に
第１の加算回路で加算される。この加算結果が（ｍ−１
）番目のレジスタ回路に転送され一時的に保持される。
ｎ行目の第２列目のデータが記憶部から取り出されると
、１〜ｎ行の第２列目のデータが加算され、（ｍ−１）
番目のレジスタに転送されると共に（ｍ−１）番目のレ
ジスタの値は（ｍ−２）番目のレジスタに転送される。
、１〜ｎ行の第２列目のデータが加算され、（ｍ−１）
番目のレジスタに転送されると共に（ｍ−１）番目のレ
ジスタの値は（ｍ−２）番目のレジスタに転送される。
ｎ列目まで同様に行い、１〜（ｒｎ−１）個のレジスタ
に保持されている加算結果と加算回路からのｎ列目のデ
ータの加算結果とが加算される。これによりｍＸｎ個の
データが加算される。この加算結果を平滑値で除算する
ことにより、（ｍ／２＋１）行、（ｎ／２ ＋ １）列
のデータの平滑値が得られる。
に保持されている加算結果と加算回路からのｎ列目のデ
ータの加算結果とが加算される。これによりｍＸｎ個の
データが加算される。この加算結果を平滑値で除算する
ことにより、（ｍ／２＋１）行、（ｎ／２ ＋ １）列
のデータの平滑値が得られる。
以下同様に同じ行の次の列のデータの平滑値を計算する
゛。この場合、各バッファ回路からはｎ＋１列目のデー
タが出力され、各レジスタ、回路には２列〜ｍ列までの
加算結果が保持されているので、単に、ｎ行目の第２列
のデータを記憶部から取り出しバッファ回路に入力し、
第１の加算回路で（ｎ＋１）列のデータを加算し、２列
〜（ｍ＋１）列の加算結果を加算し、除算回路で除算す
るのみでよい。
゛。この場合、各バッファ回路からはｎ＋１列目のデー
タが出力され、各レジスタ、回路には２列〜ｍ列までの
加算結果が保持されているので、単に、ｎ行目の第２列
のデータを記憶部から取り出しバッファ回路に入力し、
第１の加算回路で（ｎ＋１）列のデータを加算し、２列
〜（ｍ＋１）列の加算結果を加算し、除算回路で除算す
るのみでよい。
すなわち、従来の如く、中心データの周辺データをその
都度記憶部から取り出し、新たにこれらのデータについ
て加算する必要がない。
都度記憶部から取り出し、新たにこれらのデータについ
て加算する必要がない。
中心データが次の行に移る場合、２〜ｎ行の全データが
バッファ回路に保持されているので、従来の如く、新た
なデータ抽出は不要である。この行の各列を中心データ
とする平滑化処理は上記同様に行う。
バッファ回路に保持されているので、従来の如く、新た
なデータ抽出は不要である。この行の各列を中心データ
とする平滑化処理は上記同様に行う。
第１図に本発明の第１実施例としてのデータ平滑処理装
置の構成図を示す。
置の構成図を示す。
同図において、データ平滑処理装置は、記憶部としての
メモリ１．２個直列接続されたファーストイン・ファー
ストアウト （ＦＩＦＯ）バッファ２１゜２２、第１の
加算回路３．２個直列接続されたレジスタ４１ 、４２
、第２の加算回路５、除算回路６、およびタイミング制
御回路１０から成る。メモリ１には、第２図に図示の如
く、それぞれが、原画像を撮影し、画素対応の小区域毎
にＡ／Ｄ変換された濃淡階調値、例えば８ビツトで濃淡
階調を表わしている値が、５１２行×５１２列のマトリ
クス状に予め記憶されている。すなわちＭ ＝ Ｎ ＝
’５１２である。ＦＩＦＯバッファ２１ 、２２はそれ
ぞれが、１データ当り８ビツトで５１２個のデータを保
持する容量を有するシフトレジスタであり、入力された
順に出力されるように構成されている。本実施例は２個
のＦＩＦＯバッファ２１ 、２２を設けているので、中
心データに対して、３×３の区域について平滑化を行う
。各レジスタ４１，４２．８ビツトのデータ３個の加算
結果を保持できるだけのビット長、例えば１２ビツト長
で構成されている。
メモリ１．２個直列接続されたファーストイン・ファー
ストアウト （ＦＩＦＯ）バッファ２１゜２２、第１の
加算回路３．２個直列接続されたレジスタ４１ 、４２
、第２の加算回路５、除算回路６、およびタイミング制
御回路１０から成る。メモリ１には、第２図に図示の如
く、それぞれが、原画像を撮影し、画素対応の小区域毎
にＡ／Ｄ変換された濃淡階調値、例えば８ビツトで濃淡
階調を表わしている値が、５１２行×５１２列のマトリ
クス状に予め記憶されている。すなわちＭ ＝ Ｎ ＝
’５１２である。ＦＩＦＯバッファ２１ 、２２はそれ
ぞれが、１データ当り８ビツトで５１２個のデータを保
持する容量を有するシフトレジスタであり、入力された
順に出力されるように構成されている。本実施例は２個
のＦＩＦＯバッファ２１ 、２２を設けているので、中
心データに対して、３×３の区域について平滑化を行う
。各レジスタ４１，４２．８ビツトのデータ３個の加算
結果を保持できるだけのビット長、例えば１２ビツト長
で構成されている。
以下第３図（ａ）〜（ｄ）を参照して第１図データ平滑
処理装置の動作について述べる。
処理装置の動作について述べる。
ａ、初期化
タイミング制御回路１０は、制御信号Ｃ０ＮＴ １を出
力し、第１行第１列のデータＤ１１をメモリ１がら読み
出すと共に、制御信号Ｃ０ＮＴ ２ 、 Ｃ０ＮＴ ３
を出力しデータＤＩｌをＦＩＦＯバッファ２１に入力す
る。
力し、第１行第１列のデータＤ１１をメモリ１がら読み
出すと共に、制御信号Ｃ０ＮＴ ２ 、 Ｃ０ＮＴ ３
を出力しデータＤＩｌをＦＩＦＯバッファ２１に入力す
る。
以下同様にＤｌ□〜Ｄ Ｉ＋ ｓ＋ｚをメモリ１から読
み出し、ＦＩＦＯバッファ２１に入力する。これにより
、ＦＩＦＯバッファ２１には第３図（ａ）に図示の形態
でり、〜ＤＩ＋ＳＩ！のデータが保存される。第２行目
のデータＤ ２１ ”’ Ｄ ！。ｓＩ□についても同
様に行うと、ＦＩＦＯバッファ２１の内容が順次ＦＩＦ
Ｏバッファ２２に押し出されていき、第３図（ｂ）に図
示の如＜、ＦＩＦＯバッファ２１にはＩ）ｚ＋〜Ｄ２．
ＳＩ２のデータ、ＦＩＦＯバッファ２２にはＤＩｌ〜Ｄ
Ｉ＋５Ｉｆｔのデータが入力される。
み出し、ＦＩＦＯバッファ２１に入力する。これにより
、ＦＩＦＯバッファ２１には第３図（ａ）に図示の形態
でり、〜ＤＩ＋ＳＩ！のデータが保存される。第２行目
のデータＤ ２１ ”’ Ｄ ！。ｓＩ□についても同
様に行うと、ＦＩＦＯバッファ２１の内容が順次ＦＩＦ
Ｏバッファ２２に押し出されていき、第３図（ｂ）に図
示の如＜、ＦＩＦＯバッファ２１にはＩ）ｚ＋〜Ｄ２．
ＳＩ２のデータ、ＦＩＦＯバッファ２２にはＤＩｌ〜Ｄ
Ｉ＋５Ｉｆｔのデータが入力される。
ｂ、第２行目にある中心データＤ ｔｔ”” Ｄ ｚ、
ｓｔｔの平滑化 タイミング制御回路１０は引き続き第３行目の第１列目
のデータＤｆｆＩをメモリ１から読み出すと共にＦＩＦ
Ｏバッファ２１ 、２２を制御信号Ｃ０ＮＴ２゜Ｃ０Ｎ
Ｔ ３を介して動作させる。これにより、第３図（ｃ）
に図示の如＜ 、ＦＩＦＯバッファ２２からデータＤ、
、、ＦＩＦＯバッファ２１からデータＤ□が押し出され
る。タイミング制御回路１０はこれらのデータ押し出し
に同期して第１の加算回路３を作動させるべく制御信号
Ｃ０ＮＴ ４を加算回路３に出力する。これにより押し
出されたデータＤＩｌ ｌ Ｉ）ｚ＋とメモリ１から読
み出されたデータＩ）ｓ＋の和、すなわち、（Ｄ＋＋＋
Ｄｔ＋＋Ｄ３＋）が計算される。この加算値は、タイミ
ング制御回路１０からの制御信号Ｃ０ＮＴ ５ 、 Ｃ
０ＮＴ ６により、レジスタ４１に保存される。ＦＩＦ
Ｏバッファ２１には（Ｄ！２〜Ｄｔ、５１！＋Ｄ８．Ｉ
）のデータ、ＦＩＦＯバフファ２２には（Ｄ、２〜Ｄ
１． Ｓ１□、Ｄｚ＋）が入力されている。
ｓｔｔの平滑化 タイミング制御回路１０は引き続き第３行目の第１列目
のデータＤｆｆＩをメモリ１から読み出すと共にＦＩＦ
Ｏバッファ２１ 、２２を制御信号Ｃ０ＮＴ２゜Ｃ０Ｎ
Ｔ ３を介して動作させる。これにより、第３図（ｃ）
に図示の如＜ 、ＦＩＦＯバッファ２２からデータＤ、
、、ＦＩＦＯバッファ２１からデータＤ□が押し出され
る。タイミング制御回路１０はこれらのデータ押し出し
に同期して第１の加算回路３を作動させるべく制御信号
Ｃ０ＮＴ ４を加算回路３に出力する。これにより押し
出されたデータＤＩｌ ｌ Ｉ）ｚ＋とメモリ１から読
み出されたデータＩ）ｓ＋の和、すなわち、（Ｄ＋＋＋
Ｄｔ＋＋Ｄ３＋）が計算される。この加算値は、タイミ
ング制御回路１０からの制御信号Ｃ０ＮＴ ５ 、 Ｃ
０ＮＴ ６により、レジスタ４１に保存される。ＦＩＦ
Ｏバッファ２１には（Ｄ！２〜Ｄｔ、５１！＋Ｄ８．Ｉ
）のデータ、ＦＩＦＯバフファ２２には（Ｄ、２〜Ｄ
１． Ｓ１□、Ｄｚ＋）が入力されている。
次にタイミング制御回路１０がメモリｌから次の列デー
タＤ３２を読み出し上記同様の処理を行なわせると、Ｆ
ＩＦＯバッファ２１には（Ｄｔｓ”’Ｄｔ＋ｓ＋ｚ＋Ｄ
ｉ＋ 、 Ｉ）＋ｔ）が入力され、Ｉ）ｚｚが押し出さ
れ、ＦＩＦＯバッファ２２には（ＤＩ３〜Ｄ 、、 ｓ
＋□＋ＤＺＩ＋Ｄよ□）が入力され、Ｄ１□が押し出さ
れる。加算回路３が（Ｄ＋ｚ＋Ｄｚｔ＋Ｄｓｚ）を計算
する。この加算値がレジスタ４１に入力されると共に、
前回の加算値（Ｄ＋＋ ＋ Ｄｚ＋ ＋ Ｄ３１）がレ
ジスタ４２に移送される。
タＤ３２を読み出し上記同様の処理を行なわせると、Ｆ
ＩＦＯバッファ２１には（Ｄｔｓ”’Ｄｔ＋ｓ＋ｚ＋Ｄ
ｉ＋ 、 Ｉ）＋ｔ）が入力され、Ｉ）ｚｚが押し出さ
れ、ＦＩＦＯバッファ２２には（ＤＩ３〜Ｄ 、、 ｓ
＋□＋ＤＺＩ＋Ｄよ□）が入力され、Ｄ１□が押し出さ
れる。加算回路３が（Ｄ＋ｚ＋Ｄｚｔ＋Ｄｓｚ）を計算
する。この加算値がレジスタ４１に入力されると共に、
前回の加算値（Ｄ＋＋ ＋ Ｄｚ＋ ＋ Ｄ３１）がレ
ジスタ４２に移送される。
次の列データ０３３をメモリ１から読み出し上記同様の
処理を行うと、ＦＩＦＯバッファ２１ 、２２のデータ
は第３図（ｄ）に図示の如くなり、押し出されたデータ
ＤＪ、Ｉ＊ Ｄｔｓと読出データＤｆｆ３とが加算回路
３で加算される。
処理を行うと、ＦＩＦＯバッファ２１ 、２２のデータ
は第３図（ｄ）に図示の如くなり、押し出されたデータ
ＤＪ、Ｉ＊ Ｄｔｓと読出データＤｆｆ３とが加算回路
３で加算される。
以上により中心データＤ、の周辺３×３のデータの和が
得られたことになる。これらの和が第２の加算回路５で
加算され、加算結果が除算回路６で平滑値＝９で割られ
る。これにより、中心データＤ０の平滑データＤ′２□
が求められる。
得られたことになる。これらの和が第２の加算回路５で
加算され、加算結果が除算回路６で平滑値＝９で割られ
る。これにより、中心データＤ０の平滑データＤ′２□
が求められる。
この平滑データＤ／２□は除算回路６の後段の回路に転
送される。
送される。
この段階のＦＩＦＯバッファ２１ 、２２のデータ保持
内容は第３図（ｄ）に示される通りであり、レジスタ４
１ 、４２はそれぞれ、加算結果ＣＤ＋ｚ＋Ｄｚｓ＋Ｄ
３＊）、（Ｄ＋ｇ ＋ Ｄｉ□＋Ｄ ２ｚ）が保持され
ている。
内容は第３図（ｄ）に示される通りであり、レジスタ４
１ 、４２はそれぞれ、加算結果ＣＤ＋ｚ＋Ｄｚｓ＋Ｄ
３＊）、（Ｄ＋ｇ ＋ Ｄｉ□＋Ｄ ２ｚ）が保持され
ている。
メモリ１からＤ’Ｊ４のデータを読み出し、上記の如（
ＦＩＦＯバッファ２１ 、２２、加算回路３、レジスタ
４１ 、４２、加算回路５および除算回路６を動作させ
るのみで、中心データＩ）ｉｓに対する平滑データＤ′
２．が得られる。
ＦＩＦＯバッファ２１ 、２２、加算回路３、レジスタ
４１ 、４２、加算回路５および除算回路６を動作させ
るのみで、中心データＩ）ｉｓに対する平滑データＤ′
２．が得られる。
以下同様に中心データＤ、〜Ｄ！＋ＳＩ＋に対する平滑
データを計算する。
データを計算する。
Ｃ０外周データの平滑化
中心データＤ！＋Ｓｌｌの平滑化終了時のＦＩＦＯバッ
ファ２１のデータは（Ｄ、１〜Ｄ ３＋ Ｓ ＋ り、
ＦＩＦＯバッファ２２のデータは（Ｄｔ＋〜Ｄ２９，１
□）である。
ファ２１のデータは（Ｄ、１〜Ｄ ３＋ Ｓ ＋ り、
ＦＩＦＯバッファ２２のデータは（Ｄｔ＋〜Ｄ２９，１
□）である。
またレジスタ４１の保持データは（Ｄ、、、、、＋Ｄｔ
、ｓＩｔ ＋ Ｄｓ、ｓｔｔ）、レジスタ４２の保持デ
ータは（Ｄ Ｉｎ ｓ□＋Ｄｔ＋ｓ＋＋ ＋Ｄ３１ＳＩ
Ｉ）となっている。
、ｓＩｔ ＋ Ｄｓ、ｓｔｔ）、レジスタ４２の保持デ
ータは（Ｄ Ｉｎ ｓ□＋Ｄｔ＋ｓ＋＋ ＋Ｄ３１ＳＩ
Ｉ）となっている。
ここで中心データＤ！＋Ｓｌ！に対して上記同様の処理
を行なうとすれば、メモリｌからデータ０４１を読み出
し、ＦＩＦＯバッファ２１ 、２２からデータＤ３１゜
Ｄ！Ｉを押し出し、上記同様の処理を行う。これによっ
て得られる平滑データＤ′２．ｓ＋２は、自己の同じ列
データおよび第２図において左側に隣接する列データの
みならず、データとしては殆んど関係のないデータＤｚ
ｒ ＊ Ｄ３１ ＊ Ｄａ＋も用いられることになり、
正確さに欠ける。このことは次のデータＤ３１を中心デ
ータとする処理においても同様である。
を行なうとすれば、メモリｌからデータ０４１を読み出
し、ＦＩＦＯバッファ２１ 、２２からデータＤ３１゜
Ｄ！Ｉを押し出し、上記同様の処理を行う。これによっ
て得られる平滑データＤ′２．ｓ＋２は、自己の同じ列
データおよび第２図において左側に隣接する列データの
みならず、データとしては殆んど関係のないデータＤｚ
ｒ ＊ Ｄ３１ ＊ Ｄａ＋も用いられることになり、
正確さに欠ける。このことは次のデータＤ３１を中心デ
ータとする処理においても同様である。
タイミング制御回路１０の制御を簡略化する観点からは
、外周データ（Ｄｚ、ｓ＋ｚ〜Ｄｓ＋□、５１□）。
、外周データ（Ｄｚ、ｓ＋ｚ〜Ｄｓ＋□、５１□）。
（Ｄ３１〜ＤＳｌｌ＋Ｓ＋□）についても上記同様の処
理を行ない、第１図装置の後段（図示せず）でそれらに
ついての平滑化データを使用しないようにする。
理を行ない、第１図装置の後段（図示せず）でそれらに
ついての平滑化データを使用しないようにする。
また、不正確な平滑化データを出力しないという観点か
らは、中心データＤ Ｉ ＳＩ２＋ ０３＋に対する平
滑計算は行なわず、中心データＤ３２の平滑化が有効に
行なわれるように、メモリ１からデータの読出しおよび
ＦＩＦＯバッファ２１ 、２２へのデータ設定のみ行う
。この処理はタイミング制御回路ＩＯの制御の下で行う
。
らは、中心データＤ Ｉ ＳＩ２＋ ０３＋に対する平
滑計算は行なわず、中心データＤ３２の平滑化が有効に
行なわれるように、メモリ１からデータの読出しおよび
ＦＩＦＯバッファ２１ 、２２へのデータ設定のみ行う
。この処理はタイミング制御回路ＩＯの制御の下で行う
。
ｄ、第３行目以降の中心データの平滑化中心データＤ３
□の平滑化は、第３図（ｃ）（ｄ）を参照して中心デー
タＤ２□の平滑化と同様に行う。
□の平滑化は、第３図（ｃ）（ｄ）を参照して中心デー
タＤ２□の平滑化と同様に行う。
以下同様に５１１行目のデータＤｓｌｌ＋！３１１ ま
で平滑化を行う。
で平滑化を行う。
第１行目および第５１２行目のデータを中心データとす
る平滑化は、前述の列方向外周データと同様に、行なわ
れない。
る平滑化は、前述の列方向外周データと同様に、行なわ
れない。
以上の説明から明らかなように、ＦＩＦＯバ、ファ２１
、２２を第１図に図示の形態で設けることにより、１
つのデータのメモリ１からの読出しは１回のみでよい。
、２２を第１図に図示の形態で設けることにより、１
つのデータのメモリ１からの読出しは１回のみでよい。
またレジスタ４１ 、４２を第１図に図示の形態で設け
ることにより、前回までの加算結果を用いることができ
、１回の加算のみで３×３個の総和が得られる。以上に
より平滑化処理時間が短縮できる。
ることにより、前回までの加算結果を用いることができ
、１回の加算のみで３×３個の総和が得られる。以上に
より平滑化処理時間が短縮できる。
第２実施例を第４図を参照して述べる。第４図に図示の
データ平滑処理装置は、中心データに対して、第５図に
図示の如く、重み係数α１．α２をかけて平滑化するも
のである。また、外周の中心データに対する処理も行う
。
データ平滑処理装置は、中心データに対して、第５図に
図示の如く、重み係数α１．α２をかけて平滑化するも
のである。また、外周の中心データに対する処理も行う
。
第４図において、係数乗算器８１〜８４およびＡＮＤゲ
ート７２ 、７３が設けられている。これら係数乗算器
により中心データ以外のデータは係数α１が乗ぜられる
。−男中心データには係数α２が乗ぜられる。ＦＩＦＯ
バッファ２１からの出力データは中心データである場合
とそうでない場合とがある。
ート７２ 、７３が設けられている。これら係数乗算器
により中心データ以外のデータは係数α１が乗ぜられる
。−男中心データには係数α２が乗ぜられる。ＦＩＦＯ
バッファ２１からの出力データは中心データである場合
とそうでない場合とがある。
中心データの場合は、タイミング制御回路１０′からの
制御信号ＧＡＴＣ１２により係数α２を乗じたデータを
ＡＮＤゲート７３を介して加算回路３に出力し、そうで
ない場合は係数α、を乗じたデータをＡＮＤゲート７２
を介して出力する。−男中心データに係数α２を乗じた
場合、加算回路３′で係数α、を乗じた総和を求め、レ
ジスタ４３に保存しておく。中心データと同列のデータ
がレジスタ４１から出力され加算回路５で加算された場
合、レジスタ４１のデータをレジスタ４２に印加させず
、レジスタ４３のデータをレジスタ４２に印加する。以
上により、第５図に図示の係数をかけた総和が順次、加
算回路５で求められる。除算回路６はＡ＝８×α、＋α
２なる平滑値で加算回路６の出力を割る。
制御信号ＧＡＴＣ１２により係数α２を乗じたデータを
ＡＮＤゲート７３を介して加算回路３に出力し、そうで
ない場合は係数α、を乗じたデータをＡＮＤゲート７２
を介して出力する。−男中心データに係数α２を乗じた
場合、加算回路３′で係数α、を乗じた総和を求め、レ
ジスタ４３に保存しておく。中心データと同列のデータ
がレジスタ４１から出力され加算回路５で加算された場
合、レジスタ４１のデータをレジスタ４２に印加させず
、レジスタ４３のデータをレジスタ４２に印加する。以
上により、第５図に図示の係数をかけた総和が順次、加
算回路５で求められる。除算回路６はＡ＝８×α、＋α
２なる平滑値で加算回路６の出力を割る。
第４図には、ＡＮＤゲート７１〜７５、ＯＲゲート９１
〜９３、ＡＮＤゲート１０１〜１０４、ＯＲゲート１１
１〜１１３が設けられている。これらの回路は、前述し
た第２図外周データが中心データとなる場合に、ＡＮＤ
ゲート７３およびＯＲゲート９１〜９３を介して同じ自
己のデータを加算回路３に印加し、加算結果をさらにＡ
ＮＤゲート１０４およびＯＲゲート１１１〜１１３を介
して加算回路５に印加させる。
〜９３、ＡＮＤゲート１０１〜１０４、ＯＲゲート１１
１〜１１３が設けられている。これらの回路は、前述し
た第２図外周データが中心データとなる場合に、ＡＮＤ
ゲート７３およびＯＲゲート９１〜９３を介して同じ自
己のデータを加算回路３に印加し、加算結果をさらにＡ
ＮＤゲート１０４およびＯＲゲート１１１〜１１３を介
して加算回路５に印加させる。
一方これらの回路が動作する場合、ＡＮＤゲート７１〜
７４、ＡＮＤゲート１０１〜１０３からの出力は禁止さ
れる。これにより、前述の如く、初期化、外周データに
対するスキップ動作を行うことなく、結果的には入力デ
ータと同じ値を得ることになるが、外周データについて
も処理が可能となる。
７４、ＡＮＤゲート１０１〜１０３からの出力は禁止さ
れる。これにより、前述の如く、初期化、外周データに
対するスキップ動作を行うことなく、結果的には入力デ
ータと同じ値を得ることになるが、外周データについて
も処理が可能となる。
以上の実施例については、３×３個のデータについて平
滑化する場合について述べたが、５×５個のデータ等に
ついても同様である。一般的にｍ×ｎ個のデータについ
て平滑化する場合、（ｎ −１）個のＦＩＦＯバッファ
、（ｍ−１）個のレジスタを第１図に図示の構成で設け
ればよい。
滑化する場合について述べたが、５×５個のデータ等に
ついても同様である。一般的にｍ×ｎ個のデータについ
て平滑化する場合、（ｎ −１）個のＦＩＦＯバッファ
、（ｍ−１）個のレジスタを第１図に図示の構成で設け
ればよい。
以上に述べたように、本発明によれば、データ平滑処理
装置の処理速度を著しく向上させることができる。特に
本発明においては、ｍ×ｎ個のデ−夕について平滑化す
る場合、ｍ、ｎの次数に拘らずはソ゛一定の処理時間で
計算可能となる。
装置の処理速度を著しく向上させることができる。特に
本発明においては、ｍ×ｎ個のデ−夕について平滑化す
る場合、ｍ、ｎの次数に拘らずはソ゛一定の処理時間で
計算可能となる。
また本発明によれば、重み付は平滑化が可能となる。
第１図は本発明の１実施例としてのデータ平滑処理装置
の構成図、 第２図は第１図装置内のメモリのデータ配列図、第３図
（ａ）〜（ｄ）は第１図装置の動作を説明する図、 第４図は本発明の他の実施例としてのデータ平滑処理装
置の構成図、 第５図は第４図装置に適用される重み係数を示す図、で
ある。 （符号の説明） １・・・メモリ、 ２・・・ＦＩＦＯバッファ
回路、３・・・加算回路、 ４・・・レジスタ回
路、５・・・加算回路、 ６・・・除算回路、１０
・・・タイミング制御回路、 ２１ 、２２・・・ＦＩＦＯバッファ、４１〜４３・・
・レジスタ、 ８１〜８４・・・係数乗算器。 実用新案登録出願人 セコム株式会社 株式会社エスト 実用新案登録出願代理人
の構成図、 第２図は第１図装置内のメモリのデータ配列図、第３図
（ａ）〜（ｄ）は第１図装置の動作を説明する図、 第４図は本発明の他の実施例としてのデータ平滑処理装
置の構成図、 第５図は第４図装置に適用される重み係数を示す図、で
ある。 （符号の説明） １・・・メモリ、 ２・・・ＦＩＦＯバッファ
回路、３・・・加算回路、 ４・・・レジスタ回
路、５・・・加算回路、 ６・・・除算回路、１０
・・・タイミング制御回路、 ２１ 、２２・・・ＦＩＦＯバッファ、４１〜４３・・
・レジスタ、 ８１〜８４・・・係数乗算器。 実用新案登録出願人 セコム株式会社 株式会社エスト 実用新案登録出願代理人
Claims (1)
- 【特許請求の範囲】 １、Ｍ行×Ｎ列に２次元状に配列されたデータについて
、中心およびその周辺のｍ行×ｎ列（但し、Ｍ＞ｍ、Ｎ
＞ｎ）の２次元状に配列されたデータに対して平滑処理
を行ない、順次、平滑データを算出するデータ平滑処理
装置であって、上記Ｍ行×Ｎ列個のデータをマトリクス
状に記憶する記憶部（１）、 それぞれがＮ個のデータを収納する容量を有し、直列接
続され、前記記憶部からのデータを入力された順序で順
次出力するように構成された、（ｎ−１）個のバッファ
回路（２）、 該バッファ回路のそれぞれからの出力データおよび前記
記憶部からのデータを所定のタイミングで加算する第１
の加算回路（３）、 該加算回路からの加算出力を順次記憶するように直列接
続された（ｍ−１）個のレジスタ回路（４）、 該レジスタ回路のそれぞれの出力データおよび前記加算
回路からのデータを第２の所定のタイミングで加算する
第２の加算回路（５）、および該第２の加算回路の加算
出力を所定の平滑値で除する回路（６）、 を具備するデータ平滑処理装置。 ２、前記（ｎ−１）個のバッファ回路および前記記憶部
と前記第１の加算回路との間に、前記ｍ行×ｎ列のデー
タに所定の重み係数を乗ずるように構成された重み係数
回路を設けた、特許請求の範囲第１項に記載のデータ平
滑処理装置。 ３、前記Ｍ行×Ｎ列のデータ配列の外縁部、すなわち、
１〜（ｎ−１）／２行、Ｍ−（ｎ−１）／２〜Ｍ行、１
〜（ｍ−１）／２列、および、Ｎ−（ｍ−１）／２〜Ｎ
列にあるデータについては、そのまゝ出力されるように
する回路を設けた、特許請求の範囲第１項又は第２項に
記載のデータ平滑処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131695A JPS63298574A (ja) | 1987-05-29 | 1987-05-29 | デ−タ平滑処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131695A JPS63298574A (ja) | 1987-05-29 | 1987-05-29 | デ−タ平滑処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298574A true JPS63298574A (ja) | 1988-12-06 |
Family
ID=15064044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62131695A Pending JPS63298574A (ja) | 1987-05-29 | 1987-05-29 | デ−タ平滑処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298574A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54126422A (en) * | 1978-03-07 | 1979-10-01 | Hughes Aircraft Co | Method of displaying video and digital device therefor |
| JPS5760773A (en) * | 1980-08-04 | 1982-04-12 | Xerox Corp | Finite impulse response filter |
| JPS57111660A (en) * | 1980-12-27 | 1982-07-12 | Fujitsu Ltd | Picture signal processor |
| JPS61233869A (ja) * | 1985-04-08 | 1986-10-18 | Sharp Corp | 画像処理装置 |
| JPS61241877A (ja) * | 1985-04-18 | 1986-10-28 | Fanuc Ltd | 空間積和演算装置 |
| JPS6238981A (ja) * | 1985-08-15 | 1987-02-19 | Canon Inc | 空間フイルタ |
-
1987
- 1987-05-29 JP JP62131695A patent/JPS63298574A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54126422A (en) * | 1978-03-07 | 1979-10-01 | Hughes Aircraft Co | Method of displaying video and digital device therefor |
| JPS5760773A (en) * | 1980-08-04 | 1982-04-12 | Xerox Corp | Finite impulse response filter |
| JPS57111660A (en) * | 1980-12-27 | 1982-07-12 | Fujitsu Ltd | Picture signal processor |
| JPS61233869A (ja) * | 1985-04-08 | 1986-10-18 | Sharp Corp | 画像処理装置 |
| JPS61241877A (ja) * | 1985-04-18 | 1986-10-28 | Fanuc Ltd | 空間積和演算装置 |
| JPS6238981A (ja) * | 1985-08-15 | 1987-02-19 | Canon Inc | 空間フイルタ |
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