JPH073859B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH073859B2 JPH073859B2 JP62066572A JP6657287A JPH073859B2 JP H073859 B2 JPH073859 B2 JP H073859B2 JP 62066572 A JP62066572 A JP 62066572A JP 6657287 A JP6657287 A JP 6657287A JP H073859 B2 JPH073859 B2 JP H073859B2
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- Japan
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- film
- silicon
- silicon oxide
- forming
- oxide film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、特に１トラ
ンジスタ形メモリセルを備えた半導体記憶装置の製造方
法に関する。
ンジスタ形メモリセルを備えた半導体記憶装置の製造方
法に関する。
１トランジスタ形メモリセルはMOSダイナミックメモリ
のメモリセルの主流をなすものであるが、高集積化のた
めにセル面積が縮小され電荷蓄積容量が低下してα線ソ
フトエラーが発生し易い等の問題がある。
のメモリセルの主流をなすものであるが、高集積化のた
めにセル面積が縮小され電荷蓄積容量が低下してα線ソ
フトエラーが発生し易い等の問題がある。
第２図（ａ）〜（ｄ）は従来の半導体記憶装置の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
第２図（ａ）に示すように、Ｐ型シリコン基板１の一主
面に素子分離用のフィールド絶縁膜２を選択的に形成し
て素子形成領域を区画し、前記素子形成領域にMOSコン
デンサのキャリア濃度を上げて空乏層の電荷蓄積容量を
増大させるためのＮ型およびＰ型の不純物を選択的に導
入してＮ型拡散領域３を形成する。次に、前記素子形成
領域を含む表面に膜厚50〜60Åの酸化シリコン膜15と膜
厚150〜200Åの窒化シリコン膜４を形成し、950℃のウ
ェット酸化により窒化シリコン膜４の表面を酸化させて
膜厚30Åの酸化シリコン膜５を形成し、酸化シリコン膜
５の上に多結晶シリコン膜７を形成する。次に、多結晶
シリコン膜７の上にMOSコンデンサ用の電極形成用パタ
ーンを有するホトレジスト膜８を形成し、ホトレジスト
膜８をマスクとして多結晶シリコン膜７をエッチング法
で除去する。
面に素子分離用のフィールド絶縁膜２を選択的に形成し
て素子形成領域を区画し、前記素子形成領域にMOSコン
デンサのキャリア濃度を上げて空乏層の電荷蓄積容量を
増大させるためのＮ型およびＰ型の不純物を選択的に導
入してＮ型拡散領域３を形成する。次に、前記素子形成
領域を含む表面に膜厚50〜60Åの酸化シリコン膜15と膜
厚150〜200Åの窒化シリコン膜４を形成し、950℃のウ
ェット酸化により窒化シリコン膜４の表面を酸化させて
膜厚30Åの酸化シリコン膜５を形成し、酸化シリコン膜
５の上に多結晶シリコン膜７を形成する。次に、多結晶
シリコン膜７の上にMOSコンデンサ用の電極形成用パタ
ーンを有するホトレジスト膜８を形成し、ホトレジスト
膜８をマスクとして多結晶シリコン膜７をエッチング法
で除去する。
次に、第２図（ｂ）の示すように、ホトレジスト膜８を
除去し、多結晶シリコン膜７の表面を酸化させて酸化シ
リコン膜９を形成する。
除去し、多結晶シリコン膜７の表面を酸化させて酸化シ
リコン膜９を形成する。
次に、第２図（ｃ）に示すように、酸化シリコン膜９を
マスクとして酸化シリコン膜５と窒化シリコン膜４と酸
化シリコン膜15とを順次エッチングし、Ｐ型シリコン基
板１を露出させる。
マスクとして酸化シリコン膜５と窒化シリコン膜４と酸
化シリコン膜15とを順次エッチングし、Ｐ型シリコン基
板１を露出させる。
次に、第２図（ｄ）に示すように、Ｐ型シリコン基板１
の表面に熱酸化法でゲート絶縁膜11を形成し、ゲート絶
縁膜11の上および酸化シリコン膜９上に多結晶シリコン
膜を選択的に形成したゲート電極12を設け、ゲート電極
12の表面を酸化して酸化シリコン膜13を形成する。次
に、ゲート電極12と酸化シリコン膜13およびフィールド
絶縁膜２をマスクとしてイオン注入法によりＰ型シリコ
ン基板１にN+型拡散領域14を設けMOSコンデンサに隣接
した伝達ゲート用MOSトランジスタを形成する。
の表面に熱酸化法でゲート絶縁膜11を形成し、ゲート絶
縁膜11の上および酸化シリコン膜９上に多結晶シリコン
膜を選択的に形成したゲート電極12を設け、ゲート電極
12の表面を酸化して酸化シリコン膜13を形成する。次
に、ゲート電極12と酸化シリコン膜13およびフィールド
絶縁膜２をマスクとしてイオン注入法によりＰ型シリコ
ン基板１にN+型拡散領域14を設けMOSコンデンサに隣接
した伝達ゲート用MOSトランジスタを形成する。
上述した従来の半導体記憶装置の製造方法は、MOSコン
デンサの電荷蓄積用誘電体層として半導体基板上に酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜とを順次
積層して形成した３層複合膜を使用しているが、窒化シ
リコン膜上に形成した酸化シリコン膜は窒化シリコン膜
のピンホールを防止するために従来例より薄くできず、
また、窒化シリコン膜を薄くするとウェット酸化によっ
て窒化シリコン膜全部が酸化されてしまう危険性があ
り、電荷蓄積用誘電体層の膜厚を小さくしてMOSコンデ
ンサの電荷蓄積容量を増加させることができないという
問題点がある。
デンサの電荷蓄積用誘電体層として半導体基板上に酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜とを順次
積層して形成した３層複合膜を使用しているが、窒化シ
リコン膜上に形成した酸化シリコン膜は窒化シリコン膜
のピンホールを防止するために従来例より薄くできず、
また、窒化シリコン膜を薄くするとウェット酸化によっ
て窒化シリコン膜全部が酸化されてしまう危険性があ
り、電荷蓄積用誘電体層の膜厚を小さくしてMOSコンデ
ンサの電荷蓄積容量を増加させることができないという
問題点がある。
また、窒化シリコン膜は多結晶シリコン膜のエッチング
ストッパおよび多結晶シリコン膜の表面をウェット酸化
する際の耐酸化性マスクとしても用いるために膜厚を薄
くできないという問題点がある。
ストッパおよび多結晶シリコン膜の表面をウェット酸化
する際の耐酸化性マスクとしても用いるために膜厚を薄
くできないという問題点がある。
本発明の目的は、MOSコンデンサの電荷蓄積容量を増加
させる半導体記憶装置の製造方法を提供することにあ
る。
させる半導体記憶装置の製造方法を提供することにあ
る。
本発明の半導体記憶装置の製造方法は、 （Ａ）一導電型の半導体基板の一主面に素子分離用のフ
ィールド絶縁膜を選択的に形成して素子形成領域を区画
し、前記素子形成領域を含む表面に第１の窒化シリコン
膜と第１の酸化シリコン膜を順次積層して形成する工
程、 （Ｂ）前記第１の酸化シリコン膜上に前記素子形成領域
の伝達ゲート用MOSトランジスタ形成領域に相当する第
２の窒化シリコン膜を選択的に形成し、前記第２の窒化
シリコン膜を含む表面に多結晶シリコン膜を形成し、前
記多結晶シリコン膜上に電荷蓄積電極形成用パターンを
有するホトレジスト膜を形成し、前記ホトレジスト膜を
マスクとし前記第２の窒化シリコン膜をエッチングスト
ッパとして前記多結晶シリコン膜をエッチングする工
程、 （Ｃ）前記ホトレジスト膜を除去し、ウェット酸化法で
前記多結晶シリコン膜の表面に厚い第２の酸化シリコン
膜と前記第２の窒化シリコン膜の表面に薄い第３の酸化
シリコン膜を形成する工程、 （Ｄ）前記第２の酸化シリコン膜をマスクとして前記第
３の酸化シリコン膜と前記第２の窒化シリコン膜と前記
第１の酸化シリコン膜と前記第１の窒化シリコン膜とを
順次エッチングで除去する工程、 （Ｅ）露出した前記半導体基板の表面にゲート絶縁膜を
形成し、前記ゲート絶縁膜および前記第２の酸化シリコ
ン膜上にゲート電極を選択的に形成し、前記ゲート電極
を被覆する酸化シリコン膜を形成し、前記ゲート電極と
前記フィールド絶縁膜とをマスクとして前記半導体基板
表面にＮ型拡散領域を形成する工程、 を含んで構成される。
ィールド絶縁膜を選択的に形成して素子形成領域を区画
し、前記素子形成領域を含む表面に第１の窒化シリコン
膜と第１の酸化シリコン膜を順次積層して形成する工
程、 （Ｂ）前記第１の酸化シリコン膜上に前記素子形成領域
の伝達ゲート用MOSトランジスタ形成領域に相当する第
２の窒化シリコン膜を選択的に形成し、前記第２の窒化
シリコン膜を含む表面に多結晶シリコン膜を形成し、前
記多結晶シリコン膜上に電荷蓄積電極形成用パターンを
有するホトレジスト膜を形成し、前記ホトレジスト膜を
マスクとし前記第２の窒化シリコン膜をエッチングスト
ッパとして前記多結晶シリコン膜をエッチングする工
程、 （Ｃ）前記ホトレジスト膜を除去し、ウェット酸化法で
前記多結晶シリコン膜の表面に厚い第２の酸化シリコン
膜と前記第２の窒化シリコン膜の表面に薄い第３の酸化
シリコン膜を形成する工程、 （Ｄ）前記第２の酸化シリコン膜をマスクとして前記第
３の酸化シリコン膜と前記第２の窒化シリコン膜と前記
第１の酸化シリコン膜と前記第１の窒化シリコン膜とを
順次エッチングで除去する工程、 （Ｅ）露出した前記半導体基板の表面にゲート絶縁膜を
形成し、前記ゲート絶縁膜および前記第２の酸化シリコ
ン膜上にゲート電極を選択的に形成し、前記ゲート電極
を被覆する酸化シリコン膜を形成し、前記ゲート電極と
前記フィールド絶縁膜とをマスクとして前記半導体基板
表面にＮ型拡散領域を形成する工程、 を含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、Ｐ型シリコン基板１の一主
面に素子分離用のフィールド絶縁膜２を選択的に形成し
て素子形成領域を区画し、前記素子形成領域にMOSコン
デンサのキャリア濃度を上げて空乏層の電荷蓄積容量を
増大させるためのＮ型およびＰ型の不純物を選択的に導
入してＮ型拡散領域３を形成する。次に、前記素子形成
領域を含む表面に膜厚70〜80Åの窒化シリコン膜４を形
成し、950℃のウェット酸化により窒化シリコン膜４の
表面を酸化させて膜厚30Åの酸化シリコン膜５を形成す
る。次に、前記素子形成領域の伝送ゲート用MOSトラン
ジスタ形成領域に相当する酸化シリコン膜５の上に窒化
シリコン膜６を選択的に形成し、窒化シリコン膜６を含
む表面に多結晶シリコン膜７を形成する。次に、多結晶
シリコン膜７の上にMOSコンデンサ用の電極形成用パタ
ーンを有するホトレジスト膜８を形成し、ホトレジスト
膜８をマスクとし窒化シリコン膜６をエッチングストッ
パとして多結晶シリコン膜７をエッチング法で除去す
る。
面に素子分離用のフィールド絶縁膜２を選択的に形成し
て素子形成領域を区画し、前記素子形成領域にMOSコン
デンサのキャリア濃度を上げて空乏層の電荷蓄積容量を
増大させるためのＮ型およびＰ型の不純物を選択的に導
入してＮ型拡散領域３を形成する。次に、前記素子形成
領域を含む表面に膜厚70〜80Åの窒化シリコン膜４を形
成し、950℃のウェット酸化により窒化シリコン膜４の
表面を酸化させて膜厚30Åの酸化シリコン膜５を形成す
る。次に、前記素子形成領域の伝送ゲート用MOSトラン
ジスタ形成領域に相当する酸化シリコン膜５の上に窒化
シリコン膜６を選択的に形成し、窒化シリコン膜６を含
む表面に多結晶シリコン膜７を形成する。次に、多結晶
シリコン膜７の上にMOSコンデンサ用の電極形成用パタ
ーンを有するホトレジスト膜８を形成し、ホトレジスト
膜８をマスクとし窒化シリコン膜６をエッチングストッ
パとして多結晶シリコン膜７をエッチング法で除去す
る。
次に、第１図（ｂ）に示すように、ホトレジスト膜８を
除去し、窒化シリコン膜６を耐酸化マスクとして多結晶
シリコン膜７の表面をウェット酸化し、多結晶シリコン
膜７の表面に厚い酸化シリコン膜９と窒化シリコン膜６
の表面に薄い酸化シリコン膜10を形成する。
除去し、窒化シリコン膜６を耐酸化マスクとして多結晶
シリコン膜７の表面をウェット酸化し、多結晶シリコン
膜７の表面に厚い酸化シリコン膜９と窒化シリコン膜６
の表面に薄い酸化シリコン膜10を形成する。
次に、第１図（ｃ）に示すように、酸化シリコン膜９を
マスクとして酸化シリコン膜10,5をバッファード・フッ
化水素酸で、窒化シリコン膜6,4をリン酸溶液で上層よ
り順次エッチングしてＰ型シリコン基板１を露出させ
る。
マスクとして酸化シリコン膜10,5をバッファード・フッ
化水素酸で、窒化シリコン膜6,4をリン酸溶液で上層よ
り順次エッチングしてＰ型シリコン基板１を露出させ
る。
次に、第１図（ｄ）に示すように、Ｐ型シリコン基板１
の表面に熱酸化法でゲート絶縁膜11を形成し、以後従来
例と同じ工程でゲート電極12、酸化シリコン膜13、N+型
拡散領域14を設け、MOSコンデンサに隣接した伝達ゲー
ト用MOSトランジスタを形成する。
の表面に熱酸化法でゲート絶縁膜11を形成し、以後従来
例と同じ工程でゲート電極12、酸化シリコン膜13、N+型
拡散領域14を設け、MOSコンデンサに隣接した伝達ゲー
ト用MOSトランジスタを形成する。
以上説明したように本発明は、電荷蓄積用電極の多結晶
シリコン膜のエッチングストッパおよび耐酸化マスクと
して専用の窒化シリコン膜を半導体基板上に形成したMO
Sコンデンサの電荷蓄積用誘電体層を構成する窒化シリ
コン膜とは別に設けることにより、電荷蓄積用誘電体層
の窒化シリコン膜の膜厚を薄くでき、かつ、電荷蓄積用
誘電体層を窒化シリコン膜および酸化シリコン膜の２重
層とすることとで電荷蓄積容量を同一面積で従来の２倍
程度に増加でき、α線ソフトエラー発生を防止できる効
果がある。
シリコン膜のエッチングストッパおよび耐酸化マスクと
して専用の窒化シリコン膜を半導体基板上に形成したMO
Sコンデンサの電荷蓄積用誘電体層を構成する窒化シリ
コン膜とは別に設けることにより、電荷蓄積用誘電体層
の窒化シリコン膜の膜厚を薄くでき、かつ、電荷蓄積用
誘電体層を窒化シリコン膜および酸化シリコン膜の２重
層とすることとで電荷蓄積容量を同一面積で従来の２倍
程度に増加でき、α線ソフトエラー発生を防止できる効
果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｄ）は従来の半導体記憶装置の製造方法を説
明するための工程順に示した半導体チップの断面図であ
る。 １…Ｐ型シリコン基板、２…フィールド絶縁膜、３…Ｎ
型拡散領域、４…窒化シリコン膜、５…酸化シリコン
膜、６…窒化シリコン膜、７…多結晶シリコン膜、８…
ホトレジスト膜、9,10…酸化シリコン膜、11…ゲート絶
縁膜、12…ゲート電極、13…酸化シリコン膜、14…N+拡
散領域、15…酸化シリコン膜。
めの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｄ）は従来の半導体記憶装置の製造方法を説
明するための工程順に示した半導体チップの断面図であ
る。 １…Ｐ型シリコン基板、２…フィールド絶縁膜、３…Ｎ
型拡散領域、４…窒化シリコン膜、５…酸化シリコン
膜、６…窒化シリコン膜、７…多結晶シリコン膜、８…
ホトレジスト膜、9,10…酸化シリコン膜、11…ゲート絶
縁膜、12…ゲート電極、13…酸化シリコン膜、14…N+拡
散領域、15…酸化シリコン膜。
Claims (1)
- 【請求項１】（Ａ）一導電型の半導体基板の一主面に素
子分離用のフィールド絶縁膜を選択的に形成して素子形
成領域を区画し、前記素子形成領域を含む表面に第１の
窒化シリコン膜と第１の酸化シリコン膜とを順次積層し
て形成する工程、 （Ｂ）前記第１の酸化シリコン膜上に前記素子形成領域
の伝達ゲート用MOSトランジスタ形成領域に相当する第
２の窒化シリコン膜を選択的に形成し、前記第２の窒化
シリコン膜を含む表面に多結晶シリコン膜を形成し、前
記多結晶シリコン膜上に電荷蓄積電極形成用パターンを
有するホトレジスト膜を形成し、前記ホトレジスト膜を
マスクとし前記第２の窒化シリコン膜をエッチングスト
ッパとして前記多結晶シリコン膜をエッチングする工
程、 （Ｃ）前記ホトレジスト膜を除去し、ウェット酸化法で
前記多結晶シリコン膜の表面に厚い第２の酸化シリコン
膜と前記第２の窒化シリコン膜の表面に薄い第３の酸化
シリコン膜を形成する工程、 （Ｄ）前記第２の酸化シリコン膜をマスクとして前記第
３の酸化シリコン膜と前記第２の窒化シリコン膜と前記
第１の酸化シリコン膜と前記第１の窒化シリコン膜とを
順次エッチングで除去する工程、 （Ｅ）露出した前記半導体基板の表面にゲート絶縁膜を
形成し、前記ゲート絶縁膜および前記第２の酸化シリコ
ン膜上にゲート電極を選択的に形成し、前記ゲート電極
を被覆する酸化シリコン膜を形成し、前記ゲート電極と
前記フィールド絶縁膜をマスクとして前記半導体基板表
面にＮ型拡散領域を形成する工程、 を含むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066572A JPH073859B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066572A JPH073859B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229847A JPS63229847A (ja) | 1988-09-26 |
| JPH073859B2 true JPH073859B2 (ja) | 1995-01-18 |
Family
ID=13319806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066572A Expired - Lifetime JPH073859B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073859B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569365B2 (ja) * | 1989-04-03 | 1997-01-08 | 山口日本電気株式会社 | 半導体集積回路装置の製造方法 |
-
1987
- 1987-03-19 JP JP62066572A patent/JPH073859B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63229847A (ja) | 1988-09-26 |
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