JPH073861B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH073861B2 JPH073861B2 JP62288511A JP28851187A JPH073861B2 JP H073861 B2 JPH073861 B2 JP H073861B2 JP 62288511 A JP62288511 A JP 62288511A JP 28851187 A JP28851187 A JP 28851187A JP H073861 B2 JPH073861 B2 JP H073861B2
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- electrode
- memory
- capacitor
- storage electrode
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Description
【発明の詳細な説明】 〔概要〕 α線など放射線に依るソフト・エラーに対する耐性を向
上することができる構造をもった半導体記憶装置に関
し、 メモリ・キャパシタに於ける蓄積電極がコンタクトする
不純物拡散領域を現今のフォト・リソグラフィ技術で限
界的に小さく形成した電極コンタクト窓と略同程度の大
きさに形成して放射線に起因するソフト・エラーを抑制
できるようにし、且つ、トランスファ・ゲート・トラン
ジスタの機能も低下させないようにすることを目的と
し、 チャネル領域に近い側の広幅部分及びそれに連なって一
体に形成されメモリ・キャパシタの蓄積電極がコンタク
トする狭幅部分のそれぞれからなる不純物拡散領域をも
つトランスファ・ゲート・トランジスタと、前記蓄積電
極を一方の電極としたスタックト・キャパシタとを備え
るメモリ・セルを含んでなるよう構成する。
上することができる構造をもった半導体記憶装置に関
し、 メモリ・キャパシタに於ける蓄積電極がコンタクトする
不純物拡散領域を現今のフォト・リソグラフィ技術で限
界的に小さく形成した電極コンタクト窓と略同程度の大
きさに形成して放射線に起因するソフト・エラーを抑制
できるようにし、且つ、トランスファ・ゲート・トラン
ジスタの機能も低下させないようにすることを目的と
し、 チャネル領域に近い側の広幅部分及びそれに連なって一
体に形成されメモリ・キャパシタの蓄積電極がコンタク
トする狭幅部分のそれぞれからなる不純物拡散領域をも
つトランスファ・ゲート・トランジスタと、前記蓄積電
極を一方の電極としたスタックト・キャパシタとを備え
るメモリ・セルを含んでなるよう構成する。
本発明は、α線など放射線に依るソフト・エラーに対す
る耐性を向上することができる構造をもった半導体記憶
装置に関する。
る耐性を向上することができる構造をもった半導体記憶
装置に関する。
現在、ダイナミック・ランダム・アクセス・メモリ（dy
namic random access memory:DRAM）は依然として高集
積化を指向している為、メモリ・セルの平面的な面積の
縮小化が要求されていて、その結果、当然のことながら
メモリ・キャパシタのそれも小さくされる傾向にある。
namic random access memory:DRAM）は依然として高集
積化を指向している為、メモリ・セルの平面的な面積の
縮小化が要求されていて、その結果、当然のことながら
メモリ・キャパシタのそれも小さくされる傾向にある。
従って、そのままでは、キャパシティは小さくなって放
射線に依るソフト・エラーに対する耐性は低下してしま
うので、それに対する種々の提案がなされている。
射線に依るソフト・エラーに対する耐性は低下してしま
うので、それに対する種々の提案がなされている。
即ち、 （１）材料を高純度化して放射線源となるものを低減す
る （２）平面的な面積の縮小分を他の部分の面積を大きく
するなどしてキャパシティを増加させ、放射線に起因す
る電荷の収集量より情報電荷量の方を大きくする （３）メモリ・キャパシタに於ける電極の一部をなすｎ
型拡散領域の外周をｐ型拡散領域で覆い、放射線に起因
する電子がｎ型拡散領域に収集されのを阻止するような
構成にする（所謂、HiC構造） （４）メモリ・キャパシタをスタックト・キャパシタ形
式にした場合、その蓄積電極がコンタクトするn+型コン
タクト領域の面積を低減する などが基礎的な考えになっている。
る （２）平面的な面積の縮小分を他の部分の面積を大きく
するなどしてキャパシティを増加させ、放射線に起因す
る電荷の収集量より情報電荷量の方を大きくする （３）メモリ・キャパシタに於ける電極の一部をなすｎ
型拡散領域の外周をｐ型拡散領域で覆い、放射線に起因
する電子がｎ型拡散領域に収集されのを阻止するような
構成にする（所謂、HiC構造） （４）メモリ・キャパシタをスタックト・キャパシタ形
式にした場合、その蓄積電極がコンタクトするn+型コン
タクト領域の面積を低減する などが基礎的な考えになっている。
前記したスタックト・キャパシタ形式のメモリ・セル
は、そのメモリ・キャパシティを半導体基板に形成した
不純物拡散領域に電気的にコンタクトする導電物質から
なる蓄積電極に依って得ている為、その半導体基板に形
成する不純物拡散領域の面積は、例えば、プレーナ型メ
モリ・セルに比較すると、遥かに小さいもので足り、従
って、放射線に起因するソフト・エラーに対する耐性は
甚だ大きく、また、トレンチ・キャパシタなどと比較す
ると、その作成も比較的容易であることから、DRAMを高
集積化する場合の有力な一手段として、現在、多くの改
善策が考えられている。
は、そのメモリ・キャパシティを半導体基板に形成した
不純物拡散領域に電気的にコンタクトする導電物質から
なる蓄積電極に依って得ている為、その半導体基板に形
成する不純物拡散領域の面積は、例えば、プレーナ型メ
モリ・セルに比較すると、遥かに小さいもので足り、従
って、放射線に起因するソフト・エラーに対する耐性は
甚だ大きく、また、トレンチ・キャパシタなどと比較す
ると、その作成も比較的容易であることから、DRAMを高
集積化する場合の有力な一手段として、現在、多くの改
善策が考えられている。
第２図はスタックト・キャパシタを有するメモリ・セル
を説明する為の図であり、（Ａ）は要部平面図、（Ｂ）
は図（Ａ）に見られる線Ｘ−Ｘに沿う要部切断側面図を
表しいる。
を説明する為の図であり、（Ａ）は要部平面図、（Ｂ）
は図（Ａ）に見られる線Ｘ−Ｘに沿う要部切断側面図を
表しいる。
図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、41及び42は多結晶シリコンか
らなるゲート電極（ワード線）、５はn+型ソース領域、
６はn+型ドレイン領域、７は二酸化シリコンからなる層
間絶縁膜、7Aは電極コンタクト窓、８は多結晶シリコン
からなる蓄積電極、９は誘電体膜、10は共通電極、11は
絶縁膜、12はビット線をそれぞれ示している。尚、第２
図（Ａ）に於いては、同（Ｂ）に見られる誘電体膜９、
共通電極10、絶縁膜11、ビット線12などを省略してあ
る。
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、41及び42は多結晶シリコンか
らなるゲート電極（ワード線）、５はn+型ソース領域、
６はn+型ドレイン領域、７は二酸化シリコンからなる層
間絶縁膜、7Aは電極コンタクト窓、８は多結晶シリコン
からなる蓄積電極、９は誘電体膜、10は共通電極、11は
絶縁膜、12はビット線をそれぞれ示している。尚、第２
図（Ａ）に於いては、同（Ｂ）に見られる誘電体膜９、
共通電極10、絶縁膜11、ビット線12などを省略してあ
る。
さて、このメモリ・セルに於ける電極コンタクト窓7A
は、蓄積電極８がn+型ドレイン領域６とコンタクトでき
さえすれば良いものであることから、現在のフォト・リ
ソグラフィ技術にて可能な限り小さく形成すれば良く、
そして、これは、メモリ・キャパシタに於けるキャパシ
ティに殆ど寄与していないn+型ドレイン領域６に関して
も言えることであり、前記のように小さく形成した電極
コンタクト窓7Aと同じ面積で事足りるのであるが、図か
ら明らかなように、電極コンタクト窓7Aよりは、かなり
幅広く形成されている。その理由は、n+型ドレイン領域
の幅、従って、ゲート幅を狭くしたのでは、トランスフ
ァ・ゲート・トランジスタとしての機能が低下し、メモ
リ・キャパシタとビット線との電荷の遣り取りに支障を
来すからである。
は、蓄積電極８がn+型ドレイン領域６とコンタクトでき
さえすれば良いものであることから、現在のフォト・リ
ソグラフィ技術にて可能な限り小さく形成すれば良く、
そして、これは、メモリ・キャパシタに於けるキャパシ
ティに殆ど寄与していないn+型ドレイン領域６に関して
も言えることであり、前記のように小さく形成した電極
コンタクト窓7Aと同じ面積で事足りるのであるが、図か
ら明らかなように、電極コンタクト窓7Aよりは、かなり
幅広く形成されている。その理由は、n+型ドレイン領域
の幅、従って、ゲート幅を狭くしたのでは、トランスフ
ァ・ゲート・トランジスタとしての機能が低下し、メモ
リ・キャパシタとビット線との電荷の遣り取りに支障を
来すからである。
本発明は、メモリ・キャパシタに於ける蓄積電極がコン
タクトする不純物拡散領域を現今のフォト・リソグラフ
ィ技術で限界的に小さく形成した電極コンタクト窓と略
同程度の大きさに形成して放射線に起因するソフト・エ
ラーを抑制できるようにし、且つ、トランスファ・ゲー
ト・トランジスタの機能も低下させないようにする。
タクトする不純物拡散領域を現今のフォト・リソグラフ
ィ技術で限界的に小さく形成した電極コンタクト窓と略
同程度の大きさに形成して放射線に起因するソフト・エ
ラーを抑制できるようにし、且つ、トランスファ・ゲー
ト・トランジスタの機能も低下させないようにする。
本発明に依る半導体記憶装置に於いては、チャネル領域
（例えばゲート電極41の直下）に近い側の広幅部分（例
えば広幅部分6A）及びそれに連なって一体に形成されメ
モリ・キャパシタの蓄積電極（例えば蓄積電極８）がコ
ンタクトする狭幅部分（例えば狭幅部分6B）のそれぞれ
からなる不純物拡散領域をもつトランスファ・ゲート・
トランジスタと、前記蓄積電極を一方の電極としたスタ
ックト・キャパシタとを備えるメモリ・セルを含んでい
る。
（例えばゲート電極41の直下）に近い側の広幅部分（例
えば広幅部分6A）及びそれに連なって一体に形成されメ
モリ・キャパシタの蓄積電極（例えば蓄積電極８）がコ
ンタクトする狭幅部分（例えば狭幅部分6B）のそれぞれ
からなる不純物拡散領域をもつトランスファ・ゲート・
トランジスタと、前記蓄積電極を一方の電極としたスタ
ックト・キャパシタとを備えるメモリ・セルを含んでい
る。
前記手段を採ることに依り、メモリ・キャパシタの蓄積
電極がコンタクトする不純物領域は縮小され、従って、
放射線が貫通する率が低下すること、また、同じく放射
線に起因して発生した電荷の収集量は低減されることな
どからソフト・エラーは発生し難くなって、従来の約1/
2以下に低減させることができ、また、そのメモリ・キ
ャパシタとビット線との間の電荷の遣り取りを司るトラ
ンスファ・ゲート・トランジスタの機能は些かも低下す
ることはなく、しかも、このようなメモリ・セルを作成
する際しては、マスクを変更するのみで足り、工程の変
更などは一切不要である。
電極がコンタクトする不純物領域は縮小され、従って、
放射線が貫通する率が低下すること、また、同じく放射
線に起因して発生した電荷の収集量は低減されることな
どからソフト・エラーは発生し難くなって、従来の約1/
2以下に低減させることができ、また、そのメモリ・キ
ャパシタとビット線との間の電荷の遣り取りを司るトラ
ンスファ・ゲート・トランジスタの機能は些かも低下す
ることはなく、しかも、このようなメモリ・セルを作成
する際しては、マスクを変更するのみで足り、工程の変
更などは一切不要である。
第１図は本発明一実施例の要部平面図を表し、第２図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
本実施例が第２図に見られる従来例と相違する点は、メ
モリ・キャパシタの蓄積電極８がコンタクトするドレイ
ン領域の部分は電極コンタクト窓7Aと略同じ幅をもつよ
うに狭小化され、しかも、チャネル領域近傍に於いて
は、通常の幅、即ち、トランスファ・ゲート・トランジ
スタとしての機能を充分に発揮できるような幅を維持し
ていることであり、従って、n+型ドレイン領域は広幅部
分6Aとそれに連なる狭幅部分6Bとからなっている。
モリ・キャパシタの蓄積電極８がコンタクトするドレイ
ン領域の部分は電極コンタクト窓7Aと略同じ幅をもつよ
うに狭小化され、しかも、チャネル領域近傍に於いて
は、通常の幅、即ち、トランスファ・ゲート・トランジ
スタとしての機能を充分に発揮できるような幅を維持し
ていることであり、従って、n+型ドレイン領域は広幅部
分6Aとそれに連なる狭幅部分6Bとからなっている。
このようにすると、蓄積電極８がコンタクトする部分の
面積を、従来のそれに比較して、約70〔％〕以下に小さ
くすることが可能となり、従って、放射線がヒットする
確率も低下し、当然、ソフト・エラーも70〔％〕以下に
減少する。
面積を、従来のそれに比較して、約70〔％〕以下に小さ
くすることが可能となり、従って、放射線がヒットする
確率も低下し、当然、ソフト・エラーも70〔％〕以下に
減少する。
また、このように蓄積電極８がコンタクトする部分が縮
小されると、放射線に依って誘起された電荷の収集量が
減少することになり、ソフト・エラーの発生は更に低減
される。
小されると、放射線に依って誘起された電荷の収集量が
減少することになり、ソフト・エラーの発生は更に低減
される。
更にまた、このように蓄積電極８がコンタクトする部分
の面積が小さくなっても、チャネル領域近傍のドレイン
領域は広幅部分6Aからなっているので、トランスファ・
ゲート・トランジスタとしてメモリ・キャパシタとビッ
ト線との間で電荷の遣り取りをするには全く問題がな
い。
の面積が小さくなっても、チャネル領域近傍のドレイン
領域は広幅部分6Aからなっているので、トランスファ・
ゲート・トランジスタとしてメモリ・キャパシタとビッ
ト線との間で電荷の遣り取りをするには全く問題がな
い。
本発明の半導体記憶装置に於いては、メモリ・セルがト
ランスファ・ゲート・トランジスタ並びにスタックト・
キャパシタであるメモリ・キャパシタで構成され、その
メモリ・キャパシタの蓄積電極はトランスファ・ゲート
・トランジスタの不純物拡散領域にコンタクトし、その
不純物拡散領域は、チャネル領域に近い側の広幅部分
と、それに連なって一体に形成され前記蓄積電極がコン
タクトする狭幅部分とからなっている。
ランスファ・ゲート・トランジスタ並びにスタックト・
キャパシタであるメモリ・キャパシタで構成され、その
メモリ・キャパシタの蓄積電極はトランスファ・ゲート
・トランジスタの不純物拡散領域にコンタクトし、その
不純物拡散領域は、チャネル領域に近い側の広幅部分
と、それに連なって一体に形成され前記蓄積電極がコン
タクトする狭幅部分とからなっている。
前記構成を採ることに依り、メモリ・キャパシタの蓄積
電極がコンタクトする不純物領域は縮小され、従って、
放射線が貫通する率が低下すること、また、同じく放射
線に起因して発生した電荷の収集量は低減されることな
どからソフト・エラーは発生し難くなって、従来の約1/
2以下に低減させることができ、また、そのメモリ・キ
ャパシタとビット線との間の電荷の遣り取りを司るトラ
ンスファ・ゲート・トランジスタの機能は些かも低下す
ることはなく、しかも、このようなメモリ・セルを作成
する際しては、マスクを変更するのみで足り、工程の変
更などは一切不要である。
電極がコンタクトする不純物領域は縮小され、従って、
放射線が貫通する率が低下すること、また、同じく放射
線に起因して発生した電荷の収集量は低減されることな
どからソフト・エラーは発生し難くなって、従来の約1/
2以下に低減させることができ、また、そのメモリ・キ
ャパシタとビット線との間の電荷の遣り取りを司るトラ
ンスファ・ゲート・トランジスタの機能は些かも低下す
ることはなく、しかも、このようなメモリ・セルを作成
する際しては、マスクを変更するのみで足り、工程の変
更などは一切不要である。
第１図は本発明一実施例を説明する為の要部平面図、第
２図はスタックト・キャパシタを有するメモリ・セルの
従来例を説明する為の図であり、（Ａ）は要部平面図、
（Ｂ）は図（Ａ）に見られる線Ｘ−Ｘに沿う要部切断側
面図を表している。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、41及び42は多結晶シリコンか
らなるゲート電極（ワード線）、５はn+型ソース領域、
６はn+型ドレイン領域、6Aは広幅部分、6Bは狭幅部分、
７は二酸化シリコンからなる層間絶縁膜、7Aは電極コン
タクト窓、８は多結晶シリコンからなる蓄積電極をそれ
ぞれ示している。
２図はスタックト・キャパシタを有するメモリ・セルの
従来例を説明する為の図であり、（Ａ）は要部平面図、
（Ｂ）は図（Ａ）に見られる線Ｘ−Ｘに沿う要部切断側
面図を表している。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、41及び42は多結晶シリコンか
らなるゲート電極（ワード線）、５はn+型ソース領域、
６はn+型ドレイン領域、6Aは広幅部分、6Bは狭幅部分、
７は二酸化シリコンからなる層間絶縁膜、7Aは電極コン
タクト窓、８は多結晶シリコンからなる蓄積電極をそれ
ぞれ示している。
Claims (1)
- 【請求項１】チャネル領域に近い側の広幅部分及びそれ
に連なって一体に形成されメモリ・キャパシタの蓄積電
極がコンタクトする狭幅部分のそれぞれからなる不純物
拡散領域をもつトランスファ・ゲート・トランジスタ
と、 前記蓄積電極を一方の電極としたスタックト・キャパシ
タと を備えるメモリ・セルを含んでなることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288511A JPH073861B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288511A JPH073861B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130560A JPH01130560A (ja) | 1989-05-23 |
| JPH073861B2 true JPH073861B2 (ja) | 1995-01-18 |
Family
ID=17731175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288511A Expired - Fee Related JPH073861B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073861B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2659987B2 (ja) * | 1988-03-25 | 1997-09-30 | 株式会社東芝 | 半導体装置 |
-
1987
- 1987-11-17 JP JP62288511A patent/JPH073861B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| DIGEST OF TECHNICAL PAPERS=1984 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01130560A (ja) | 1989-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |