JPH03220919A

JPH03220919A - デジタル・アナログ変換器

Info

Publication number: JPH03220919A
Application number: JP1647890A
Authority: JP
Inventors: Shuzo Maruyama; 秀三丸山
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 1990-01-26
Filing date: 1990-01-26
Publication date: 1991-09-30
Anticipated expiration: 2010-01-18
Also published as: JPH073952B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はデジタル信号をアナログ信号に変換するデジタ
ル・アナログ（ＤＡ）変換器に関するものである。

ＤＡ変換器は計測、制御、通信、家電など種々の分野で
のデジタル機器とアナログ機器の間のインターフェイス
として利用されている。例えば。

ガスクロマトグラフや液体クロマトグラフなどのクロマ
トグラフィ機器において、データ処理されたデータをレ
コーダに出力する場合などに適する。

（従来の技術）計測機器のＤＡ変換器としては、はしご型抵抗回路網を
用いたＲ−２Ｒラダ一方式のＤＡ変換器が主に使用され
ている。ラダ一方式のＤＡ変換器は、高分解能、高精度
を得るのが難しく、また高価となる。

他の方式のＤＡ変換器としては、入力デジタル値をパル
ス幅に変換し、そのパルス信号を低域ろ波回路に通すこ
とによりアナログ信号とするパルス幅変調（ＰＷＭ）方
式のＤＡ変換器がある。

ＰＷＭ方式のＤＡ変換器では、出力パルス信号は、一定
の繰返し周期をもち、入力デジタル量に従ってそのパル
ス幅が変調される。

（発明が解決しようとする課題）ＰＷＭ方式のＤＡ変換器はラダ一方式のＤＡ変換器に比
べて安価に構成できる利点をもっているが、入力デジタ
ル信号のビット数を多くして分解能を上げようとすると
応答速度が遅くなる問題がある。

本発明は、安価に構成できるＰＷＭ方式のＤＡ変換器の
利点を生かしながら、応答速度を遅くしないで分解能を
上げることを目的とするものである。

（課題を解決するための手段）本発明は、与えられたデジタル値に対応した周期信号を
パルス幅変調カウンタの周期として出力する周期設定回
路と、パルス幅変調カウンタの分解能のビット数ｎより
大きいビット数ｍの入力データ値の上位ｎビットをパル
ス幅変調カウンタの入力デジタル値として供給するとと
もに、入力データ値に対応して周期設定回路に供給する
デジタル値を設定する制御部を備えている。

好ましい態様においては、制御部は１ｍビットの入力デ
ータ値をＸとし、パルス幅変調カウンタ２に供給される
ｎビット（ｍ＞ｎ）のデジタル値をＸ′としたとき、パ
ルス幅変調カウンタ２の出力パルスの繰返し周期ｔがｔ＝ｔｏ・２（ト）−″）・Ｘ′／Ｘ（ただしｔｏは基準同期）となるように、周期設定回路
へ供給するデジタル値を設定する。

（作用）本発明では分解能を上げるために大きなビット数をもつ
入力データを用いる。入力データに従ってパルス幅を変
調するパルス幅変調カウンタとしては、入力データのビ
ット数よりも少ないビット数のものを使用し、入力デー
タの上位ビットをカウントし、下位ビットを捨てる。入
力データのビット数を少なくすることにより発生する誤
差を、出力パルス信号の繰返し周期を入力データに対応
してｙＡ整することにより修正する。

（実施例）第１図は一実施例を表わす。

２はパルス幅変調（ＰＷＭ）カウンタであり、例えば分
解能が↓６ビツトのものとする。８は制御部であり、制
御部８からパルス幅変調カウンタ２へは１６ビツトのデ
ジタル信号Ｘ′が供給され。

パルス幅変調カウンタ２はそのデジタル信号Ｘ′に対応
したパルス幅Ｘ′の信号を作成して出力する。６はパル
ス幅変調周期設定レートジェネレータであり、例えば１
６ビツトの分解能をもつものとする。レートジェネレー
タ６は制御部８から与えられるデジタル値下に対応して
パルス幅変調カウンタ２の出力パルス信号の繰返し周期
ｔを表わす信号を作成し、これをパルス幅変調カウンタ
２のリセット信号として供給する。制御部８は例えば２
１ビツトのデジタル値の入力データ値Ｘからその上位１
６ビツトを用いてパルス幅変調カウンタ２に供給するデ
ジタル信号Ｘ′を作成し、また、その入力データ値Ｘに
対応してレートジェネレータ６に供給するデジタル値Ｔ
を作成する。

パルス幅変調カウンタ２とレートジェネレータ６には共
通のクロック信号が供給される。

出力すべき信号、すなわち制御部８への入力データ値Ｘ
の分解能が２エビツトであり、パルス幅変調カウンタ２
の分解能が１６ビツトであるので、パルス幅変調カウン
タ２の出力が飽和しないように、制御部８ではまず２１
ビツトデータＸを５ビツト右シフトして１６ビツトデー
タＸ′を作成する。いま、Ｘの値が２進数でｒ　１０１０１０１０１０１０１０１０１０１０１　Ｊ
であったとすると。

パルス幅変調カウンタ２に供給されるデジタル値Ｘ′は
ｒ　ｌ０ＩＯＩＯＩＯＩＯＩＯＩＯＩＯＪとなり、下位
の５ビツトの情報が欠落する。このとき、出力はｒｌＯ
ｌｏｌｏｌｏｌｏｌｏｌｏｌｏｏｏｏｏｏＪ　／　ｒｌ
ＯｌｏｌｏｌｏｌｏｌｏｌｏｌｏｌｏｌｏｌＪ　＝Ｙの
割りで小さく出力される。

そこで、制御部８からレートジェネレータ６に与えられ
る繰返し周期ｔのデジタル値Ｔは、この小さくなった出
力を補正するために、パルス幅変調カウンタ２の出力パ
ルス信号の繰返し周期ｔを上記Ｙの比で小さくするよう
に算出される。

第１図（Ａ）のＤＡ変換器の動作を同図（Ｂ）により説
明する。

レートジェネレータ６から周期ｔの信号がパルス幅変調
カウンタ２のリセット信号として入力されると、パルス
幅変調カウンタ２の出力パルス信号はリセット信号の入
力によりハイレベルとなり、デジタル値Ｘ′のクロック
をカウントする間（パルス幅ｘ’）はハイレベルに維持
される。

制御部８では、第２図に示されるように入力データ値Ｘ
を２進数で５ビツト右シフトさせてＸ′を作成する。

Ｘ’＝Ｘ／３２である。

また、繰返し周期ｔとして。

ｔ＝（２（ｍ−１）・３２Ｘ′／Ｘの式により作成する。（２（ｍ−１）は基準周期ｔｏと
してのレートジェネレータ６のフルスケールであり、３
２Ｘ′／Ｘは誤差補正値である。

パルス幅変調カウンタ２から周期ｔでパルス幅ｘ’（デ
ユーティに対応する）をもつパルス信号が出力され、こ
の出力パルス信号が低域ろ波器４に通されることにより
、入力データ値Ｘに相当するアナログ電圧■０となる。

このアナログ出力電圧■０はレコーダなどに供給される
。

（発明の効果）本発明では入力データ値のビット数が多くて分解能が高
くても、パルス幅変調カウンタのビット数を小さくする
ことにより応答速度を速くすることができる。一方、パ
ルス幅変調カウンタのビット数を小さくしたことによる
誤差を出力パルス信号の繰返し周期を入力データ値に対
応して調整することにより補正する。

このように、本発明では特殊な部品を使用せずに、安価
に高分解能のＤＡ変換器を実現することができる。

【図面の簡単な説明】

第１図（Ａ）は一実施例を示すブロック図。（Ｂ）はパルス幅変調カウンタの出力パルス信号を示す
波形図、第２図は同実施例における制御部の動作を示す
フローチャート図である。２・・・・・・パルス幅変調カウンタ、４・・・・低域
ろ波器、６　・・・・パルス幅変調周期設定レートジェ
ネレータ、８・・・・・制御部。

Claims

【特許請求の範囲】

（１）入力デジタル値をパルス幅に変換するパルス幅変
調カウンタと、パルス幅変調カウンタの出力をアナログ
量に変換する変換回路とを備えたパルス幅変調方式のデ
ジタル・アナログ変換器において、与えられたデジタル
値に対応した周期信号を前記パルス幅変調カウンタの周
期として出力する周期設定回路と、前記パルス幅変調カ
ウンタの分解能のビット数ｎより大きいビット数ｍの入
力データ値の上位ｎビットを前記パルス幅変調カウンタ
の入力デジタル値として供給するとともに、入力データ
値に対応して前記周期設定回路に供給するデジタル値を
設定する制御部とを備えたことを特徴とするデジタル・
アナログ変換器。
（２）制御部においては、ｍビットの入力データ値をＸ
とし、パルス幅変調カウンタに供給されるｎビット（ｍ
＞ｎ）のデジタル値をＸ′としたとき、パルス幅変調カ
ウンタの出力パルスの繰返し周期ｔがｔ＝ｔｏ・２＾（＾ｍ＾−＾ｎ＾）・Ｘ′／Ｘ（ただし
ｔｏは基準同期）となるように、周期設定回路へ供給す
るデジタル値を設定する請求項１に記載のデジタル・ア
ナログ変換器。