JPH0741640U - インターリーブ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ディジタルデータのインターリーブ回路にお
いて、インターリーブを行う最小単位フレーム内のブロ
ック数Ｍと、該ブロック内のデータ数Ｎを任意に設定可
能であって、インターリーブ処理スタート信号で上記処
理を開始し、エンコード時のライトアドレス信号と、デ
コード時のリードアドレス信号を、エンコード／デコー
ド切り換え信号で切り換え同一回路で発生し、当該フレ
ームの上記処理終了信号で上記処理を終了し、インター
リーブ回路を得る。 【構成】 １フレームのブロック数Ｍと１ブロックのデ
ータ数Ｎとした時、上位に２進化Ｍ進カウンタと下位に
２進化Ｎ進カウンタを使用した第１カウンタ１，１’の
出力信号と、上位に２進化Ｎ進カウンタ下位に２進化Ｍ
進カウンタを使った第２カウンタ２，２’の出力信号
を、セレクタ７でエンコード／デコード信号により切り
換えたアドレス信号を用い、ＲＡＭ１０のリード／ライ
トを行う。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ディジタルデータ通信及び記憶の何れにも適用可能なインターリー ブ回路に関する。

【０００２】

【従来の技術】

インターリーブ処理を行う最小単位１フレーム内のブロック数をＭ、誤り訂正 処理を行う最小単位１ブロック内のデータ数をＮとした場合、バーストエラーが 大きい場合には上記エラーを分散するためＭを大きくし、データ転送系またはデ ータ変換系のランダムノイズが大きい場合には訂正率を上げるためＮを小さくし 、Ｍ及びＮを使用する系に適した固定のものを使ってインターリーブを行ってい る。また、インターリーブ回路内のアドレス発生手段は、カウンターの出力をＲ ＯＭのアドレスにしたＲＯＭか、ＲＯＭに制御されたカウンタを使用している。

【０００３】

【考案が解決しようとする課題】

従来、系に適した固定のＭとＮをを使ってインターリーブを行っているために 、系が変わった場合、別のインターリーブ回路が必要になることや、同一系にお いてエラーの状態が変化した場合に対応できない等の問題がある。また、アドレ ス発生手段にＲＯＭを使用していることにより、ＭやＮを変更する場合、ＲＯＭ を書き換えるかＲＯＭを交換しなければならない問題が生じ、ゲートアレイ化す る場合には、しずらいという問題も生じる。

【０００４】

【課題を解決する手段】

上記課題を解決するために、 クロック信号のタイミングでディジタルデータ をリード及びライトする記憶手段と、上記リード及びライト２つのアドレス信号 を発生するアドレス信号発生手段と、上記２つのアドレス信号を選択するセレク ト手段とを有するインターリーブ回路において、

【０００５】 上記アドレス信号発生手段は、インターリーブ処理を行う最小単位１フレーム 内のブロック数をＭ、１ブロック内のデータ数をＮとした時、上位を２進化Ｍ進 カウンタで下位を２進化Ｎ進カウンタで構成し、下位のカウンタのキャリー信号 を上位のイネーブル信号に使用した第１カウンタからなる第１アドレス信号発生 手段と、上位を２進化Ｎ進カウンタで下位を２進化Ｍ進カウンタで構成し、下位 のカウンタのキャリー信号を上位のイネーブル信号に使用した第２カウンタから なる第２アドレス信号発生手段とで構成することにより、上記Ｍ及びＮを任意に 設定できる。

【０００６】 上記第１、第２アドレス発生手段のどちらか１方の上位カウンタのキャリー信 号を、イネーブル信号に使用したカウンタ手段と、上記カウンタ手段の出力の初 期状態の変化を検出する検出手段と、上記検出手段が上記カウンタ出力の変化を 検出した時に、上記セレクタ手段の２入力の何れか１方を選択するセレクタ制御 手段を備え、インターリーブ開始信号でインターリーブ処理を開始し当該１フレ ームのインターリーブ処理終了信号でインターリーブ処理を停止し、セレクター の切換制御信号により反転と非反転をさせるセレクタ制御手段を備え、エンコー ドとデコードを行うことを特徴とするインターリーブ回路を提供する。

【０００７】

【作用】

前記の手段を使うことによって、任意のブロック数とデータ数のインターリー ブを行うことができるので、系による違いや同一系ににおける状態の変化に同一 のインターリーブ回路で対応できる。また、インターリーブを行うフレーム以外 はインターリーブを行わないのでヘッダーやシンク等のデータを損なうことなく インターリーブできる。そして、同一の回路でエンコードとデコードができるの で回路規模を縮小できる。新たな効果として、任意にブロック数とデータ数を設 定できるので、秘密保持のためのスクランブルを効果的に行うことができる。

【０００８】

【実施例１】 以下に本発明の実施例を図を用いて説明する。図１は、本発明の実施例を示す ブロック図である。第１カウンタ１はカウンタ１′及びカウンタ１″で構成し、 第２カウンタ２はカウンタ２′及びカウンタ２″で構成したいる。フレーム内の ブロック数をＭ、ブロック内のデータ数をＮで表している。ブロック数設定器３ とブロックデータ数設定器４は、カウンタ１″とカウンタ２′に（Ｍ−１）を、 カウンタ１′とカウンタ２″に（Ｎ−１）をロードデータとし与える。

【０００９】 カウンタ１′は、キャリー信号をＯＲ１７を介してロード信号に使い（Ｎ−１ ）をロードすることにより、２進化Ｎ進カウンタを構成している。同様にカウン タ２′は、キャリー信号をＯＲ１６を介してロード信号に使い（Ｍ−１）をロー ドすることにより、２進化Ｍ進カウンタを構成している。カウンタ１″は、２進 化Ｍ進カウンタとして働き、カウンタ２″は、２進化Ｎ進カウンタとして働いて おり、第１カウンタ１は、上位を２進化Ｍ進カウンタで下位を２進化Ｎ進カウン タで構成した形に、第２カウンタ２は、上位を２進化Ｎ進カウンタで下位を２進 化Ｍ進カウンタで構成した形になっている。

【００１０】 図４に示すように、スタート信号が入ると、第１カウンタ１と第２カウンタ２ は、最初のクロック立ち上がりエッジで、カウンタ１′とカウンタ２″に（Ｎ− １）を、カウンタ１″とカウンタ２′に（Ｍ−１）の設定データをロードし、ク ロック毎にデクリメントしていく。また、カウンタ１２は、スタート信号が入っ た最初のクロック立ち上がりエッジでリセットされる。図４に示すように、第１ カウンタ１を構成するカウンタ１′、１″は、エンコード時のライトアドレスと デコード時のリードアドレスを発生し、第２カウンタ２を構成するカウンタ２′ 、２″は、エンコード時のリードアドレスとデコード時のライトアドレスを発生 させる。

【００１１】 インターリーブ処理を行っている場合、セレクタ５は、第１カウンタ１及び第 ２カウンタ２で発生させたアドレスをライト時とリード時で切り換える。すなわ ち、エンコード時は、クロックがハイで第１カウンタ１の出力を、クロックがロ ウで第２カウンタ２の出力を選択し、デコード時は、クロックがハイで第２カウ ンタ２の出力を、クロックがロウで第１カウンタ１の出力を選択する。カウンタ ６はカウンタ１″のキャリー信号によりトグル動作を行い、その出力とクロック の信号をＥＸーＯＲ７に入力することにより、ＥＸ−ＯＲ７は、フレーム毎にリ ード時とライト時のアドレスを反転させることになり、ライトとリードのメモリ 領域を交互に切り換えている。

【００１２】 ＲＡＭ８は、セレクタ５、ＥＸ−ＯＲ及びカウンタ１２の出力をアドレス信号 として、図２に示すライト信号発生器９のライト信号により、ライト信号をイネ ーブルとしているイネーブル付バッファー１０のデータをライトする。また、ラ ッチ１１は、ＲＡＭ８の出力データをクロックの立ち上がりエッジでラッチする 。図３は、ＲＡＭにライトしリードする時の概念を示したものであり、図３（ｂ ）に示すようなデータを図３（ａ）に示すようにＲＡＭに記憶しながら、エンコ ード時、デコード時それぞれ、図３（ｃ）、（ｄ）の矢印に示す順にライト及び リードして、図３（ｅ）に示すように出力している。

【００１３】 カウンタ１２はカウンタ２″（またはカウンタ１″）のキャリーでカウント動 作を行いスタート信号から１フレームのインターリーブ処理が済んだことを１以 上出力することで知らせ、その後はＲＡＭ８のインターリーブ処理メモリ領域と は違う領域を与えるためにＲＡＭ８にアドレス信号を与える。ＮＯＲ１１はカウ ンタ１０からの処理終了信号、すなわち、１以上の出力を受けてＡＮＤ１３に切 り換え禁止（ディスイネーブル）信号を与える。ディスイネーブル信号を受けた ＡＮＤ１３はセレクタ制御信号を固定にする。すなわち、図４（ｃ）に示すよう に、ヘッダーシンクの領域はクロックのハイとロウでアドレスが切り替わらなく なる。ＥＸ−ＯＲ１５はエンコードデコード制御信号によりセレクタ７の制御信 号を反転させることにより、エンコードとデコード時でライトとリードのアドレ ス信号を逆にする。

【００１４】

【考案の効果】

以上の考案を使うことにより、１フレームのブロック数Ｍと１ブロックのデー タ数Ｎを任意に設定でき、スタート信号から１フレームのインターリーブ処理が 終わるとデータをインターリーブしなり、エンコードとデコードを同一の回路で 行うことのできる。

【図面の簡単な説明】

【図１】】本考案の１実施例を示すブロック図である。

【図２】図１のライト信号発生器の一例とタイミングを
示す図である。

【図３】インターリーブの方法を示す図である。

【図４】インターリーブを行うときのＲＡＭアドレスの
タイミングを示す図である。

【符号の説明】

１ 第１カウンタ １′、２″ カウンタ ２ 第２カウンタ ２′、２″ カウンタ ３ ブロック数設定器 ４ ブロックデータ数設定器 ５ セレクタ ６ カウンタ ７ ＥＸ−ＯＲ ８ ＲＡＭ ９ ライト制御信号発生器 １０ イネーブル付バッファー １１ ラッチ １２ カウンタ １３ ＮＯＲ １４ ＡＮＤ １５ ＥＸ−ＯＲ １６ ＯＲ １７ ＯＲ

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 クロック信号のタイミングでディジタル
   データをリード及びライトする記憶手段と、上記リード
   及びライト２つのアドレス信号を発生するアドレス信号
   発生手段と、上記２つのアドレス信号を選択するセレク
   ト手段とを有するインターリーブ回路において、 上記アドレス信号発生手段は、インターリーブ処理を行
   う最小単位１フレーム内のブロック数をＭ、１ブロック
   内のデータ数をＮとした時、上位を２進化Ｍ進カウンタ
   で下位を２進化Ｎ進カウンタで構成し、下位のカウンタ
   のキャリー信号を上位のイネーブル信号に使用した第１
   カウンタからなる第１アドレス信号発生手段と、上位を
   ２進化Ｎ進カウンタで下位を２進化Ｍ進カウンタで構成
   し、下位のカウンタのキャリー信号を上位のイネーブル
   信号に使用した第２カウンタからなる第２アドレス信号
   発生手段とを有することを特徴とするインターリーブ回
   路。
2. 【請求項２】 上記第１、第２アドレス発生手段のどち
   らか１方の上位カウンタのキャリー信号を、イネーブル
   信号に使用したカウンタ手段と、上記カウンタ手段の出
   力の初期状態の変化を検出する検出手段と、上記検出手
   段が上記カウンタ出力の変化を検出した時に、上記セレ
   クタ手段の２入力の何れか１方を選択するセレクタ制御
   手段を備え、インターリーブ開始信号でインターリーブ
   処理を開始し当該１フレームのインターリーブ処理終了
   信号でインターリーブ処理を停止することを特徴とする
   請求項１に記載のインターリーブ回路。
3. 【請求項３】 上記セレクタ手段は、上記インターリー
   ブのエンコードとデコードの切り換えを行うことを特徴
   とする請求項１に記載のインターリーブ回路。