JPH0743936B2 - センスアンプ - Google Patents
センスアンプInfo
- Publication number
- JPH0743936B2 JPH0743936B2 JP61251014A JP25101486A JPH0743936B2 JP H0743936 B2 JPH0743936 B2 JP H0743936B2 JP 61251014 A JP61251014 A JP 61251014A JP 25101486 A JP25101486 A JP 25101486A JP H0743936 B2 JPH0743936 B2 JP H0743936B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sense amplifier
- vcc
- level
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミックMOSRAMに用いられるセンスアンプ
に関し、特に正補ビット線のプリチャージレベルをおよ
そ1/2Vccに設定するセンスアンプに関する。
に関し、特に正補ビット線のプリチャージレベルをおよ
そ1/2Vccに設定するセンスアンプに関する。
従来ダイナミックMOSRAMには第３図に示すセンスアンプ
が用いられていた。このセンスアンプは、プリチャージ
期間にプリチャージ信号PDLにより正補ビット線を共に
電源電圧Vccレベルまでプリチャージする方式が採用さ
れていた。従来のセンスアンプではビット線の充放電電
圧がVccであるため、消費電流が大きいという欠点があ
った。この消費電流を減らす方法として、第４図に示す
ように、ビット線のプリチャージレベルを1/2Vccレベル
にする方式が提安されている。第４図に示すセンスアン
プの場合、充放電するレベルが1/2Vccであるので、従来
方式（Vccプリチャージ方式）に比べてセンスアンプ部
の消費電流を1/2に減すことが可能である。
が用いられていた。このセンスアンプは、プリチャージ
期間にプリチャージ信号PDLにより正補ビット線を共に
電源電圧Vccレベルまでプリチャージする方式が採用さ
れていた。従来のセンスアンプではビット線の充放電電
圧がVccであるため、消費電流が大きいという欠点があ
った。この消費電流を減らす方法として、第４図に示す
ように、ビット線のプリチャージレベルを1/2Vccレベル
にする方式が提安されている。第４図に示すセンスアン
プの場合、充放電するレベルが1/2Vccであるので、従来
方式（Vccプリチャージ方式）に比べてセンスアンプ部
の消費電流を1/2に減すことが可能である。
ところが上述した従来のセンスアンプはワード線のハイ
レベルがVccであると、メモリセルにHighのデータを書
き込んでも、同セルのセル容量はVcc電位まで充電され
ず、セル内のMOSFETがソースホロワとして動作するの
で、Vccから同FETのしきい値電圧VT分低下した電位（Vc
c−VT）に充電される。したがって、メモリセルがHigh
のデータをストアしているときのビット線に生じる差電
圧は、 CS/（CB＋CS））×（Vcc−VT/1/2Vcc） となり、これを変形して、次のようになる。
レベルがVccであると、メモリセルにHighのデータを書
き込んでも、同セルのセル容量はVcc電位まで充電され
ず、セル内のMOSFETがソースホロワとして動作するの
で、Vccから同FETのしきい値電圧VT分低下した電位（Vc
c−VT）に充電される。したがって、メモリセルがHigh
のデータをストアしているときのビット線に生じる差電
圧は、 CS/（CB＋CS））×（Vcc−VT/1/2Vcc） となり、これを変形して、次のようになる。
1/2Vcc（1/1＋（CB/CS））−VT×（１＋（CB/CS）） 一方、メモリセルにLowのデータを書き込むときは、セ
ル内のMOSFETはビット線がソースとなるので、セル容量
の電位は０となる。したがって、メモリセルがLowとデ
ータをストアしているときのビット線に生じる電位差
は、 1/2Vcc×（1/1＋（CB/CS）） となる。
ル内のMOSFETはビット線がソースとなるので、セル容量
の電位は０となる。したがって、メモリセルがLowとデ
ータをストアしているときのビット線に生じる電位差
は、 1/2Vcc×（1/1＋（CB/CS）） となる。
ここで CB:ビット線容量 CS:メモリセル容量 VT:MOSFETのしきい値電圧 となり、メモリセルHighの場合、ビット線の差電圧が小
さくなるという欠点がある。
さくなるという欠点がある。
本発明のセンスアンプはダミー容量と前記ダミー容量を
接地電圧にセットするトランジスタと、正補ビット線と
前記ダミー容量とを接続するトランジスタとを有してい
る。
接地電圧にセットするトランジスタと、正補ビット線と
前記ダミー容量とを接続するトランジスタとを有してい
る。
次に、本発明について図面を参照して説明する。第１図
は本発明の実施例である。第２図は第１図の動作を説明
するタイミング図である。第１図で、Q1乃至Q11はMOSト
ランジスタであり、図のように結線されている。
は本発明の実施例である。第２図は第１図の動作を説明
するタイミング図である。第１図で、Q1乃至Q11はMOSト
ランジスタであり、図のように結線されている。
最初時刻t1においてセンスアンプが活性化されており、
正ビット線がVccレベル、補ビット線がGNDレベルになっ
ている。一方、ダミー容量CDはMOSトランジスタQ9,Q11
がオンしており接点1,2はGNDレベルになっている。
正ビット線がVccレベル、補ビット線がGNDレベルになっ
ている。一方、ダミー容量CDはMOSトランジスタQ9,Q11
がオンしており接点1,2はGNDレベルになっている。
次に時刻t2ではセンスアンプが非活性、プリチャージ状
態になっており、MOSトランジスタQ8,Q10がオンし、正
補ビット線とダミー容量が接続される。この結果ビット
線のプリチャージレベルは （ここでCB,CDはそれぞれビット線容量、ダミー容量で
ある。）となり、プリチャージレベルを より低くすることができる。すなわち、低下した分の電
圧を△Ｖとすると、プリチャージレベルは1/2Vcc−△Ｖ
となる。
態になっており、MOSトランジスタQ8,Q10がオンし、正
補ビット線とダミー容量が接続される。この結果ビット
線のプリチャージレベルは （ここでCB,CDはそれぞれビット線容量、ダミー容量で
ある。）となり、プリチャージレベルを より低くすることができる。すなわち、低下した分の電
圧を△Ｖとすると、プリチャージレベルは1/2Vcc−△Ｖ
となる。
以上説明したように本発明は正補ビット線とダミー容量
を接続することにより、ビット線のプリチャージレベル
を より低い1/2Vcc−△Ｖとなるため、メモリセルHighの場
合のビット線の差電圧は （CS/（CB＋CD＋CS））×（Vcc−VT−（1/2Vcc−△Ｖ） ＝（1/2Vcc＋△Ｖ）×（CS/（CB＋CD＋CS） −VT×（CS/CB＋CD＋CS）） となる一方、メモリセルLowの場合のビット線の差電圧
は （1/2Vcc−△Ｖ）×（CS/（CB＋CD＋CS）） となる。したがって、メモリセルHighの場合のビット線
の差電圧をメモリセルLowの場合のビット線の差電圧と
等しいか又はより大きくできる効果がある。
を接続することにより、ビット線のプリチャージレベル
を より低い1/2Vcc−△Ｖとなるため、メモリセルHighの場
合のビット線の差電圧は （CS/（CB＋CD＋CS））×（Vcc−VT−（1/2Vcc−△Ｖ） ＝（1/2Vcc＋△Ｖ）×（CS/（CB＋CD＋CS） −VT×（CS/CB＋CD＋CS）） となる一方、メモリセルLowの場合のビット線の差電圧
は （1/2Vcc−△Ｖ）×（CS/（CB＋CD＋CS）） となる。したがって、メモリセルHighの場合のビット線
の差電圧をメモリセルLowの場合のビット線の差電圧と
等しいか又はより大きくできる効果がある。
第１図は本発明の実施例を示すセンスアンプ回路図、第
２図は第１図のセンスアンプ動作を説明するタイミング
図、第３図はプリチャージレベルがVccのセンスアンプ
の従来例、第４図はプリチャージレベルが のセンスアンプの従来例である。 Q1,Q3,Q5……ＰチャネルMOSトランジスタ、Q2,Q4,Q6〜Q
13……ＮチャネルMOSトランジスタ、CB……ビット線容
量、CD……ダミー容量、B,……正補ビット線、φ1,φ
2,φ３……内部クロック、1,2……内部接点。
２図は第１図のセンスアンプ動作を説明するタイミング
図、第３図はプリチャージレベルがVccのセンスアンプ
の従来例、第４図はプリチャージレベルが のセンスアンプの従来例である。 Q1,Q3,Q5……ＰチャネルMOSトランジスタ、Q2,Q4,Q6〜Q
13……ＮチャネルMOSトランジスタ、CB……ビット線容
量、CD……ダミー容量、B,……正補ビット線、φ1,φ
2,φ３……内部クロック、1,2……内部接点。
Claims (1)
- 【請求項１】正補ビット線を接続して前記ビット線のプ
リチャージレベルを電源電圧のおよそ1/2に設定するセ
ンスアンプにおいて、ダミー容量と、前記ダミー容量を
ビット線プリチャージ期間前に接地電位にセットするト
ランジスタと、前記正補ビット線と前記ダミー容量とを
ビット線プリチャージ期間に接続するトランジスタとを
有することを特徴とするセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251014A JPH0743936B2 (ja) | 1986-10-21 | 1986-10-21 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251014A JPH0743936B2 (ja) | 1986-10-21 | 1986-10-21 | センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104293A JPS63104293A (ja) | 1988-05-09 |
| JPH0743936B2 true JPH0743936B2 (ja) | 1995-05-15 |
Family
ID=17216351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251014A Expired - Lifetime JPH0743936B2 (ja) | 1986-10-21 | 1986-10-21 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743936B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789435B2 (ja) * | 1984-04-06 | 1995-09-27 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
-
1986
- 1986-10-21 JP JP61251014A patent/JPH0743936B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63104293A (ja) | 1988-05-09 |
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