JPH103091A - 液晶表示素子 - Google Patents
液晶表示素子Info
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- JPH103091A JPH103091A JP15697196A JP15697196A JPH103091A JP H103091 A JPH103091 A JP H103091A JP 15697196 A JP15697196 A JP 15697196A JP 15697196 A JP15697196 A JP 15697196A JP H103091 A JPH103091 A JP H103091A
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- Japan
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- source electrode
- tft
- ito
- electrode
- drain
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＴＦＴのドレインオフセット電圧Ｖｄｏの発
生を防止して、ＴＦＴ及びＬＣＤの製造歩留りを向上さ
せる。 【解決手段】 ＴＦＴのＩＴＯより成るソース電極２ａ
及びドレイン電極３ａの対向する側面に形成するテーパ
面２０，３０の角度θを４０°またはそれ以下に設定す
る。このようなテーパ角の制限はソース電極及びドレイ
ン電極の膜厚ｄが８０ｎｍまたはそれ以上のとき有効で
ある。Ｖｄｏ＝０の特性を保持したまま、ソース電極２
ａと同時に形成されるソースバス２（信号用バス）の厚
さを例えば１５０ｎｍ程度に厚くすることによってその
抵抗率を小さくすることができる。これにより比較的大
形のＬＣＤでも、金属層を併用することなくＩＴＯ単層
でソースバスを形成できる。
生を防止して、ＴＦＴ及びＬＣＤの製造歩留りを向上さ
せる。 【解決手段】 ＴＦＴのＩＴＯより成るソース電極２ａ
及びドレイン電極３ａの対向する側面に形成するテーパ
面２０，３０の角度θを４０°またはそれ以下に設定す
る。このようなテーパ角の制限はソース電極及びドレイ
ン電極の膜厚ｄが８０ｎｍまたはそれ以上のとき有効で
ある。Ｖｄｏ＝０の特性を保持したまま、ソース電極２
ａと同時に形成されるソースバス２（信号用バス）の厚
さを例えば１５０ｎｍ程度に厚くすることによってその
抵抗率を小さくすることができる。これにより比較的大
形のＬＣＤでも、金属層を併用することなくＩＴＯ単層
でソースバスを形成できる。
Description
【０００１】
【発明の属する技術分野】この発明は薄膜トランジスタ
（以下ＴＦＴと言う）をスイッチング素子として用いた
アクティブマトリクス形の液晶表示素子（以下ＬＣＤと
言う）に関し、特にＴＦＴのドレインオフセット電圧を
防止する技術に関する。
（以下ＴＦＴと言う）をスイッチング素子として用いた
アクティブマトリクス形の液晶表示素子（以下ＬＣＤと
言う）に関し、特にＴＦＴのドレインオフセット電圧を
防止する技術に関する。
【０００２】
【従来の技術】ＴＦＴマトリクスＬＣＤは、内面にＴＦ
Ｔマトリクスがアレイ状に形成されたＴＦＴアレイ基板
と、内面に共通電極の形成された共通電極基板とが液晶
層を挟んで近接対向して配される。このＴＦＴのドレイ
ン電圧・電流特性において、ドレインオフセット電圧が
あると、階調表示を行う場合に、その階調の変化範囲が
狭くなり表示品位が低下するので、オフセット電圧がゼ
ロであるのが望ましい。このドレインオフセット電圧を
軽減する従来の技術として、既にこの発明と同じ出願人
によって、特開昭６２−８０６２６号公報「液晶表示素
子」（以下引用例と言う）が提案されている。その明細
書の第１２図及び第１図として用いられたのと同様の図
４Ａ，Ｂを参照して、引用例を簡単に説明する。
Ｔマトリクスがアレイ状に形成されたＴＦＴアレイ基板
と、内面に共通電極の形成された共通電極基板とが液晶
層を挟んで近接対向して配される。このＴＦＴのドレイ
ン電圧・電流特性において、ドレインオフセット電圧が
あると、階調表示を行う場合に、その階調の変化範囲が
狭くなり表示品位が低下するので、オフセット電圧がゼ
ロであるのが望ましい。このドレインオフセット電圧を
軽減する従来の技術として、既にこの発明と同じ出願人
によって、特開昭６２−８０６２６号公報「液晶表示素
子」（以下引用例と言う）が提案されている。その明細
書の第１２図及び第１図として用いられたのと同様の図
４Ａ，Ｂを参照して、引用例を簡単に説明する。
【０００３】図４Ａ及びＢはそれぞれ前記オフセット軽
減技術を適用する前及び後のＴＦＴアレイ基板１００の
断面図である。図４において１はガラス基板、２及び３
はガラス基板１上に透明なＩＴＯにより同時に形成され
たソースバス及び画素電極、４はａ−Ｓｉ（アモルファ
スシリコン）より成る半導体層である。５及び６は半導
体層４とソースバス２または画素電極３との間の電気的
な接続を良好にするために形成された、ｎ+ ａ−Ｓｉよ
り成るオーミック接触層、７はＳｉＮｘなどより成るゲ
ート絶縁膜、８はアルミなどより成るゲート電極、９は
ＳｉＮｘなどより成る保護層である。ソースバス２及び
画素電極３のゲート電極８と重なる端部周辺はそれぞれ
ソース電極２ａ及びドレイン電極３ａとされる。
減技術を適用する前及び後のＴＦＴアレイ基板１００の
断面図である。図４において１はガラス基板、２及び３
はガラス基板１上に透明なＩＴＯにより同時に形成され
たソースバス及び画素電極、４はａ−Ｓｉ（アモルファ
スシリコン）より成る半導体層である。５及び６は半導
体層４とソースバス２または画素電極３との間の電気的
な接続を良好にするために形成された、ｎ+ ａ−Ｓｉよ
り成るオーミック接触層、７はＳｉＮｘなどより成るゲ
ート絶縁膜、８はアルミなどより成るゲート電極、９は
ＳｉＮｘなどより成る保護層である。ソースバス２及び
画素電極３のゲート電極８と重なる端部周辺はそれぞれ
ソース電極２ａ及びドレイン電極３ａとされる。
【０００４】図４Ｂでは、ＴＦＴ５０部分にガラス基板
１側から光が当たりオン／オフ比を低下させるのを防止
する目的で、Ｃｒなどの金属でライトシールド１２が形
成され、その上にＳｉＯ2 などの絶縁膜１３が形成され
た場合が示されている。引用例の発明では、ソース電極
２ａとドレイン電極３ａとの対向する側面は、等方性エ
ッチングによって形成されたテーパ角４５°のテーパ面
２０，３０とされ、そのテーパ面２０，３０の全面にわ
たってオーミック接触層５，６が形成され、そのオーミ
ック接触層５，６上において半導体層４が形成される。
このようにテーパ面２０，３０上に半導体層４を形成す
ることによって、半導体層４の厚さを例えば５００Å以
下１００Å程度にも薄くすることができると共に、ソー
ス電極２ａ及びドレイン電極３ａのオーミック接触層
５，６との接触面積を広くでき、良好なオーミック接触
を得ることができる。そのためにドレイン電圧−電流特
性において図５に実線で示すようにドレインオフセット
電圧Ｖｄｏの極めて小さい特性が得られる。図５におい
て点線は図４Ａに示したテーパ面のないＴＦＴの特性で
ある。
１側から光が当たりオン／オフ比を低下させるのを防止
する目的で、Ｃｒなどの金属でライトシールド１２が形
成され、その上にＳｉＯ2 などの絶縁膜１３が形成され
た場合が示されている。引用例の発明では、ソース電極
２ａとドレイン電極３ａとの対向する側面は、等方性エ
ッチングによって形成されたテーパ角４５°のテーパ面
２０，３０とされ、そのテーパ面２０，３０の全面にわ
たってオーミック接触層５，６が形成され、そのオーミ
ック接触層５，６上において半導体層４が形成される。
このようにテーパ面２０，３０上に半導体層４を形成す
ることによって、半導体層４の厚さを例えば５００Å以
下１００Å程度にも薄くすることができると共に、ソー
ス電極２ａ及びドレイン電極３ａのオーミック接触層
５，６との接触面積を広くでき、良好なオーミック接触
を得ることができる。そのためにドレイン電圧−電流特
性において図５に実線で示すようにドレインオフセット
電圧Ｖｄｏの極めて小さい特性が得られる。図５におい
て点線は図４Ａに示したテーパ面のないＴＦＴの特性で
ある。
【０００５】なお、ＴＦＴアレイ基板１００は図６に示
すように保護層９を設けない場合もある。
すように保護層９を設けない場合もある。
【０００６】
【発明が解決しようとする課題】最近ＴＦＴマトリクス
ＬＣＤの普及はめざましくこの傾向は今後ますます加速
されるものと考えられる。それに伴ない製造コストの低
減と表示品位の向上が強く要求されている。この発明は
その一環として、ＴＦＴのドレインオフセット電圧の発
生を防止して、製造歩留りを向上させることを目的とし
ている。
ＬＣＤの普及はめざましくこの傾向は今後ますます加速
されるものと考えられる。それに伴ない製造コストの低
減と表示品位の向上が強く要求されている。この発明は
その一環として、ＴＦＴのドレインオフセット電圧の発
生を防止して、製造歩留りを向上させることを目的とし
ている。
【０００７】
（１）請求項１の発明では、ソース電極２ａ及びドレイ
ン電極３ａの対向する側面に形成されたテーパ面の水平
面となす角度（θ）が４０°またはそれ以下に設定され
る。 （２）請求項２の発明では、前記（１）において、ソー
ス電極及びドレイン電極の膜厚が８０ｎｍまたはそれ以
上に形成されている。
ン電極３ａの対向する側面に形成されたテーパ面の水平
面となす角度（θ）が４０°またはそれ以下に設定され
る。 （２）請求項２の発明では、前記（１）において、ソー
ス電極及びドレイン電極の膜厚が８０ｎｍまたはそれ以
上に形成されている。
【０００８】（３）請求項３の発明では、前記（１）に
おいて、ソース電極に接続された信号用バス（ソースバ
スとも言う）が、ソース電極と同じ膜厚のＩＴＯにより
一体に形成されている。
おいて、ソース電極に接続された信号用バス（ソースバ
スとも言う）が、ソース電極と同じ膜厚のＩＴＯにより
一体に形成されている。
【０００９】
【発明の実施の形態】この発明者による最新の研究によ
ると、ＴＦＴのドレイン電圧のオフセットと、ソース電
極２ａ及びドレイン電極３ａに形成するテーパ面２０，
３０のテーパ角θ（図１）との間には密接な関係がある
ことが分って来た。即ち、図２に示すように、ソースバ
ス２、ソース電極２ａ、画素電極３、ドレイン電極３ａ
の膜厚（以下簡単にＩＴＯの膜厚と言う）ｄを１５０ｎ
ｍと極めて厚くした場合（ソースバス２の抵抗率を小さ
くするために厚くしている）、ＩＴＯのテーパ角θがθ
≦４０°以下ではドレインオフセット電圧Ｖｄｏ＝０と
なり、θ＞４０°ではテーパ角θに応じてオフセット電
圧Ｖｄｏが増加することが分った。実験では、テーパ角
θを３０°，４０°，４５°及び６０°にそれぞれ設定
した試料グループ＃１，＃２，＃３及び＃４が作製さ
れ、図２は各々の平均のドレインオフセット電圧Ｖｄｏ
をプロットしたものである。
ると、ＴＦＴのドレイン電圧のオフセットと、ソース電
極２ａ及びドレイン電極３ａに形成するテーパ面２０，
３０のテーパ角θ（図１）との間には密接な関係がある
ことが分って来た。即ち、図２に示すように、ソースバ
ス２、ソース電極２ａ、画素電極３、ドレイン電極３ａ
の膜厚（以下簡単にＩＴＯの膜厚と言う）ｄを１５０ｎ
ｍと極めて厚くした場合（ソースバス２の抵抗率を小さ
くするために厚くしている）、ＩＴＯのテーパ角θがθ
≦４０°以下ではドレインオフセット電圧Ｖｄｏ＝０と
なり、θ＞４０°ではテーパ角θに応じてオフセット電
圧Ｖｄｏが増加することが分った。実験では、テーパ角
θを３０°，４０°，４５°及び６０°にそれぞれ設定
した試料グループ＃１，＃２，＃３及び＃４が作製さ
れ、図２は各々の平均のドレインオフセット電圧Ｖｄｏ
をプロットしたものである。
【００１０】またオフセット電圧Ｖｄｏが０となるとき
のＩＴＯの膜厚ｄとテーパ角θとの間には図３の関係が
あることが分った。実験ではＩＴＯの膜厚ｄを１５０，
１２０，８０，６０及び４０ｎｍにそれぞれ設定した試
料群（ａ），（ｂ），（ｃ），（ｄ）及び（ｅ）を作製
し、更に（ａ），（ｂ），（ｃ）の各試料群内に、テー
パ角θが３０°，４０°，４５°及び６０°の小グルー
プ＃１，＃２，＃３及び＃４を作製してドレインオフセ
ット電圧Ｖｄｏを測定した。その結果、（ａ），
（ｂ），（ｃ）の各群とも、小グループ＃１，＃２はＶ
ｄｏ＝０となり、小グループ＃３よりＶｄｏが発生し、
小グループ＃４でＶｄｏは更に増加していることが分っ
た。この結果より膜厚ｄが８０〜１５０ｎｍの範囲で
は、Ｖｄｏ＝０となるテーパ角θの限界値は４０°〜４
５°の間にあることが分かる。図３では多少の余裕を見
込んで、４０°を限界値としている。
のＩＴＯの膜厚ｄとテーパ角θとの間には図３の関係が
あることが分った。実験ではＩＴＯの膜厚ｄを１５０，
１２０，８０，６０及び４０ｎｍにそれぞれ設定した試
料群（ａ），（ｂ），（ｃ），（ｄ）及び（ｅ）を作製
し、更に（ａ），（ｂ），（ｃ）の各試料群内に、テー
パ角θが３０°，４０°，４５°及び６０°の小グルー
プ＃１，＃２，＃３及び＃４を作製してドレインオフセ
ット電圧Ｖｄｏを測定した。その結果、（ａ），
（ｂ），（ｃ）の各群とも、小グループ＃１，＃２はＶ
ｄｏ＝０となり、小グループ＃３よりＶｄｏが発生し、
小グループ＃４でＶｄｏは更に増加していることが分っ
た。この結果より膜厚ｄが８０〜１５０ｎｍの範囲で
は、Ｖｄｏ＝０となるテーパ角θの限界値は４０°〜４
５°の間にあることが分かる。図３では多少の余裕を見
込んで、４０°を限界値としている。
【００１１】ｄ＝６０ｎｍ及び４０ｎｍに設定した試料
群（ｄ），（ｅ）では、全てθ＝９０°に設定され、い
ずれもＶｄｏ＝０であった。もしθを９０°以下に設定
すれば、Ｖｄｏが更に発生しにくい状態となるので、θ
＝９０°をもって限界値とした。従来例で述べた引用例
の場合には、等方性エッチングによってθ＝４５°に設
定されていたので、膜厚ｄが８０ｎｍ以上の場合僅かな
がらドレインオフセット電圧Ｖｄｏが存在していた。θ
＞４０°の場合にオフセット電圧Ｖｄｏが存在するの
は、図１においてテーパ面２０，３０とＩＴＯの最上位
の水平面とのなす角β＝１８０°−θが１４０°より次
第に急になり、従ってエッジＰ，Ｑにおいて半導体層４
の折れ曲る角度が急になり、エッジＰ，Ｑで半導体層４
に亀裂が生じ、電極を覆うのが（ステップカバレッジと
呼ばれる）不充分になるためと考えられる。
群（ｄ），（ｅ）では、全てθ＝９０°に設定され、い
ずれもＶｄｏ＝０であった。もしθを９０°以下に設定
すれば、Ｖｄｏが更に発生しにくい状態となるので、θ
＝９０°をもって限界値とした。従来例で述べた引用例
の場合には、等方性エッチングによってθ＝４５°に設
定されていたので、膜厚ｄが８０ｎｍ以上の場合僅かな
がらドレインオフセット電圧Ｖｄｏが存在していた。θ
＞４０°の場合にオフセット電圧Ｖｄｏが存在するの
は、図１においてテーパ面２０，３０とＩＴＯの最上位
の水平面とのなす角β＝１８０°−θが１４０°より次
第に急になり、従ってエッジＰ，Ｑにおいて半導体層４
の折れ曲る角度が急になり、エッジＰ，Ｑで半導体層４
に亀裂が生じ、電極を覆うのが（ステップカバレッジと
呼ばれる）不充分になるためと考えられる。
【００１２】なお、半導体層４の亀裂を防ぐために半導
体層４の膜厚を大きくすると、ＴＦＴのオン／オフ比
（ＴＦＴのオン／オフ時におけるドレイン電流の比）が
低下するので、その方法を用いることができない。従っ
て、ＩＴＯの膜厚ｄを大きくした場合ＩＴＯのテーパ角
θを小さくしてエッジＰ，Ｑの曲りを緩やかにして亀裂
を防ぎ、これによりＶｄｏをなくす技術が重要となる。
体層４の膜厚を大きくすると、ＴＦＴのオン／オフ比
（ＴＦＴのオン／オフ時におけるドレイン電流の比）が
低下するので、その方法を用いることができない。従っ
て、ＩＴＯの膜厚ｄを大きくした場合ＩＴＯのテーパ角
θを小さくしてエッジＰ，Ｑの曲りを緩やかにして亀裂
を防ぎ、これによりＶｄｏをなくす技術が重要となる。
【００１３】図２、図３の実験結果を得るに当って用い
た試料のＩＴＯはインライン型スパッタ装置で、ＤＣマ
グネトロンスパッタと呼ばれる成膜方法を採用し、スパ
ッタリング時の圧力／温度を４ｍＴｏｒｒ／１００℃に
設定した。ＩＴＯの膜厚ｄを１５０ｎｍとした場合、そ
の抵抗率は２．９×１０-4Ωｃｍでかなり小さく、また
波長λ＝５５０ｎｍの光の透過率は９６％で優れた特性
が得られた。
た試料のＩＴＯはインライン型スパッタ装置で、ＤＣマ
グネトロンスパッタと呼ばれる成膜方法を採用し、スパ
ッタリング時の圧力／温度を４ｍＴｏｒｒ／１００℃に
設定した。ＩＴＯの膜厚ｄを１５０ｎｍとした場合、そ
の抵抗率は２．９×１０-4Ωｃｍでかなり小さく、また
波長λ＝５５０ｎｍの光の透過率は９６％で優れた特性
が得られた。
【００１４】またＩＴＯはドライエッチングによってテ
ーパを形成した。ドライエッチング時のエッチングガス
として、ＨＩ（ヨウ化水素）／Ａｒ／Ｏ２を用い、エッ
チング装置の高周波出力を２．９ｋｗ、エッチング時の
圧力を２０〜３０ｍＴｏｒｒに設定した。
ーパを形成した。ドライエッチング時のエッチングガス
として、ＨＩ（ヨウ化水素）／Ａｒ／Ｏ２を用い、エッ
チング装置の高周波出力を２．９ｋｗ、エッチング時の
圧力を２０〜３０ｍＴｏｒｒに設定した。
【００１５】
（１）この発明ではＴＦＴのＩＴＯより成るソース電極
２ａ及びドレイン電極３ａの対向する側面に形成するテ
ーパ面の水平面とのなす角度θを従来の４５°から４０
°またはそれ以下に設定し、テーパ面の上端のエッジ
Ｐ，Ｑにおいて、その上のオーミック接触層５及び半導
体層４が折れ曲る角度β＝１８０°−θを緩やかにする
ことによって、亀裂を防止し、ドレインオフセット電圧
Ｖｄｏをなくすことができる。よってＶｄｏ特性不良を
防止し、それだけＴＦＴアレイ基板、従ってＬＣＤの製
造歩留りを向上できる。
２ａ及びドレイン電極３ａの対向する側面に形成するテ
ーパ面の水平面とのなす角度θを従来の４５°から４０
°またはそれ以下に設定し、テーパ面の上端のエッジ
Ｐ，Ｑにおいて、その上のオーミック接触層５及び半導
体層４が折れ曲る角度β＝１８０°−θを緩やかにする
ことによって、亀裂を防止し、ドレインオフセット電圧
Ｖｄｏをなくすことができる。よってＶｄｏ特性不良を
防止し、それだけＴＦＴアレイ基板、従ってＬＣＤの製
造歩留りを向上できる。
【００１６】（２）この発明によれば、ＴＦＴのドレイ
ンオフセット電圧Ｖｄｏ＝０の特性を保持したまま、ソ
ース電極２ａと同時に形成されるソースバス（信号用バ
ス）２の厚さを例えば１５０ｎｍ程度に厚くすることに
よって、その抵抗率を例えは２．９×１０-4Ωｃｍと可
なり小さくすることができる。これにより比較的大形画
面のＬＣＤでも、金属層を併用することなくＩＴＯ単層
でソースバスを形成することが可能となり、製造工程を
縮減できる効果もある。
ンオフセット電圧Ｖｄｏ＝０の特性を保持したまま、ソ
ース電極２ａと同時に形成されるソースバス（信号用バ
ス）２の厚さを例えば１５０ｎｍ程度に厚くすることに
よって、その抵抗率を例えは２．９×１０-4Ωｃｍと可
なり小さくすることができる。これにより比較的大形画
面のＬＣＤでも、金属層を併用することなくＩＴＯ単層
でソースバスを形成することが可能となり、製造工程を
縮減できる効果もある。
【図１】この発明のＬＣＤに用いられるＴＦＴアレイ基
板の要部の断面図。
板の要部の断面図。
【図２】図１においてＴＦＴのＩＴＯ（ソース電極及び
ドレイン電極）に形成するテーパ面の角度θとドレイン
オフセット電圧Ｖｄｏの関係を示すグラフ。
ドレイン電極）に形成するテーパ面の角度θとドレイン
オフセット電圧Ｖｄｏの関係を示すグラフ。
【図３】図１において、ＴＦＴのＶｄｏ＝０となるテー
パ角θの範囲を示す図。
パ角θの範囲を示す図。
【図４】従来のＴＦＴアレイ基板の要部の断面図で、Ａ
はソース電極及びドレイン電極の対向面が垂直の場合、
Ｂは対向面に４５°のテーパ面２０，３０を形成した場
合。
はソース電極及びドレイン電極の対向面が垂直の場合、
Ｂは対向面に４５°のテーパ面２０，３０を形成した場
合。
【図５】従来のＴＦＴのドレイン電流対ドレイン電圧特
性。
性。
【図６】図５の保護層９を削除した従来のＴＦＴアレイ
基板の要部の断面図。
基板の要部の断面図。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１０月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】なお、ＴＦＴアレイ基板１００は図６に示
すように保護層９や画素電極３上にゲート絶縁膜７を設
けない場合もある。
すように保護層９や画素電極３上にゲート絶縁膜７を設
けない場合もある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】図４の保護層９や画素電極３上にゲート絶縁膜
７を設けない従来のＴＦＴアレイ基板の要部の断面図。
７を設けない従来のＴＦＴアレイ基板の要部の断面図。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１７Ｎ
Claims (3)
- 【請求項１】 画素を選択的に表示するためのスイッチ
ング素子として薄膜トランジスタが用いられ、その薄膜
トランジスタのＩＴＯより成るソース電極及びドレイン
電極の対向する側面にテーパ面が形成され、それらテー
パ面の全面にわたってオーミック接触層が形成され、そ
れらオーミック接触層を覆うように、半導体層がソース
電極及びドレイン電極間にわたって形成されているアク
ティブマトリクス形の液晶表示素子において、 前記テーパ面の水平面となす角度（θ）が４０°または
それ以下に設定されていることを特徴とする液晶表示素
子。 - 【請求項２】 請求項１において、前記ソース電極及び
ドレイン電極の膜厚が８０ｎｍまたはそれ以上に形成さ
れていることを特徴とする液晶表示素子。 - 【請求項３】 請求項１において、前記ソース電極に接
続された信号用バス（ソースバスとも言う）が、ソース
電極と同じ膜厚のＩＴＯにより一体に形成されているこ
とを特徴とする液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15697196A JPH103091A (ja) | 1996-06-18 | 1996-06-18 | 液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15697196A JPH103091A (ja) | 1996-06-18 | 1996-06-18 | 液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH103091A true JPH103091A (ja) | 1998-01-06 |
Family
ID=15639337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15697196A Pending JPH103091A (ja) | 1996-06-18 | 1996-06-18 | 液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH103091A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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