JPH0745636A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、集積化に適したプラナー型のゲー
ト構造のＦＥＴにおいて、長ゲート効果を抑制するよう
な構造を持ち、しかもゲート耐圧の高い高出力のＦＥＴ
を提供することを目的とする。 【構成】 半導体基板１１上には不純物濃度の高い薄層
化されたチャンネル層１３が形成されており、このチャ
ンネル層１３上にはドーピング層１５を備えたキャップ
層５０が形成されている。このドーピング層１５の厚さ
および不純物濃度は、半導体基板表面の界面準位に起因
する表面空乏層によってドーピング層１５自身が空乏化
され、かつ、この表面空乏層がチャンネル層１３にまで
広がらない所定の厚さおよび所定の不純物濃度になって
いる。また、キャップ層５０の層厚は、４５０〜１２０
０オングストロームの範囲に設定されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電界効果トランジスタ
（ＦＥＴ）に関し、特に、集積化に適し高出力で高利得
な電界効果トランジスタの構造に関するものである。

【０００２】

【従来の技術】化合物半導体を用いたショットキーバリ
ア型電界効果トランジスタ（ＭＥＳＦＥＴ）は、その高
速性、低消費電力性が注目され、近年では、移動体通信
システムにおける移動体側の高出力高効率増幅器等に応
用されている。ＭＥＳＦＥＴの高出力化、高効率化を図
るには、ソース電極とゲート電極間の抵抗、すなわち、
ソース抵抗（Ｒs ＝ΔＶ_GS／ΔＩ_DS）を低減させてトラ
ンスコンダクタンス（ｇm ）の増大およびオン抵抗（Ｒ
_ON）の低減を図ると共に、ゲート電極とドレイン電極間
におけるゲート耐圧（Ｖ_bd）を増大させることが重要で
ある。

【０００３】トランスコンダクタンスの増大化をプラナ
ー構造において達成したものとして、本願発明者により
提案されたＭＥＳＦＥＴがある（特開平４−２２５５３
３号）。このＭＥＳＦＥＴは、薄層化されたチャネル層
の上にキャップ層を設けたいわゆるパルスドープ型ＭＥ
ＳＦＥＴにおいて、キャップ層中に表面空乏層の広がり
を抑えるドーピング層を設けたものである。このような
構造とすることにより長ゲート効果を抑制することがで
き、これによって、トランスコンダクタンスの増大化を
図ることができる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来技術においては、ゲート耐圧の増大化についての十分
な考察が為されていなかった。そのため、トランスコン
ダクタンスの増大化を追及するあまりに、ゲート耐圧が
不十分となる場合が生じた。

【０００５】本発明は、このような問題点を解消するた
めになされたものであり、十分な大きさのトランスコン
ダクタンスと高いゲート耐圧を両立させた電界効果トラ
ンジスタを提供することを目的としている。

【０００６】

【課題を解決するための手段】本発明のＦＥＴは、この
ような目的を達成するためになされたものであり、不純
物濃度の高い薄層化されたチャンネル層と、このチャン
ネル層上に形成されたキャップ層とを備え、キャップ層
は不純物が添加されたドーピング層を有し、このドーピ
ング層の厚さおよび不純物濃度は、半導体基板表面の界
面準位に起因する表面空乏層によってドーピング層自身
が空乏化され、かつ、この表面空乏層がチャンネル層に
まで広がらない所定の厚さおよび所定の不純物濃度であ
り、キャップ層の層厚が４５０オングストローム以上、
１２００オングストローム以下である。

【０００７】

【作用】表面空乏層の基板表面から深部へ向けてのひろ
がりはこのドーピング層によって阻止され、チャンネル
層は表面空乏層の影響を受けなくなり、ゲート電極下の
空乏層のみがチャンネル層に影響するようになる。した
がって、いわゆる長ゲート効果が生じない。そのため、
ゲートバイアスの浅い側においても大きなトランスコン
ダクタンスを維持できる。なお、ドーピング層自身は表
面空乏層によって空乏化され、ゲート・ドレイン間の絶
縁性は低下しない。

【０００８】また、キャップ層の層厚は、トランスコン
ダクタンスを大きくするという観点からは、薄い方がよ
く、逆に、ゲート耐圧を大きくするという観点からは厚
い方が良い。キャップ層の層厚を４５０オングストロー
ム以上とすると、１０Ｖ以上のゲート耐圧が得られ、１
２００オングストローム以下となる１００ｍＳ／ｍｍ以
上のトランスコンダクタンスが得られる。

【０００９】

【実施例】図１は本発明の一実施例によるＭＥＳＦＥＴ
の構造を示す断面図であり、このＭＥＳＦＥＴの製造方
法は図２の各製造工程におけるＦＥＴ断面図に示され
る。以下にこの製造方法について説明する。

【００１０】最初に、半絶縁性ＧａＡｓ半導体基板１１
上にノンドープのＧａＡｓバッファ層１２が形成される
（図２（ａ）参照）。このバッファ層１２の形成には、
ＭＢＥ（分子線エピタキシ）法やＯＭＶＰＥ（有機金属
気相エピタキシャル）法などの結晶成長技術が用いら
れ、後述するチャンネル層１３のキャリアの閉じ込め性
を向上させるため、Ｖ族原料とIII 族原料との各供給比
が制御されて導電型はｐ型に形成される。このＧａＡｓ
バッファ層１２のキャリア密度は、例えば２．５×１０
¹⁵［cm^-3］に設定される。

【００１１】次に、キャリア密度が４×１０¹⁸［cm^-3］
と高く、厚さが２００オングストロームと薄層化された
ＳｉドープＧａＡｓチャンネル層１３がバッファ層１２
上に形成される。引き続いて、このチャンネル層１３上
に導電型がｎ型でキャリア密度が１×１０¹⁵［cm^-3］以
下のノンドープＧａＡｓ層１４が１５０オングストロー
ムの厚さに形成される（同図（ｂ）参照）。これら各層
１３，１４の形成にも、ＭＢＥ法やＯＭＶＰＥ法などの
結晶成長技術が用いられる。

【００１２】次に、ノンドープ層１４上にキャリア密度
が４×１０¹⁸［cm^-3］で、厚さが５０オングストローム
のＳｉドープＧａＡｓ層であるドーピング層１５が形成
される。そして、このドーピング層１５上に導電型がｎ
型でキャリア密度が１×１０¹⁵［cm^-3］以下のノンドー
プ層１６が５００オングストロームの厚さに形成される
（同図（ｃ）参照）。これら各層１５，１６の形成に
も、上記と同様な結晶成長技術が用いられる。チャンネ
ル層１３上に形成されたノンドープ層１４、ドーピング
層１５およびノンドープ層１６はキャップ層５０を構成
するものである。また、このキャップ層５０におけるド
ーピング層１５の上記の厚さおよび不純物濃度は、基板
表面、すなわちキャップ層５０の表面の界面準位に起因
する表面空乏層によってドーピング層１５自身が空乏化
され、かつ、この表面空乏層がチャンネル層１３にまで
広がらないものとなっている。

【００１３】次に、このような積層構造を持つエピタキ
シャルウエハ上に、蒸着技術、リソグラフィ技術および
エッチング技術等を用いてゲート電極１７が形成され
る。その後、ゲート電極１７の側壁に酸化物等が形成さ
れ、この酸化物等をマスクにして基板表面にＳｉイオン
が選択的にイオン注入される。このイオン注入により、
ｎ⁺ 型のＳｉイオン注入層１８，１９が形成される（同
図（ｄ）参照）。この際、ドレイン側のイオン注入層１
８はゲート電極１７から遠ざけられた位置に形成され
る。

【００１４】最後に、同様な蒸着技術やリソグラフィ技
術等が用いられ、各イオン注入層１８，１９にオーミッ
ク接触してドレイン電極２０，ソース電極２１が形成さ
れる。この電極形成により、図１に示される構造のＭＥ
ＳＦＥＴが完成されることになる。

【００１５】このような構造をした本実施例によるＭＥ
ＳＦＥＴにおいては、平坦なキャップ層５０上にゲート
電極１７が形成されており、プラナー構造のＭＥＳＦＥ
Ｔが形成されている。このため、ゲート電極部にリセス
構造を採用するＦＥＴが有する欠点、つまり、リセスエ
ッチングに起因する均一性，再現性の悪さにより製造歩
留まりが低下するといった欠点はない。

【００１６】次に、このような本実施例によるＭＥＳＦ
ＥＴの動作について、キャップ層５０にドーピング層を
有しない、通常のパルスドープ型ＭＥＳＦＥＴと比較し
つつ、図３〜図５を用いて以下に説明する。

【００１７】ここで、これら各図の（ａ）には本実施例
によるＭＥＳＦＥＴが示されており、第１図と同一部分
については同符号を用いてその説明は省略する。また、
これら各図の（ｂ）には公知のパルスドープ型ＭＥＳＦ
ＥＴが示されている。このパルスドープ型ＭＥＳＦＥＴ
は、ＧａＡｓ半導体基板３１上に本実施例によるチャン
ネル層１３と同様に薄いチャンネル層３２が形成されて
おり、このチャンネル層３２上には低不純物濃度のキャ
ップ層３３が形成されている。このキャップ層３３の両
端部には本実施例におけるイオン注入層１８，１９と同
様なイオン注入層３４，３５が形成されており、また、
本実施例における各電極と同様な相対的位置にゲート電
極３６，ドレイン電極３７およびソース電極３８が本実
施例の場合と同様に形成されている。なお、図４および
図５では図面の見易さから各符号を省略しているが、図
３の場合と同様な符号が各部位に付されている。

【００１８】図３は、これらＭＥＳＦＥＴの各ゲート電
極１７，３６に各ソース電極２１，３８に対して同一の
負のゲート電圧Ｖg が印加され、ゲート直下の空乏層が
チャンネルを完全に閉ざしている状態を表している。つ
まり、同図（ａ）の本実施例によるＦＥＴにおいてはゲ
ート電極１７の直下の斜線で図示される空乏層がチャン
ネル層１３を完全に閉ざし、同図（ｂ）の従来のＦＥＴ
においてもゲート電極３６の直下の斜線で図示される空
乏層がチャンネル層３２を完全に閉ざしている。ここ
で、各ＦＥＴにおけるゲート電極１７，３６とドレイン
電極側のｎ⁺ 型のＳｉイオン注入層１８、３４との間に
は、表面の界面準位に起因する表面空乏層が形成されて
いて、ゲート電極値下の空乏層と一体となっている。

【００１９】図４は、図３に示された状態の各ＦＥＴに
おいて、ゲート電圧Ｖg を浅い側に振っていった場合、
すなわち、絶対値の大きな負の値から絶対値の小さい負
の値に変化させた場合の各空乏層の状態を表している。
ゲート直下の各空乏層は各ゲート電極１７，３６に蓄積
される負電荷の減少に伴って浅くなり、各電流チャンネ
ル層１３，３２のチャンネルが開き出す。この状態でド
レイン電極２０，３７に適当な電圧が印加されると、各
ドレイン・ソース間には印加電圧に応じた電流が流れ始
める。

【００２０】図５は、図４の状態からさらにゲート電圧
Ｖg を各ＦＥＴについて同様に浅い側に振った場合の各
空乏層の状態を表している。ゲート電圧Ｖg の絶対値が
減少していってある値に達すると、図５（ｂ）に示され
る従来のＭＥＳＦＥＴでは、ゲート電極３６直下の空乏
層の深さと、チャンネル層３２にまで広がっているドレ
イン電極３７側の表面空乏層の深さとがほぼ等しくな
る。この結果、図４（ｂ）に示された短かった実効ゲー
ト長Ｌａは図５（ｂ）に示される長い実効ゲート長Ｌｂ
になる。これがいわゆる長ゲート効果が現れる。この長
ゲート効果により、従来のパルスドープ型ＭＥＳＦＥＴ
におけるトランスコンダクタンスｇm の値は低下し、高
周波特性が悪化してしまう。

【００２１】これに対して図５（ａ）の本実施例による
ＭＥＳＦＥＴにおいては、表面空乏層の基板表面から深
部へ向けての成長はドーピング層１５によって阻止され
ている。このため、ドレイン電極２０側のチャンネル層
１３は表面空乏層の影響を受けず、ゲート電極１７の直
下の空乏層のみがチャンネル層１３に影響している。従
って、実効ゲート長Ｌｃは変化せず、従来のパルスドー
プ型ＭＥＳＦＥＴのように長ゲート効果は現れない。こ
のため、チャンネル層１３に形成される電流チャネルが
完全に開き、電流が飽和するまで、トランスコンダクタ
ンスｇm の値は高いままに維持される。この結果、高周
波特性は良好な状態に保たれる。また、この際、ドーピ
ング層１５自身は表面空乏層によって完全に空乏化され
ているため、ゲート電極１７およびドレイン電極２０間
の絶縁性は低下しない。このため、本実施例によるＦＥ
Ｔにおいては、ドレイン耐圧を高いままに維持すること
が可能になっている。

【００２２】図６は、このようにゲート・バイアスを変
化させた場合における、トランスコンダクタンスｇm の
ゲート電圧依存特性を模式的に示すグラフである。同図
の横軸はゲート電圧Ｖg ［Ｖ］，縦軸はトランスコンダ
クタスｇm ［ms／mm］を示している。また、実線で示さ
れる特性曲線４１は本実施例によるＭＥＳＦＥＴの特
性、点線で示される特性曲線４２は従来のパルスドープ
型ＭＥＳＦＥＴの特性を表している。同図から理解され
るように、従来のＭＥＳＦＥＴにおいてはゲート・バイ
アスの浅い側、つまり、ゲート電圧が０［Ｖ］に近い側
でトランスコンダクタンスｇm の値が低下している。こ
れは、前述したようにゲート・バイアスの浅い側で長ゲ
ート効果が発生するからである。これに対して、本実施
例によるＭＥＳＦＥＴにおいては、ゲート・バイアスが
浅くなってもトランスコンダクタンスｇm の値は低下せ
ず、高いままの一定値に維持されている。

【００２３】ところで、この種のＦＥＴにおいては、高
いゲート耐圧Ｖ_bd、特に１０Ｖ以上のゲート耐圧Ｖ_bdを
有することが求められている。ゲート耐圧Ｖ_bdを高くす
るには、ノンドープ層１４、ドーピング層１５およびノ
ンドープ層１６からなるキャップ層５０の層厚を厚くす
ればするほど高まることが発明者らの実験により判明し
た。図７は、その実験結果を示すグラフであり、横軸に
キャップ層５０の厚さ、縦軸にゲート耐圧Ｖ_bdをとって
いる。この結果から判るように、１０Ｖ以上のゲート耐
圧Ｖ_bdを得るためには、キャップ層５０の層厚を４５０
オングストローム以上とすればよいことが判る。

【００２４】ところが、発明者らの実験によって、キャ
ップ層５０の層厚を厚くしてゆくと、トランスコンダク
タンスｇｍが単調減少してゆくことも判った。図８はそ
の実験結果を示すグラフであり、横軸にキャップ層の厚
さ、縦軸にトランスコンダクタンスｇｍをとっている。
このグラフからキャップ層の厚さが１２００オングスト
ロームを越えると、トランスコンダクタンスｇｍは１０
０ｍＳ／ｍｍ以下となってしまい、高出力ＭＥＳＦＥＴ
としての十分な利得が得られない。したがって、利得が
高く、その上ゲート耐圧Ｖ_bdの高い高出力ＭＥＳＦＥＴ
を得るには、キャップ層５０の層厚を４５０〜１２００
オングストロームとすることが望ましい。ちなみに、上
述した実施例では、キャップ層５０の層厚が７００オン
グストロームであり、２１０ｍＳ／ｍｍのトランスコン
ダクタンスｇｍ、１２Ｖのゲート耐圧Ｖ_bdが得られてい
る。

【００２５】

【発明の効果】以上説明したように本発明によれば、表
面空乏層の基板表面から深部へ向けてのひろがりはドー
ピング層によって阻止され、チャンネル層は表面空乏層
の影響を受けなくなり、ゲート電極下の空乏層のみがチ
ャンネル層に影響するようになる。このため、従来のＦ
ＥＴのようにゲート・バイアスの浅い側で長ゲート効果
を生じることがなくなり、高いトランスコンダクタンス
を保つことができる。また、この際、ドーピング層自身
は表面空乏層によって空乏化され、ゲート・ドレイン間
の絶縁性は低下しない。このため、本発明によれば、ド
レイン耐圧を高いままに維持しつつ、良好な高周波特性
を備え、高出力で高利得なＦＥＴを提供することが可能
になる。また、キャップ層の層厚を４５０〜１２００オ
ングストロームの範囲にすることにより、利得およびゲ
ート耐圧がバランスよく共に高い高出力ＭＥＳＦＥＴを
得ることができる。

【００２６】また、平坦なキャップ層上にゲート電極が
形成され、プラナー構造のＦＥＴが形成される。このた
め、リセス構造の有する欠点がなく、高集積化に適した
特性が均一なＦＥＴを得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＭＥＳＦＥＴの構造を
示す断面図である。

【図２】図１に示されたＭＥＳＦＥＴの各製造工程にお
けるＦＥＴの断面図である。

【図３】本実施例によるＦＥＴと従来のＦＥＴとにおい
て、チャンネルが空乏層によって完全に閉ざされている
状態を示すＦＥＴ断面図である。

【図４】本実施例によるＦＥＴと従来のＦＥＴとにおい
て、ゲート・バイアスが浅い側に振られた場合の空乏層
状態を示すＦＥＴ断面図である。

【図５】本実施例によるＦＥＴと従来のＦＥＴとにおい
て、ゲート・バイアスが図４の場合よりさらに浅い側に
振られた場合の空乏層状態を示すＦＥＴ断面図である。

【図６】本実施例によるＦＥＴおよび従来のＦＥＴの各
ドレインコンダクタンスｇm のゲート電圧Ｖg に対する
依存性を示すグラフである。

【図７】本実施例によるＦＥＴのキャップ層の層厚とゲ
ート耐圧Ｖ_bdとの関係を示すグラフである。

【図８】本実施例によるＦＥＴのキャップ層の層厚とト
ランスコンダクタンスｇｍとの関係を示すグラフであ
る。

【符号の説明】

１１…半絶縁性半導体基板（ＧａＡｓ）、１２…ノンド
ープバッファ層（ＧａＡｓ）、１３…チャンネル層（Ｓ
ｉドープＧａＡｓ）、１４…ノンドープ層（ＧａＡ
ｓ）、１５…ドーピング層（ＳｉドープＧａＡｓ）、１
６…ノンドープ層（ＧａＡｓ）、１７…ゲート電極、１
８，１９…Ｓｉイオン注入層、２０…ドレイン電極、２
１…ソース電極、５０…キャップ層。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 不純物濃度の高い薄層化されたチャンネ
   ル層と、このチャンネル層上に形成されたキャップ層と
   を備えて形成された電界効果トランジスタにおいて、 前記キャップ層は不純物が添加されたドーピング層を有
   し、このドーピング層の厚さおよび不純物濃度は、半導
   体基板表面の界面準位に起因する表面空乏層によって前
   記ドーピング層自身が空乏化され、かつ、この表面空乏
   層が前記チャンネル層にまで広がらない所定の厚さおよ
   び所定の不純物濃度であり、 前記キャップ層の層厚が４５０オングストローム以上、
   １２００オングストローム以下であることを特徴とする
   電界効果トランジスタ。