JPH0746315B2

JPH0746315B2 - 電子計算機の命令先読み制御方法

Info

Publication number: JPH0746315B2
Application number: JP61198720A
Authority: JP
Inventors: 勉住本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-08-25
Filing date: 1986-08-25
Publication date: 1995-05-17
Anticipated expiration: 2010-05-17
Also published as: JPS6354632A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電子計算機の命令読出し制御方法に係り、特に
メインメモリとその一部内容の写しを格納するバッファ
メモリを備えた電子計算機における命令の先読み制御方
法に関する。

〔従来の技術〕

電子計算機における処理の高速化の一つの方法としてバ
ッファ記憶方式がある。これはメインメモリ上の命令あ
るいはデータの一部の写しを高速バッファメモリに格納
しておき、所望の命令あるいはバッファメモリから読み
出すというものである。なお、目的の命令あるいはデー
タがバッファメモリに存在しない場合は、メインメモリ
からバッファメモリへブロック転送が行われる。

電子計算機における処理の高速化の他の方法としては命
令の先読み方式があるが、上記バッファメモリを備えた
電子計算機では、命令の先読みはバッファメモリに対し
て行われる。この種命令の先読み方式の従来技術につい
ては、例えば「日経エレクトロニクス」1979年12月24日
号の104〜130頁に“LSI技術の助けを借りてパイプライ
ン方式を強化した最高速の商用汎用コンピュータ”と題
して記載されている。

〔発明が解決しようとする問題点〕

従来の命令先読み方式においては、上記文献にも見られ
るように、多くのレジスタ、バッファメモリの半サイク
ル切替え制御、複雑な制御等が必要であり、コスト、開
発の難しさの問題があった。

本発明の目的は、バッファメモリを備えた電子計算機に
おいて、少ない金物量、簡単な制御で性能のよい命令の
先読み制御を実現しようとするものである。

〔問題点を解決するための手段〕

本発明は、バッファメモリに命令読出しの対象命令が存
在する場合にはバッファメモリから当該命令を読出す
が、バッファメモリに命令読出しの対象命令が存在しな
い場合には、該命令読出しの対象命令よりも先行する命
令を処理中でないときはメインメモリからバッファメモ
リへのブロック転送を起動し、該命令読出しの対象命令
よりも先行する命令を処理中のときはブロック転送を起
動しないで読出しを無効とするものである。

〔作用〕

バッファメモリに命令読出しの対象命令が存在する場合
には、先行する命令が処理中でも、該処理中の命令オペ
ランド読出しのバッファメモリ・アクセスの間隙をぬっ
てバッファメモリより命令を先読みする。一方、バッフ
ァメモリに命令読出しの対象命令が存在しない場合に
は、メインメモリからバッファメモリへのブロック転送
を必要とするが、該ブロック転送の実施を場合分し、先
行する命令が処理中の場合にはブロック転送を行わずに
命令の先読みを無効とし、先行する命令が処理中でない
場合、ブロック転送を実行して命令を先読み出しする。
ただし、先行する命令が分岐命令の場合には、該分岐命
令のターゲット命令である分岐先命令がバッファメモリ
に存在しない場合、分岐命令の処理の中で該分岐先命令
のブロック転送を実行する。これにより、少ない金物
量、簡単な制御で、性能のよい命令の先読出し処理が実
現する。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の一実施例のブロック図を示す。図で１
は本発明の一実施例のブロック図を示す。図で１はメイ
ンメモリ、２はメインメモリ１の写しを格納する高速ア
クセスタイムのバッファメモリ（BS）、３はBS2の登録
アドレスを保持するアドレスアレイ（AA）、４と５は共
に８バイトの命令バッファレジスタ（IBRA,IBRB）、６
と７はIBRA4とIBRB5の有効性表示子（IBVA,IBVB）であ
る。80はオペランドバッファレジスタ（OBR）である。
８は命令切出し回路、16は命令切出しポインタ（IP）、
９は切出した命令を保持する４バイトの命令レジスタ
（IR）である。10は命令アドレスレジスタ（NIA）、11
は命令読出しアドレスを計算するインクレメンタ（INC
A）、12はNIA10を更新するインクレメンタ（INCB）を示
す。14はオペランドアドレスレジスタ（ADR）である。1
7はオペランドアドレス制御回路である。50は命令処理
の制御を司どる制御回路（ICTL）を、51はAA3、BS2の制
御を行う制御回路（BCTL）を示す。70は命令のブロック
転送下でデコード成功の表示子（TS）である。

次に、動作を第２図により説明する。第２図（イ）は４
バイト長の命令がメインメモリ１に入っている状態を示
す。この写しがBS2にも入っており、該アドレスがAA3に
登録されている。

いま、命令アドレスがNIA10に、初期値として100番地を
セットして、命令実行スタートがかゝった場合について
説明する。

初期状態は、IBVA6,IBVB7が共に“0"である。即ち、IBR
A4,IBRB5が共に空状態である。スタート指示で、第２図
（ハ）の命令読出しステージが起動される。即ち、IC
TL50にて、NIA10の内容（100番地が入っている）をINCA
11にて第２図（ロ）の加算（本ケースはNIA＋０）を行
い、このアドレス（100番地）をセレクタ15を経由し
て、線22にてAA3に送る制御を行う。これと同時に、ICT
L50からBCTL51に制御線60にて、命令読出し指示（AI指
示）が出される。これを受けて、BCTL51では該アドレス
にてAA3の参照を行う。また、アドレス線22の８バイト
単位での偶・奇を示すビット値をフリップフロップIFP1
3にセットしておく。（本ケースでは、100番地ゆえ、IF
P13は“0"になる。）以上が、第２図（ハ）の第１サイクルのAIステージの
動作である。サイクルでは、LIステージの動作を行
う。このステージでは、ICTL50からBCTL51に、LIステー
ジの指示が出される。これを受けたBCTL51では、AIステ
ージでのAA3の参照結果に基づいて、100番地がAA3に登
録されていれば、BS2から該命令を８バイト読出して、I
BRA44及びIBRB5に送る。同時にICTL50に、線61を通じて
その旨の報告を行う。これにより、ICTL50では、事前に
セットしてあったIFP13の値（本ケースでは“0"）に従
い、IBRA4に８バイトのデータを取込み、同時にIBVA6を
“1"にセットする。

もし、100番地がAA3に登録されていなければ、BCTL51は
該アドレスをメインメモリ１に送り、メインメモリ１か
らBS2へブロック転送を行う。そして、アドレスをAA3に
登録する。この間、BCTL51からのブロック転送指示で、
ICTL50は動作を一時停止する。このブロック転送は後
で、詳述する。

以上のようにして、AI−LIステージによりIBRA4に８バ
イトの命令がセットされる。

一方、スタートと同時に、ICTL50では、第２図（ハ）に
示すように、サイクルからのＤステージが起動され
る。これは、命令解読ステージであり、IBRA4,IBRB5か
ら命令切出しポインタIP16に従って、命令切出し回路８
にて命令（命令（１））を切出してIR9にセットし、さ
らにそのオペランドをアドレス制御回路17に送り、この
中でオペランドアドレスを算出し、結果をADR14にセッ
トする。このＤステージは、サイクルではまた命令読
出しが成功していないからＤステージ失敗となる。サイ
クルでも同様である。そして、命令がIBRA4に取込み
れた後のサイクルにてＤステージは成功する。この
時、IP16は初期状態“0"になっている（100番地スター
トゆえ）ため、IBRA4の先頭４バイトがIR9に切出されて
セットされる。この切出し後、IP16は、命令長分だけ更
新されて“4"がセットされる。

ICTL50では、サイクルのＤステージが成功したので、
サイクルではＡステージを起動する。即ち、オペラン
ドアドレスをADR14から、セレクタ15を経由してAA3に送
る。同時に、BCTL51にＡ動作を指示する。BCTL51では、
該アドレスでのAA3の参照動作を行う。次のサイクル
では、Ｌ動作がICTL50からBCTL51に指示され、BCTL51で
は、該アドレスがAA3にあれば、対応するデータをBS2か
ら読出し、OBR80にセットし、AA3になければブロック転
送処理が行われる。次のサイクルでは、ICTL50からマ
イクロプログラム制御回路に指示が出されて、マイクロ
プログラムに従った動作が行われる。

次命令（命令（２））のＤステージはサイクルでICTL
50にて開始される。これは、命令（１）の命令コードを
みて、命令（１）のＥステージが１マシンサイクルで完
了することを認確して開始するものである。もし、Ｅが
２サイクル以上の命令においては、最終Ｅステージの直
前のステージにて、マイクロプログラムによる次命令の
Ｄステージ起動がICTL50に出される。

以上のようにして、次々と命令が処理されていく。命令
（２）のＤステージ成功時に、IBVA6は“0"にリセット
される。（IBRA4を使い切ったゝめ）一方、命令読出し第２図（ハ）の，サイクルのAI−
LI以降は、以下のように行われる。

即ち、サイクルの先頭では、まだＤステージが成功し
ていないので、サイクルにて再度AIステージを起動す
る。但し、このときのINCA11の動作は第２図（ロ）に示
すように、IBVA6が“1"のため、NIA＋８（即ち、108番
地）が出力される。このアドレスにてAA3が参照され
る。一方、IFP13は“1"にセットされる。

サイクルの終りでＤステージ成功状態になると、サイ
クルではLp指示がICTL50からBCTL51に出される。この
Lp指示を受けたBCTL51は、AA3の参照結果で以下の動作
を行う。即ち、該アドレス（108番地）が、AA3上にあれ
ば該当データ（命令）をBS2から読出して命令バッファ
に送るが、もしAA3上になければ何もしない。つまり、
ブロック転送を発生しない。

今、108番地がAA3上にあるとすると、BS2から読出した
８バイトの命令はIFP13が“1"のため、IBRBに取込ま
れ、同時にIBVB7が“1"にセットされる。

NIA10は、命令処理のＬステージにて、INCB12にて、命
令長だけ加算される。即ち、100に４が加えられ、サイ
クルで104に更新される。分岐命令時は、分岐先アド
レスがADR14からのパスでNIA10にセットされる。次にIC
TL50にて、Ａステージのサイクルの次サイクルで次
の命令読出しが起動される。このときは、先行命令
（１）のＡ〜Ｅステージ中であるため、ICTL50にて、次
サイクルでAp指示が出される。アドレスは第２図
（ロ）により116である。

これは、先行命令（１）のＥステージが完了していない
ときの命令先取り指示であり、AIステージとの差は、Ap
の次ステージは必ずLpステージになり、ApステージのAA
3の参照の結果、該命令アドレスがAA3にないことが判明
しても、次命令（２）のＤステージの成功、不成功に拘
らずブロック転送は起動されない。

Ap−Lpは、先行制御用命令先取りとして、第２図（ハ）
の，，，で起動される。

然るに、命令先取り動作のAp−Lpをみてみると、第２
図（ロ）に従い、のAIのアドレスは、NIA＋16、即
ち、104＋16＝120番地であり、IP16は“0"を指してい
る。Lpステージ（第サイクル）でBS2から読出してき
た８バイトの命令（アドレス120番地）は、IP16が“0"
のため、IBRA4に取込もうとする。然るに、IBVA6が“1"
のまゝのため、IBRA4には取込めず、読出したダータ
（命令）は捨てられる。

このようにして、第２図（ハ）に示すように命令が処理
されてゆく。

分岐命令での分岐成功のように、命令アドレスがシーケ
ンシャルに更新されない場合は、IBVA6,IBVB7は共に一
担“0"にリセットされた後、新しく読出された命令がIB
RA4,IBRB5にセットされる。この読出しは、分岐命令タ
イプによっては、オペランド読出しとしてBS2から読出
されたデータが、命令読出しに化かされて、そのまゝIB
RA4またはIBRB5に取込まれる。詳細は公知の技術につき
省略する。

次に、命令先取りAp−Lpで該当アドレスがAA3上になか
った場合について述べる。このときは該命令読出しは失
敗とする。そして、新たにAp−Lpを起動しても、（オペ
ランドの読出しでのブロック転送で該命令が同じブロッ
クのために持ってこられる場合を除いて）成功はしな
い。そのうちに、IBRA4,IBRB5上の先取り命令を使い切
ると、第３図（イ）に示すように、命令（２）のステー
ジの先行制御を失敗し、命令（１）終了後、改めて命令
読出しがAI−LIの形で起動され、命令（２）がブロッ
ク転送により読出されることになる。

ブロック転送では、メインメモリ１から64バイト（以
下、バイトはＢと略す）がBS2に転送されて書込まれ
る。この時、パス20を8Bとすると、８回に分けて転送さ
れてくる。従って、データの転送順は、所望の8Bが一番
目に転送されるとは限らない。ブロック転送中は、所望
の8BがBS2に届くまでは、ICTL50は待ち状態となる。所
望の8Bが転送されてくると、ICTL50は再び動き出し、命
令処理のＤステージを起動する。これ以降の処理は、命
令アドレスの値、次命令の処理タイプによる異なってく
る。

ブロック転送での所望の8Bデータがメモリ１から転送さ
れたとき、該データ（８バイト）は、BS2に書込まれる
とともにそのまま、IFP13の値により、IBRA4（IFP13が
“０の時）または、IBRB5（IFP13が“1""の時）にも取
込まれる。同時に、IFP13の値が“0"の時はIBVA6が“1"
に、IFP13が“1"の時はIBVB7が“1"にセットされる。こ
の状態でICTL50は、Ｄステージを起動するが、このＤス
テージが成功（即ち、次命令が全て命令バッファ上に入
っている）したときは、このＤステージでTS70を“1"に
セットする。そして、Ａステージを起動する。このＡス
テージでは、オペランドをメモリアクセスする命令と、
オペランドをメモリアクセスしない（例えばレジスタの
データを用いる）命令とで動作が異なってくる。メモリ
アクセスしない命令では、Ａステージの次にＬステージ
に入力、引続いてＥステージ（即ち、命令の演算処理）
に入る。そして、この命令処理の裏でAp−Lpが起動され
るが、このAp−Lp動作は、ブロック転送処理が完了して
いなければ無視されて、見かけ上、Ap起動がなかったか
のように（即ち、待ち状態は起きずに）命令処理は継続
されていく。

第３図（イ）を更に詳述する。AI−LIステージによ
り、ブロック転送が行われ、データが8Bずつ８回転送さ
れてBS2に書込まれる。今、所望の8Bが、にて転送さ
れてくると、該データはBSに書込まれると同時に、そ
のままIBRA4にも取り込まれ、IBVA6が“1"にセットされ
る。そして、命令（２）はＤステージ成功となり、TS70
を“1"にセットする。このTS70は、ブロック転送終了時
に“0"にリセットされる。命令（２），命令（３）は共
にオペランドとしてBS2をアクセスしない命令ゆえ、命
令ステージＤ−Ａ−Ｌ−Ｅと流れるが、命令（４）はオ
ペランドがメモリアクセスを必要とすると、命令（４）
のＤステージ終了後に、ブロック転送の完了待ち状態と
なり、命令（３）のＥステージ、命令（４）のＥステー
ジが、ブロック転送完了まで待される。ブロック転送が
完了すると、命令（４）のオペランドのBS2アクセスが
Ａ−Ｌステージとして処理され、命令（３）のＥステー
ジも実行される。

また、命令のブロック転送時、所望の8Bデータが来て
も、Ｄステージが不成功になるときがある。例えば、デ
コード対象命令が8B境界をクロスしている場合である。
このときは、所望の8Bデータ（これを、ターゲットアド
レスの指す8Bと言う）に隣接したアドレス（ターゲット
アドレス＋８）の指す8Bデータが転送されてきて、これ
がIFP13の指す反対側のIBRA4またはIBRB5に取込まれた
時点でＤステージが成功となる。このＤステージが成功
するまで、命令制御ステージはＤステージが連続するこ
とになる。第３図（ロ）にこのケースを示す。ブロック
転送のデータで所望の8Bが、データでターゲットア
ドレス＋８のデータが転送されて来たケースである。命
令（３）は、オペランドがBS2へアクセスするたる、待
ち状態が発生している。

次に、命令のブロック転送が完了しても、Ｄステージが
成功しない場合を説明する。この場合はデコード対象命
令が64B境界をまたがって存在しているケースである。
このケースでは、ブロック転送の完了後、改めてAIステ
ージを起動する。即ち、TA70が“0"のまゝ、命令読出し
のブロック転送が終了する場合、終了時のAIステージを
開始する。このAI−LIにより、デコード対象命令の未フ
ェッチ分がBS2から命令バッファ４または５にフェッチ
される。このとき、再び、該当ブロックがBS2の中にな
ければ、ブロック転送が起動される。

次に、分岐命令のターゲット命令（分岐成功時の分岐先
命令）の読出しで、該ブロックがBS2にないときの動作
について述べる。この場合は、分岐命令の完了を待たず
に分岐命令自身のＡ−Ｌステージ（これは本来、オペラ
ンドステージであるが、分岐命令ではターゲット命令の
フェッチ動作となる）にて、ターゲット命令のブロック
転送を行う。第４図（イ）にこの例を示す。分岐命令の
分岐成功、不成功はＬステージにて判定する。分岐成功
で且つ、ターゲット命令がBS2にないと、ブロック転送
を起動し、データにてターゲット命令がフェッチされ
ると、分岐命令自身のＥステージ及びターゲット命令の
Ｄステージを起動する。

第４図（ロ）には、ターゲット命令がブロック境界をま
たがるケースについて図示してある。この時は、ブロッ
ク転送終了後、改めてターゲットアドレス＋８のアドレ
スにて、AI−LIステージが起動される。

また、マイクロプログラムで制御するＥステージが１サ
イクルで終らないときは、第５図に示すように、マイク
ロプログラム指示で命令読出しや、次命令（２）のＤ
ステージが起動される。

本実施例では、命令バッファレジスタは８バイトが２本
としたが、これは任意の構成でも適用できることは明白
である。

また、実行制御は、基本命令処理で２マシンサイクルず
らして次命令を起動するとしたが、これは１マシンサイ
クルまたは３マシンサイクル以上ずらしてもよい。な
お、１マシンサイクルずらす場合、オペランドの読出し
が必要で、且つ、演算サイクルが１マシンサイクルの命
令が連続するとき、バッファメモリは毎サイクルがオペ
ランド読出しで占有されて、命令先取りアクセスが行わ
れないことになる。しかし、オペランドのバッファメモ
リアクセスが不要な命令（例えば、レジスタ−レジスタ
オペランド同士の演算命令）が一つでも現われると、そ
のＡ−Ｌステージそのものが、Ap−Lpステージとして動
作させることができる。

上記実施例では、命令ブロック転送のデータは、連続し
て転送されるとしたが、これはメモリ構成によっては途
中で途切れることがある。また、所望データは常に先頭
に転送されてくるような構成でも本発明は適用されるこ
とは明らかである。また、転送ピッチは１マシンサイク
ルとしたが、任意のピッチで転送する場合でも、またデ
ータ幅、ブロック・サイズが任意の場合にも、本発明の
実施は可能である。

また、ステージはＤ−Ａ−Ｌ−Ｅとしたが、これは任意
でもよい。例えば、ＤはＤ−Ｍと２つのステージ（Ｄは
デコード、Ｍはオペランドアドレス計算）に分けて行
い、次命令とは２ステージずらして流す場合にも適用で
きる。

〔発明の効果〕

以上述べたように、本発明によれば、命令の先取りを、
先行命令のオペランドのメモリアクセスを乱さないよう
に間隙をぬってバッファメモリをアクセスして行い、命
令がバッファメモリ上にないときは、先行命令の処理の
有無によってブロック転送を起動するか無効とするかの
場合分けを行うことにより、先行する命令を処理中で、
この先行命令によるバッファアクセスが発生していたと
しても、命令先取りのブロック転送は抑止されるため、
バッファメモリ上での制御および命令系レジスタでの制
御が簡単になり、性能の良い命令読出し処理を実現でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の基本動作を説明する図、第３図は命令のブロック転
送処理の動作を説明する図、第４図は分岐命令の動作を
説明する図、第５図は演算サイクルが１サイクルで終ら
ない場合の動作を説明する図を示す。１…メインメモリ、２…バッファメモリ、３…アドレス
・アレイ、4,5…命令バッファ、6,7…命令バッファ有効
性表示子、８…命令切出し回路、９…命令レジスタ、10
…命令アドレスレジスタ、11…アドレスインクレメン
タ、70…命令のブロック転送下のデコード成功の表示
子。

Claims

【特許請求の範囲】

【請求項１】メインメモリと該メインメモリの一部内容
の写しを格納するバッファメモリを備えた電子計算機に
おける命令の先読み制御方法であって、バッファメモリに命令読出しの対象命令が存在する場合
には該バッファメモリから当該命令の読出しを行い、バッファメモリに命令読出しの対象命令が存在しない場
合には、該命令読出しの対象命令よりも先行する命令を
処理中でないときはブロック転送を起動して、メインメ
モリから当該命令のブロックを読み出してバッファメモ
リへ転送し、前記命令読出しの対象命令よりも先行する
命令を処理中のときは前記ブロック転送を起動しないで
読出しを無効とする、ことを特徴とする電子計算機の命令先読み制御方法。
【請求項２】特許請求の範囲第１項記載の電子計算機の
命令先読み出し制御方法において、命令読出しの対象命
令が分岐命令のターゲット命令である分岐先命令で、該
分岐先命令がバッファメモリに存在しない場合には、前
記分岐命令のオペランド読出し処理としてブロック転送
を起動することを特徴とする電子計算機の命令先読み制
御方法。