JPH0746333B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、特にデータ処理装置に
おけるメモリアクセスの競合制御方式に関する。

〔従来の技術〕

データ処理装置での入出力装置において、チャネルDAT
（Dynamic Address Translation）を実現するには、 （１） 入出力処理装置内部にアドレス変換のための専
用ハードウェア（アドレス変換バッファ等）を持つ方
式、 （２） 入出力処理装置内部に専用ハードウェアを持た
ずに全てのアドレス変換プロセスをファームウェアで管
理する方式、 （３） 中央処理装置内に存在するアドレス変換バッフ
ァを利用する方式、 の３種の方式が考えられる。

（１）の方式は、ハードウェア量の増加およびバッファ
内容一致のための制御の複雑化が生じるという問題点が
ある。

また、（２）の方式では、論理アドレスを実アドレスに
変換するのに要する時間が多大になるという問題点があ
る。

これらの問題点を取り除いた方式が、（３）の方式であ
る。（３）の方式を採用する入出力処理装置を半独立型
入出力処理装置と呼ぶ（例えば、特願昭58−101173号参
照）。

半独立型入出力処理装置を有するデータ処理装置におい
て、チャネル数の増加に伴い入出力処理装置を増加しよ
うとする場合、第２図（ａ）〜（ｃ）に示すような構成
がとられる。

しかし、第２図（ａ）に示すように、主記憶装置（MM
U）１−ａが接続された共通バスに中央処理装置（CPU）
２−ａおよび接続装置４−ａを介して複数台の入力出力
処理装置（IOP0およびIOP1）３−1aおよび３−2aを接続
する構成のデータ処理装置では、データ転送能力の低下
が生じるという問題点がある。

また、第２図（ｂ）に示すように、主記憶装置（MMU）
１−ｂが接続された共通バスに複数台の中央処理装置
（CPU0およびCPU1）２−1bおよび２−2bならびに同数台
の入出力処理装置（IOP0およびIOP1）３−1bおよび３−
2bをそれぞれ接続する構成のデータ処理装置では、ハー
ドウェア量が著しく増加するという問題点がある。

ところで、入出力処理装置内では、高速な入出力装置
（例えば、磁気ディスク）から低速な入出力装置（例え
ば、ラインプリンタ、フロッピーディスク）までの全て
のサービスを司るので、高速入出力装置のサービスは低
速入出力装置のサービスに優先して行われなければなら
ない。一般に、この要求は割込み技術を用いることによ
って実現されている。すなわち、各入出力処理装置内部
では、常に最も優先度の高い処理が実行されている状態
にある。

ここで、第２図（ｃ）に示す構成を有するデータ処理装
置を考えると、主記憶装置（MMU）１−ｃが接続された
共通バスに中央処理装置（CPU）２−ｃおよび接続装置
４−ｃを介して複数台の入出力処理装置（IOP0およびIO
P1）３−1cおよび３−2cが接続されているので、各入出
力処理装置３−1cおよび３−2cが送出するメモリアクセ
ス要求は、その入出力処理装置３−1cまたは３−2cで処
理されている最高優先度の要求である。一方、各入出力
処理装置３−1cおよび３−2c間の優先順位は、予め入出
力処理装置３−1cおよび３−2c毎に定められている。

〔発明が解決しようとする問題点〕

上述した従来の第２図（ｃ）に示すデータ処理装置は、
各入出力処理装置間の優先順位が予め入出力処理装置毎
に定められているので、複数台の入出力処理装置からの
メモリアクセス要求が競合した場合には、必ずしも優先
度の高い要求が受け付けられるとは限らず、低優先度
（サービスコード処理等）のメモリアクセス要求が高優
先度（データチェイン処理）のメモリアクセス要求に優
先して処理される場合が生じるという欠点がある。

また、入出力処理装置と主記憶装置との間のデータ転送
がかならず接続装置および中央処理装置を介して行われ
るので、データ転送が遅くなるという欠点がある。

本発明の目的は、上述の点に鑑み、優先度に従って処理
を行う入出力処理装置が複数存在し共通の主記憶装置を
同時にアクセスしつつ処理を行うデータ処理装置におい
て、メモリアクセス要求の優先度を処理内容に応じて変
化させ真に緊急であると認められる処理が最優先で処理
されるようにするとともに、入出力処理装置と主記憶装
置との間のデータ転送が高速に行われるようにしたデー
タ処理装置を提供することにある。

〔問題点を解決するための手段〕

本発明のデータ処理装置は、アドレスバスとコマンドバ
スとデータバスとに接続された主記憶装置、中央処理装
置および複数の入出力処理装置ならびにこれら入出力処
理装置に接続された複数の入出力装置を有するデータ処
理装置において、前記入出力処理装置は複数の実行レベ
ルを有するマイクロプログラムにより制御される入出力
処理装置であって、前記中央処理装置および前記複数の
入出力処理装置がアドレス線とコマンド線と制御線とに
よって共通に接続され前記複数の入出力処理装置からの
要求の中からマイクロプログラムの実行レベル情報に基
づいて要求を選択する選択手段およびこの選択手段によ
り選択された要求を前記アドレス線と前記コマンド線と
前記制御線とを用いて前記中央処理装置に依頼する依頼
手段を有する接続装置と、この接続装置からの依頼に応
じて前記アドレス線上のアドレスが論理アドレスである
場合には論理アドレスを実アドレスに変換するアドレス
変換手段、前記アドレスバス上にアドレス情報を設定す
るアドレス情報設定手段および前記アドレスバスと前記
コマンドバスと前記データバスとを介して前記主記憶装
置をアクセスするアクセス手段を有する前記中央処理装
置と、データ転送以外のメモリアクセス処理を前記アド
レス線と前記コマンド線と前記制御線とを用いて前記接
続装置に送出する送出手段、前記実行中のマイクロプロ
グラムの実行レベル情報を前記接続装置に送出する送出
手段、前記データバス上のデータを取り込むデータ取込
み手段、前記データバス上に前記主記憶装置に書き込む
べきデータを設定するデータ設定手段、前記アドレスバ
ス上のアドレス情報を取り込むアドレス情報取込み手段
および前記アドレスバスと前記コマンドバスと前記デー
タバスとを介して前記主記憶装置をアクセスするアクセ
ス手段を有する前記入出力処理装置とを含み、前記入出
力処理装置が前記中央処理装置からアドレス変換結果を
受け取り、実アドレスにより前記主記憶装置を直接アク
セスすることにより、前記中央処理装置と前記接続装置
をバイパスすることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。本
実施例のデータ処理装置は、主記憶装置（図示せず）が
主記憶インタフェース９−ａを介してアドレスバス９−
１、コマンドバス９−２およびデータバス９−３に接続
され、これらアドレスバス９−１、コマンドバス９−２
およびデータバス９−３が中央処理装置10および接続装
置11を介して２台の入出力処理装置12および13に接続さ
れ、これら入出力処理装置12および13がそれぞれ複数台
の入出力装置（図示せず）に接続されて構成されてい
る。また、入出力処理装置12および13は、データ線12−
ａおよび13−ａならびにアドレス線９−ｂおよび９−ｃ
を介してデータバス９−３ならびにアドレスバス９−１
にそれぞれ接続されている。

中央処理装置10は、主記憶インタフェース９−ａの制御
を行うメモリバッファリングユニット（MBU）10−１
と、論理アドレスを実アドレスに変換するアドレス変換
ユニット10−２とから構成されている。メモリバッファ
リングユニット10−１とアドレス変換ユニット10−２と
は、信号線10−1a〜10−1dを介して接続されている。

接続装置11は、メモリアクセス要求の優先度判定を行う
メモリリクエスト制御部11−１と、メモリリクエスト制
御部11−１により選択された入出力処理装置からの主記
憶アドレスを選択するアドレスセレクタ11−２と、メモ
リリクエスト制御部11−１により選択された入出力処理
装置からのコマンドを選択するコマンドセレクタ11−３
とから構成されている。メモリリクエスト制御部11−１
は、指示線10−9aおよび10−9bを介してメモリバッファ
リングユニット10−１に接続され、リクエスト線10−2d
およびアクセプト線10−2eを介してアドレス変換ユニッ
ト10−２に接続されている。アドレスセレクタ11−２
は、アドレス線10−2aを介してアドレス変換ユニット10
−２に接続されている。コマンドセレクタ11−３は、コ
マンド線10−2cを介してアドレス変換ユニット10−２に
接続されている。

入出力処理装置12は、メモリアクセス処理を行うメモリ
アクセスユニット12−１と、マイクロプログラムを格納
する制御記憶を含みマイクロプログラムの制御を行うマ
イクロプログラム制御ユニット12−２と、算術演算およ
び論理演算を行う演算ユニット12−３と、主記憶装置と
共通バスとを介してデータ転送を行うバスを持ちデータ
転送を行うデータ転送制御ユニット12−４と、それぞれ
入出力装置（図示せず）に接続されている入出力ポート
12−5a〜12−5hとから構成されている。

メモリアクセスユニット12−１は、メモリアクセス制御
部12−1aと、ライトバッファ（WB）12−1wと、リードバ
ッファ（RB）12−1cと、アドレスレジスタ（LAR）12−1
dと、コマンドレジスタ（CMR）12−1eと、アンドゲート
12−1fと、実アドレスレジスタ（ABR）12−1oとから構
成されている。メモリアクセス制御部12−1aは、制御線
11−1a〜11−1cおよびリクエスト線12−1gを介してメモ
リリクエスト制御部11−１に接続されている。実アドレ
スレジスタ12−1oは、アドレス線９−ｂを介してアドレ
スバス９−１に接続されている。アンドゲート12−1fお
よびリードバッファ12−1cは、データ線12−ａを介して
データバス９−３に接続されている。アドレスレジスタ
12−1dは、アドレス線12−1hを介してアドレスセレクタ
11−２に接続されている。コマンドレジスタ12−1eは、
コマンド線12−1jを介してコマンドセレクタ11−３に接
続されている。

マイクロプログラム制御ユニット12−２は、マイクロプ
ログラム実行レベルレジスタ（CLV）12−2aを含み、こ
のマイクロプログラム実行レベルレジスタ（CLV）12−2
aは制御線12−1bを介してメモリリクエスト制御部11−
１に接続されている。

入出力処理装置13は、入出力処理装置12と同一の論理構
造を有するので、対応する部分には符号先頭の12を13に
置き換えた符号を付してその詳しい説明を省略する。な
お、符号11−1d〜11−1fは、メモリリクエスト制御部11
−１と入出力処理装置13のメモリアクセス制御部13−1a
とを接続する制御線を示す。

入出力処理装置12および13は、マイクロプログラムによ
って制御され、マイクロプログラムは５段階の実行レベ
ルを有し、処理内容に従って予め定められた実行レベル
に割り込む。

第４図を参照すると、マイクロプログラム実行レベルと
処理内容との関係は、レベルが０、１、２、３および４
のときに処理内容がそれぞれエラー処理、高優先度デー
タチェイン処理、高優先度サービスコード処理、低優先
度サービスコード処理およびスタートI/O処理またはプ
ロセッサ間通信となる。

レベルは優先順位を持っており、レベル０が最高優先度
を持ち、以下レベル１、２、３および４の順に低くな
る。実行中のマイクロプログラムのレベルは、マイクロ
プログラム制御ユニット12−２および13−２内のマイク
ロプログラム実行レベルレジスタ（CLV）12−2aおよび1
3−2aに格納される。

第５図を参照すると、マイクロプログラム実行レベルレ
ジスタ12−2aおよび13−2aとレベルとの関係は、レベル
レジスタ12−2aおよび13−2aの値が00、01、10および11
のときにレベルがそれぞれ０または１、４、３および２
となる。

第６図を参照すると、チャネルプログラムの先頭アドレ
スと起動すべき入出力装置を示す情報とを記憶する主記
憶装置の通信領域には、第１語に物理チャネル番号およ
び論理チャネル番号が格納され、第２語にチャネルプロ
グラム先頭アドレスが格納される。

第７図を参照すると、チャネルプログラムは、ヘッダ部
第１語ないし第４語、入出力処理装置番号（IOP番
号）、物理チャネル番号および論理チャネル番号からな
るヘッダ部と、コマンド、フラグ、カウントおよびアド
レスからなるチャネルコマンドとを含んでいる。

次に、このように構成された本実施例のデータ処理装置
の動作について説明する。

中央処理装置10は入出力要求に遭遇すると、主記憶装置
内に一連の入出力（I/O）動作を規定するチャネルプロ
グラムと呼ばれる指令語を作成し、このチャネルプログ
ラムの先頭アドレスと起動すべき入出力装置を示す情報
とを主記憶装置の通信領域として予め定められた番地
（中央処理装置10と入出力処理装置12および13との間の
約束で定められる）に書き込んだ後、中央処理装置10−
接続装置11−入出力処理装置12または13と繋がる制御線
（図示せず）によって入出力処理装置12または13に通知
される。入出力装置を示す情報は、物理チャネル番号お
よび論理チャネル番号と呼ばれる。このとき、どの入出
力処理装置に通知するかはチャネルプログラムのヘッダ
部に含まれるIOP番号によって指定される。

入出力処理装置12および13は、通知信号（チャネルリク
エスト）の常時チェックしており、I/O要求を認識する
と通信領域を読み出す。

この読出し操作は、例えば入出力処理装置12を例にとる
と、次のようにして行われる。まず、マイクロプログラ
ムは演算ユニット12−３を用いて先頭アドレスと物理チ
ャネル番号および論理チャネル番号との格納エリアのア
ドレスを発生させ、内部バス12−10を介してアドレスレ
ジスタ12−1dにロードする。次に、メモリアクセス制御
部12−1aに指示しリクエスト線12−1gを使用して接続装
置11にメモリアクセス処理要求を送出すると同時に、メ
モリコマンドをコマンドレジスタ12−1eにセットする。
この場合、メモリコマンドは絶対アドレスモードの読出
しを指示する。以上の動作はマイクロプログラムの制御
の下に行われる。

接続装置11は、メモリリクエスト制御部11−１で入出力
処理装置12からの要求が受付可能か否か、すなわち現在
処理中の要求が存在するか否かを判断し、かつ他の入出
力処理装置13からの要求がなければ、制御線11−1aを介
して受付け可能であることを報告し、さらにアドレスセ
レクタ11−２およびコマンドセレクタ11−３により入出
力処理装置12からのアドレスとコマンドとを選択し、中
央処理装置10にアドレス線10−2aとコマンド線10−2cと
を介して送るとともに、リクエスト線10−2dを１にして
メモリアクセス処理を要求する。入出力処理装置12は、
制御線11−1aを介して要求が受け付けられたことを知る
と、リクエスト線12−1gを０にして要求の送出を止め
る。

中央処理装置10は、リクエスト線10−2dに対してアクセ
プト線10−2eを介して応答する。さらに、接続装置11か
らアドレス線10−2aを介して送られたアドレスとコマン
ド線10−2cを介して送られたコマンドとをアドレス変換
ユニット10−２を経由してメモリバッファリングユニッ
ト10−１に送出し、メモリアクセスを行う。このとき、
アドレスの絶対化は行われない。

データバス９−３上に主記憶装置から読出しデータが出
力されると、メモリバッファリングユニット10−１は指
示線10−9aを介してデータの取込みを指示する。この指
示信号は、メモリリクエスト制御部11−１により受け継
がれ、指示線11−1bを介してメモリアクセス制御部12−
1aに達する。さらに、リードバッファ12−1cにデータ線
12−ａを介してデータを取り込むように指示線12−1l上
に信号が出力される。

以上により、通信領域第１語の読出しは完了する。

次に、アドレスレジスタ12−1dの内容を１語分だけ増加
させたアドレスを再び演算ユニット12−３を使って計算
し、このアドレスをアドレスレジスタ12−1dにロードし
て通信領域の第２語を読み出すための操作を行う。この
第２語の読出しに先き立って、リードバッファ12−1cの
内容は他のエリアに退避させておく。

通信領域の第１語に含まれる論理チャネル番号に相当す
る入出力ポートの特定のインタフェース信号を“1"とす
ることによって、入出力装置にI/O動作の起動がなされ
たことを通知してスタートI/O命令は完了する。

これまでの説明では読出しアクセス要求についてのみ述
べたが、書込みアクセス要求の場合においても同様の手
順で行われ、異なるのはデータバス９−３上のデータを
リードバッファ12−1cに取り込むのではなく、メモリバ
ッファリングユニット10−１の指示線10−9bからメモリ
リクエスト制御部11−１および指示線11−1cを介してメ
モリアクセス制御部12−1aに達した信号が指示線12−1k
を介してアンドゲート12−1fを開き、ライトバッファ12
−1wの内容がデータバス９−３上に出力され、主記憶装
置に書き込まれることだけである。

入出力装置は入出力インタフェース上の起動信号を認知
しかつ新しいチャネルプログラムの実行が可能な状態に
あるならば、入出力処理装置12に対しチャネルプログラ
ムの実行開始を指示するサービスコードと呼ばれる指令
語を送る。サービスコードは一時的に入出力ポート12−
5aないし12−5hに蓄えられ、第３図に示すようにサービ
スコードの機能に応じたレベル１〜３の割込みを発生さ
せる。本例の実行開始指示サービスコード処理の場合
は、レベル３の割込みを発生させる。このとき、下位レ
ベルであるレベル４でのスタートI/O処理は中断され、
レベル３での処理が完了した時点で再開される。もし、
レベル３の処理中に上位レベルの割込み（例えば、別な
物理チャネルからのデータチェイン処理はレベル１の割
込みとなる）があった場合には、レベル３の処理がさら
にレベル１の処理によって割り込まれる。

入出力処理装置12は、チャネルプログラム開始のサービ
スコードを受け取ると、論理チャネル番号とチャネルプ
ログラムの第１語の第２語との合計のバイトのデータと
を入出力装置に転送する。以下にその手順を示す。

通信領域の第２語であるチャネルプログラムの先頭アド
レスは、チャネルDAT機能を有するデータ処理装置にお
いては、論理アドレス（仮想記憶中のアドレス）で表現
されているのが普通である。したがって、転送すべきデ
ータ（いまの場合、チャネルプログラムの先頭アドレス
に0F_H（下付きのＨは16進数を示す。以下同様）を加え
たアドレスから９バイトのデータ）の絶対アドレスを求
めなければならない。

まず、スタートI/O処理の中で退避したチャネルプログ
ラムの先頭アドレスに0F_Hを加えたアドレスを演算ユニ
ット12−３を使用して計算しアドレスレジスタ12−1dに
ロードし、論理アドレスを絶対化する要求を接続装置11
に送出する。論理アドレスとコマンドとは、前述の説明
と同様のパスを通り中央処理装置10内のアドレス変換ユ
ニット10−２に到達し、実アドレスに変換されたアドレ
スがメモリバッファリングユニット10−１に送られ、さ
らにアドレスバス９−１上に出力される。このとき、バ
スの占有権を得るために主記憶装置には疑似的なリクエ
ストが送出される。アドレスバス９−１上のアドレス
は、アドレス線９−ｂを介して実アドレスレジスタ12−
1oに格納される。格納指示は、指示線12−1kによって行
われる。

以上でデータ転送アドレスの絶対化は完了し、マイクロ
プログラムは実アドレスレジスタ12−1oの内容をデータ
転送制御ユニット12−４内部のアドレスカウンタ（図示
せず）に移送し、データのバイト数（本例では９バイ
ト）もデータ転送制御ユニット12−４内の所定のレジス
タにセットし、さらに該当する入出力ポートを出力転送
状態に初期化しチャネルプログラムの開始処理は終了す
る。

その後は、入出力装置からチャネルコマンドに応じたサ
ービスコードが送出され、入出力処理装置12がこのサー
ビスコードの処理を行うことでチャネルプログラムが実
行されて行く。

次に、メモリアクセスが入出力処理装置12,13間で競合
した場合について説明する。入出力処理装置12および13
の内部では、種々の優先度を持つ処理が多重処理で実行
されている。したがって、入出力処理装置12および13内
では、常にその時点での最高優先度を持つ処理が実行さ
れていることになる。いま、入出力処理装置12では低優
先度サービスコード処理（フロッピーディスク等）が、
入出力処理装置13では高優先データチェイン処理（ディ
スク装置等）が行われていて、メモリアクセス要求が同
時に発生し接続装置11に送出された場合、メモリリクエ
スト制御部11−１で優先度の判定が行われる。

従来のデータ処理装置では、メモリアクセス要求の優先
度は処理内容にかかわらず入出力処理装置ごとに固有の
優先度を持っていた（例えば、IOP番号の若い方が高優
先度）ので、入出力処理装置12の方の要求が処理の優先
度（すなわち緊急性）が低いにもかかわらず競合に勝っ
てしまうという矛盾が生じていた。

そこで、本発明では、マイクロプログラム制御ユニット
12−２において、割込み優先順位を予め割込み要因ごと
に決めておき、割込み受付時点で最も優先度の高いもの
が選択されるようにする。選択された割込み要因はその
割込みを処理するマイクロプログラムの実行レベルが予
め決まっており（第４図に示す）、その割込み要因を処
理すべき実行レベルが現在の実行レベルよりも高位のレ
ベルであれば、割込み処理に対応するマイクロプログラ
ムの実行レベルがマイクロプログラム実行レベルレジス
タ（CLV）12−2aにセットされる。レベルが切り替わる
場合、割り込まれたレベルの再開に必要なマイクロプロ
グラムアドレス、レジスタ情報等も同時に退避される。
もし、割込み要因の実行レベルよりも現在の実行レベル
が高位に有る場合は、先行するマイクロプログラムの処
理が完了し、マイクロプログラム実行レベルレジスタ
（CLV）12−2aの値が低位になるのを待って割込みが発
生する。マイクロプログラム実行レベルレジスタ（CL
V）12−2aの出力は、エンコーダ（図示せず）で２ビッ
トの情報にエンコードされ、マイクロプログラム実行レ
ベル情報として制御線12−1bおよび13−1bを介して接続
装置11のメモリリクエスト制御部11−１に常時送出され
ている。

メモリリクエスト制御部11−１は、入出力処理装置12お
よび13からのリクエストが競合した場合、より高位のレ
ベルのリクエストを選択する。例えば、入出力処理装置
12がレベル３で、入出力処理装置13がレベル２の場合、
入出力処理装置13からの要求を選択する。もし、入出力
処理装置12と入出力処理装置13とからの要求が同じレベ
ルであるならば、入出力処理装置12の方が優先される。
選択されたアドレスはアドレス変換ユニット10−２に送
られ、実アドレスに変換される。ただし、アドレスがす
でに実アドレスで送られた場合は、アドレス変換は行わ
れない。アドレスが実アドレスか論理アドレスかは、同
時に送られるコマンドで判断される。

以上のように、マイクロプログラムの実行レベル情報に
応じて入出力処理装置12および13からのメモリアクセス
要求を選択するようにしてマイクロプログラムの実行レ
ベルに真に緊急性に応じた処理を割り当てることによ
り、処理優先度を最適にできる。

なお、上記実施例では、入出力処理装置が２台の場合に
ついて述べたが、入出力処理装置が３台以上の場合にお
いても接続装置の構成を変更することで本発明が容易に
適用可能であることはいうまでもない。

〔発明の効果〕

以上説明したように本発明は、優先度に従って処理を行
う入出力処理装置が複数存在し共通の主記憶装置を同時
にアクセスしつつ処理を行うデータ処理装置において、
マイクロプログラムで意識することなくメモリアクセス
要求の優先度を処理内容の緊急度に応じて変化させるこ
とにより、現時点で真に緊急であると認められる処理を
最優先に処理することが可能であり、したがってデータ
チェイン処理、ページクロス処理等が他の低優度の処理
に妨げられることが回避され、その結果コマントオーバ
ーラン、データオーバーランの発生確率が低下されると
いう効果がある。

また、入出力処理装置にデータ取込み手段、データ設定
手段およびアドレス情報取込み手段を設け、入出力処理
装置と主記憶装置との間でのデータ転送が接続装置およ
び中央処理装置をバイパスして行われるようにしたこと
により、入出力処理装置、主記憶装置間のデータ転送速
度が高速化されるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、 第２図（ａ）〜（ｃ）は従来のデータ処理装置の概要を
それぞれ示すブロック図、 第３図はマイクロプログラム実行レベルに応じた割込み
動作の様子を示すタイムチャート、 第４図はマイクロプログラム実行レベルと処理内容との
関係を示す表、 第５図はレベルレジスタの値とマイクロプログラム実行
レベルとの関係を示す表、 第６図は通信領域の内容を示す図、 第７図はチャネルプログラムの構造を示す図である。 図において、 ９−１……アドレスバス、 ９−２……コマンドバス、 ９−３……データバス、 10……中央処理装置、 10−１……メモリバッファリングユニット、 10−２……アドレス変換ユニット、 11……接続装置、 11−１……メモリリクエスト制御部、 11−２……アドレスセレクタ、 11−３……コマンドセレクタ、 12,13……入出力処理装置、 12−1,13−１……メモリアクセスユニット、 12−2,13−２……マイクロプログラム制御ユニット、 12−3,13−３……演算ユニット、 12−4,13−４……データ転送制御ユニット、 12−5a〜12−5h,13−5a〜13−5h……入出力ポート、 12−2a,13−2a……レベルレジスタである。

Claims (1)

【特許請求の範囲】
1. 【請求項１】アドレスバスとコマンドバスとデータバス
   とに接続された主記憶装置、中央処理装置および複数の
   入出力処理装置ならびにこれら入出力処理装置に接続さ
   れた複数の入出力装置を有するデータ処理装置におい
   て、 前記入出力処理装置は複数の実行レベルを有するマイク
   ロプログラムにより制御される入出力処理装置であっ
   て、 前記中央処理装置および前記複数の入出力処理装置がア
   ドレス線とコマンド線と制御線とによって共通に接続さ
   れ前記複数の入出力処理装置からの要求の中から実行中
   のマイクロプログラムの実行レベル情報に基づいて要求
   を選択する選択手段およびこの選択手段によって選択さ
   れた要求を前記アドレス線と前記コマンド線と前記制御
   線とを用いて前記中央処理装置に依頼する依頼手段を有
   する接続装置と、 この接続装置からの依頼に応じて前記アドレス線上のア
   ドレスが論理アドレスである場合には論理アドレスを実
   アドレスに変換するアドレス変換手段、前記アドレスバ
   ス上にアドレス情報を設定するアドレス情報設定手段お
   よび前記アドレスバスと前記コマンドバスと前記データ
   バスとを介して前記主記憶装置をアクセスするアクセス
   手段を有する前記中央処理装置と、 データ転送以外のメモリアクセス処理を前記アドレス線
   と前記コマンド線と前記制御線とを用いて前記接続装置
   に送出する送出手段、前記実行中のマイクロプログラム
   の実行レベル情報を前記接続装置に送出する送出手段、
   前記データバス上のデータを取り込むデータ取込み手
   段、前記データバス上に前記主記憶装置に書き込むべき
   データを設定するデータ設定手段、前記アドレスバス上
   のアドレス情報を取り込むアドレス情報取込み手段およ
   び前記アドレスバスと前記コマンドバスと前記データバ
   スとを介して前記主記憶装置をアクセスするアクセス手
   段を有する前記入出力処理装置とを含み、 前記入出力処理装置が前記中央処理装置からアドレス変
   換結果を受け取り、実アドレスにより前記主記憶装置を
   直接アクセスすることにより、前記中央処理装置と前記
   接続装置をバイパスすることを特徴とするデータ処理装
   置。